JPH0722209A - Multilayer varistor - Google Patents
Multilayer varistorInfo
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- JPH0722209A JPH0722209A JP5164854A JP16485493A JPH0722209A JP H0722209 A JPH0722209 A JP H0722209A JP 5164854 A JP5164854 A JP 5164854A JP 16485493 A JP16485493 A JP 16485493A JP H0722209 A JPH0722209 A JP H0722209A
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- JP
- Japan
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- ceramic layer
- varistor
- sintered body
- internal electrodes
- laminated
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- Pending
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- Compositions Of Oxide Ceramics (AREA)
- Thermistors And Varistors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、詳細には静電気放電
による破壊耐量の向上を図りながら、エネルギー障壁を
確実に形成して安定した電圧非直線特性が得られるよう
にした構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated varistor functioning as a voltage non-linear resistor, and more specifically, it is capable of reliably forming an energy barrier and improving a stable voltage resistance while improving the breakdown resistance by electrostatic discharge. The present invention relates to a structure capable of obtaining linear characteristics.
【０００２】[0002]
【従来の技術】近年、産業用機器，家電製品，及び通信
機器等のあらゆる装置にマイクロコンピュータが搭載さ
れるようになっている。このマイクロコンピュータが搭
載された機器では、半導体素子によるデジタル制御処理
が行われることから、静電気放電等の電磁障害に伴う半
導体素子の破壊や誤動作が生じるおそれがある。2. Description of the Related Art In recent years, microcomputers have been installed in various devices such as industrial equipment, home electric appliances, and communication equipment. In a device equipped with this microcomputer, since the semiconductor element is subjected to digital control processing, there is a possibility that the semiconductor element may be destroyed or malfunction due to electromagnetic interference such as electrostatic discharge.
【０００３】このようなＥＭＩノイズの問題を解消する
には、機器からノイズを出さず，かつ機器に侵入させな
いことが必要である。このＥＭＩノイズの出入は電源部
分や信号配線部分の電線を経由する場合が多いことか
ら、電源部，信号配線部の入出力部近傍にノイズフィル
タを接続してノイズを吸収するようにしている。このよ
うなノイズフィルタとして、従来、コンデンサ素子，コ
ンデンサとインダクタとの複合素子，インダクタ素子，
あるいはバリスタ素子が用いられている。In order to solve such a problem of EMI noise, it is necessary to prevent the noise from being emitted from the device and not to enter the device. Since this EMI noise often goes in and out via electric wires in the power supply section and the signal wiring section, a noise filter is connected near the input / output section of the power supply section and the signal wiring section to absorb the noise. As such a noise filter, conventionally, a capacitor element, a composite element of a capacitor and an inductor, an inductor element,
Alternatively, a varistor element is used.
【０００４】上記バリスタ素子はディスクタイプのもの
が主流であったが、このディスクタイプでは、近年にお
ける電子機器の小型化，電子部品の集積化に伴う実装密
度の向上を図るための超小型化，及び低電圧化の要求に
は対応できない。このような要求に対応できるものとし
て、従来、ディスクタイプに代わる積層型バリスタが提
案されている（例えば、特公昭５８−２３９２１号公報
参照）。この積層型バリスタによれば、半導体結晶粒子
を巨大に成長させることなく内部電極間の粒界数を減少
させることが可能であることから、動作電圧の低電圧化
が実現でき、かつ小型化にも対応できる。The above-mentioned varistor element was mainly of a disk type. With this disk type, however, the miniaturization of electronic devices in recent years and the miniaturization for the purpose of improving the mounting density accompanying the integration of electronic components, Also, it cannot meet the demand for lower voltage. As a device that can meet such requirements, a laminated varistor has been proposed in place of the disk type (see, for example, Japanese Patent Publication No. 58-23921). According to this laminated varistor, since it is possible to reduce the number of grain boundaries between internal electrodes without growing semiconductor crystal grains enormously, it is possible to reduce the operating voltage and reduce the size. Can also handle.
【０００５】ところで上記積層型バリスタの電圧非直線
特性は、内部電極と半導体結晶粒子との接合界面，及び
結晶粒子同士の接合界面（結晶粒界）で形成されるエネ
ルギー障壁によって発現する。この場合、静電気放電の
ような高速，かつ高電圧のパルスに対するイミュニティ
は、上記電極と結晶粒子との界面の方が圧倒的に大き
く、粒子同士の界面は容易に破壊に至ることが実験で明
らかとなっている。ところが、現在市販されている積層
型バリスタは、結晶粒子同士の接合界面を多く含んでい
るため、静電気放電に対する破壊耐圧が低いという欠点
がある。By the way, the voltage non-linear characteristic of the laminated varistor is exhibited by the energy barrier formed at the joint interface between the internal electrode and the semiconductor crystal grain and at the joint interface (crystal grain boundary) between the crystal grains. In this case, the immunity to a high-speed, high-voltage pulse such as electrostatic discharge is overwhelmingly larger at the interface between the electrode and the crystal particles, and experiments have shown that the interface between particles easily breaks. Has become. However, the laminated varistor currently available on the market has a drawback that the breakdown voltage against electrostatic discharge is low because it includes many bonding interfaces between crystal grains.
【０００６】本件発明者らは、上記欠点を解消するため
に、内部電極間のセラミック層に、該両内部電極に接触
する結晶粒子を存在させてなる積層型バリスタを提案し
た。即ち、内部電極間のセラミック層に、両方の内部電
極に接触する結晶粒子を存在させることによって、電圧
非直線特性を発現する内部電極と結晶粒子との接合界面
を増やすことができ、それだけ静電気放電に対する破壊
耐圧を向上できる。In order to solve the above-mentioned drawbacks, the present inventors have proposed a laminated varistor in which crystal grains in contact with both internal electrodes are present in the ceramic layer between the internal electrodes. That is, the presence of the crystal particles in contact with both internal electrodes in the ceramic layer between the internal electrodes can increase the number of bonding interfaces between the internal electrodes and the crystal particles that exhibit the voltage non-linear characteristic, and thus the electrostatic discharge can be increased. The breakdown voltage can be improved.
【０００７】[0007]
【発明が解決しようとする課題】しかし上記積層型バリ
スタでは、破壊耐圧の向上は図れるものの、焼成時にお
けるエネルギー障壁が十分に形成されず、その結果安定
した電圧非直線特性が得られないという点がある。However, in the above laminated varistor, although the breakdown voltage can be improved, the energy barrier during firing is not sufficiently formed, and as a result, stable voltage non-linear characteristics cannot be obtained. There is.
【０００８】本発明の目的は、静電気放電に対する破壊
耐圧の向上を図りながら、エネルギー障壁を確実に形成
して安定した電圧非直線特性が得られる積層型バリスタ
を提供することにある。An object of the present invention is to provide a laminated varistor capable of reliably forming an energy barrier and obtaining stable voltage non-linear characteristics while improving breakdown breakdown voltage against electrostatic discharge.
【０００９】[0009]
【課題を解決するための手段】ここで、上記焼成時にお
けるエネルギー障壁の形成が不充分になっている原因に
ついて検討したところ、以下の点が判明した。即ち、内
部電極と結晶粒子との接合界面で形成されるエネルギー
障壁の高さは、上記電極と結晶粒子の仕事関数の差によ
ってのみ決定されるもではなく、結晶粒子同士の接合界
面に存在する不純物準位が、上記電極と結晶粒子との結
合界面にも存在することによって大きく影響を与えてい
る。When the cause of the insufficient formation of the energy barrier during the above-mentioned firing was examined, the following points were found. That is, the height of the energy barrier formed at the bonding interface between the internal electrode and the crystal particles is not only determined by the difference in the work function between the electrode and the crystal particles, but exists at the bonding interface between the crystal particles. The impurity level has a great influence because it also exists at the bonding interface between the electrode and the crystal grain.
【００１０】本件発明者らは、このような不純物準位を
電極界面に存在させることによってエネルギー障壁の形
成を向上できるという観点から、さらに検討を行ったと
ころ、上記不純物準位は焼成時における酸素イオンの吸
着等により形成されており、この現象は焼結体中のＢｉ
の存在が関与している。ところが従来では、この焼成中
に多量のＢｉが飛散しており、このため電極界面に残留
するＢｉ量が減少している。その結果、焼結体の絶縁抵
抗が急激に低下し、これが原因となってエネルギー障壁
の形成を阻害していることが判明した。従って、上記焼
結体の絶縁抵抗を高めるには電極界面にある程度のＢｉ
量を残留させることが必要であり、このＢｉ量の最下限
量を見出すことによって、エネルギー障壁を確実に形成
できることに想到し、本発明を成したものである。The present inventors have made further studies from the viewpoint that the formation of an energy barrier can be improved by allowing such impurity levels to exist at the electrode interface. It is formed by adsorption of ions, and this phenomenon is caused by Bi in the sintered body.
The existence of is involved. However, conventionally, a large amount of Bi is scattered during this firing, and thus the amount of Bi remaining at the electrode interface is reduced. As a result, it was found that the insulation resistance of the sintered body sharply decreased, which hindered the formation of the energy barrier. Therefore, in order to increase the insulation resistance of the sintered body, a certain amount of Bi is added to the electrode interface.
It is necessary to make the amount remain, and it is thought that the energy barrier can be reliably formed by finding the lower limit amount of this Bi amount, and the present invention has been achieved.
【００１１】そこで本発明は、セラミック焼結体内に少
なくとも一対の内部電極を、電圧非直線特性を発現する
セラミック層を挟んで重なり合うように埋設し、上記内
部電極間のセラミック層に、該両内部電極に接触する結
晶粒子を少なくとも１つ以上存在させてなる積層型バリ
スタにおいて、上記焼結体に含まれるＢｉの含有量をＢ
ｉ2 Ｏ3 に換算して０．５wt％以上としたことを特徴と
している。Therefore, according to the present invention, at least a pair of internal electrodes are embedded in a ceramic sintered body so as to overlap with each other with a ceramic layer exhibiting a voltage non-linear characteristic interposed therebetween, and the ceramic layer between the internal electrodes is embedded in both internal electrodes. In a laminated varistor in which at least one crystal particle contacting the electrode is present, the content of Bi contained in the sintered body is B
It is characterized in that it is 0.5 wt% or more in terms of i 2 O 3 .
【００１２】ここで、上記焼結体に残留するＢｉ2 Ｏ3
量を０．５wt％以上にするには、セラミック層の厚さ，
焼成温度等を適宜設定することにより実現でき、具体的
にはセラミック層の厚さを薄く、焼成温度を低く設定す
るほど残留Ｂｉ2 Ｏ3 量を増大できる。例えば、厚さ２
０μm のセラミック層で１０００〜１１５０℃の温度に
設定することによりＢｉ2 Ｏ3 量を３．５〜０．５wt％
にできる。Here, Bi 2 O 3 remaining in the sintered body is
To increase the amount to 0.5 wt% or more, the thickness of the ceramic layer,
This can be achieved by appropriately setting the firing temperature and the like. Specifically, the residual Bi 2 O 3 amount can be increased as the thickness of the ceramic layer is reduced and the firing temperature is set lower. For example, thickness 2
By setting the temperature to 1000 to 1150 ° C. with the ceramic layer of 0 μm, the Bi 2 O 3 content is set to 3.5 to 0.5 wt%.
You can
【００１３】[0013]
【作用】本発明に係る積層型バリスタによれば、焼結体
に含まれるＢｉ2 Ｏ3 量を０．５wt％以上としたので、
上述のメカニズムで説明したように、このＢｉの存在に
より内部電極と結晶粒子との接合界面に不純物準位を形
成することができ、上記焼結体の絶縁抵抗を高めること
ができる。これにより焼成時におけるエネルギー障壁を
十分に形成することができ、安定した電圧非直線特性が
得られる。According to the laminated varistor of the present invention, the amount of Bi 2 O 3 contained in the sintered body is set to 0.5 wt% or more.
As described in the mechanism described above, the presence of Bi can form an impurity level at the bonding interface between the internal electrode and the crystal particles, and can increase the insulation resistance of the sintered body. As a result, an energy barrier during firing can be sufficiently formed, and stable voltage nonlinear characteristics can be obtained.
【００１４】[0014]
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする半導体セラミック層
２と、Ｐｔからなる内部電極３を交互に積層するととも
に、これの上部，下部にダミーとしてのセラミック層６
を重ねて積層し、この積層体を一体焼結して焼結体４を
形成して構成されている。Embodiments of the present invention will be described below with reference to the drawings. 1 and 2 are views for explaining a laminated varistor according to an embodiment of the present invention. In the figure, 1 is a laminated varistor of this embodiment. The varistor 1 has a rectangular parallelepiped shape, and a semiconductor ceramic layer 2 containing ZnO as a main component and an internal electrode 3 made of Pt are alternately laminated, and a ceramic layer 6 as a dummy is formed above and below the semiconductor electrode.
Are laminated and laminated, and the laminated body is integrally sintered to form a sintered body 4.
【００１５】上記各内部電極３の一端面３ａは焼結体４
の左, 右端面４ａ，４ｂに交互に露出されており、残り
の端面はセラミック層２の内側に位置して焼結体４内に
埋設されている。また上記焼結体４の左, 右端面４ａ，
４ｂには、Ａｇからなる外部電極５が形成されており、
該外部電極５は上記各内部電極３の一端面３ａに電気的
に接続されている。One end face 3a of each internal electrode 3 is a sintered body 4
Are alternately exposed to the left and right end faces 4a and 4b, and the remaining end faces are located inside the ceramic layer 2 and embedded in the sintered body 4. The left and right end faces 4a of the sintered body 4 are
An external electrode 5 made of Ag is formed on 4b,
The external electrode 5 is electrically connected to the one end surface 3a of each internal electrode 3.
【００１６】また、上記焼結体４の各内部電極３間に挟
まれたセラミック層２は、電圧非直線特性を発現する部
分となっている。このセラミック層２は厚さ２０μm 以
下で、かつ平均粒径１０μm 程度の結晶粒子により構成
されている。さらにこのセラミック層２の中には互いに
対向する内部電極３の両方に接触する多数の結晶粒子７
が存在している。Further, the ceramic layer 2 sandwiched between the internal electrodes 3 of the above-mentioned sintered body 4 is a portion that exhibits a voltage non-linear characteristic. The ceramic layer 2 has a thickness of 20 μm or less and is composed of crystal grains having an average grain size of about 10 μm. Further, in the ceramic layer 2, a large number of crystal grains 7 contacting both of the internal electrodes 3 facing each other are provided.
Exists.
【００１７】そして、上記焼結体４に含まれるＢｉの含
有量はＢｉ2 Ｏ3 に換算して０．５wt％以上となってい
る。これにより内部電極３と結晶粒子７との接合界面に
は所定量の不純物準位が形成されている。The Bi content in the sintered body 4 is 0.5 wt% or more in terms of Bi 2 O 3 . As a result, a predetermined amount of impurity level is formed at the bonding interface between the internal electrode 3 and the crystal particles 7.
【００１８】本実施例の積層型バリスタ１によれば、焼
結体４に含有するＢｉ2 Ｏ3 量を０．５wt％以上とした
ので、内部電極３と結晶粒子７との接合界面に焼結体４
の絶縁抵抗を高めるために必要な不純物準位を形成する
ことができる。その結果、焼成時におけるエネルギー障
壁を十分に形成することができ、安定した電圧非直線特
性が得られる。According to the laminated varistor 1 of the present embodiment, since the amount of Bi 2 O 3 contained in the sintered body 4 is 0.5 wt% or more, the bonding interface between the internal electrode 3 and the crystal grain 7 is burned. Union 4
It is possible to form the impurity level necessary for increasing the insulation resistance of. As a result, an energy barrier during firing can be sufficiently formed, and stable voltage nonlinear characteristics can be obtained.
【００１９】また、本実施例では、対向する内部電極３
間にこの両方に接触する結晶粒子７を存在させたので、
結晶粒子７同士の接合界面を少なくして内部電極３と結
晶粒子７との接合界面を増やすことができ、それだけ静
電気放電のような高速，高圧パルスに対する破壊耐圧を
向上でき、ノイズ対策部品としての信頼性を向上でき
る。Further, in this embodiment, the internal electrodes 3 facing each other are used.
Since the crystal particles 7 contacting both of them are present in the meantime,
The joint interface between the crystal grains 7 can be reduced to increase the joint interface between the internal electrodes 3 and the crystal grains 7, and the breakdown voltage against high-speed, high-voltage pulses such as electrostatic discharge can be improved, and the structure can be used as a noise countermeasure component. The reliability can be improved.
【００２０】次に、本実施例の積層型バリスタ１を製造
し、これの効果を確認するために行った特性試験につい
て説明する。まず、上記積層型バリスタ１の製造方法に
ついて説明する。Next, a characteristic test conducted to manufacture the laminated varistor 1 of this embodiment and confirm its effect will be described. First, a method of manufacturing the laminated varistor 1 will be described.
【００２１】ＺｎＯ（９６．５モル％），Ｂｉ2 Ｏ
3 （１．０モル％），Ｃｏ2 Ｏ3 （１．０モル％），Ｍ
ｎＯ（１．０モル％），Ｓｂ2 Ｏ3 （０．５モル％）を
それぞれ上記モル比で混合してなるセラミック材料に、
Ｂ2 Ｏ3 ，ＳｉＯ2 ，及びＺｎＯからなるガラス粉末を
１．０重量％加えて原料粉を作成する。ZnO (96.5 mol%), Bi 2 O
3 (1.0 mol%), Co 2 O 3 (1.0 mol%), M
nO (1.0 mol%) and Sb 2 O 3 (0.5 mol%) are mixed in the respective ceramic materials at the above molar ratios,
A raw material powder is prepared by adding 1.0% by weight of glass powder composed of B 2 O 3 , SiO 2 , and ZnO.
【００２２】次いで、上記原料粉にブチラール系有機バ
インダーを混合してスラリーを形成し、このスラリーを
ドクターブレード法により、厚さ２０μm と５０μm の
グリーンシートをそれぞれ形成し、各グリーンシートを
所定の大きさの矩形状に切り出して多数のセラミック層
２，６を形成する。Next, a butyral organic binder is mixed with the above raw material powder to form a slurry, and the slurry is used to form green sheets having a thickness of 20 μm and 50 μm, respectively, and each green sheet has a predetermined size. A large number of ceramic layers 2 and 6 are formed by cutting into a rectangular shape.
【００２３】次に、Ｐｔにビヒクルを混合して電極ペー
ストを作成し、該ペーストを各セラミック層２の上面に
スクリーン印刷して内部電極３を形成する。そして、図
２に示すように、セラミック層２と内部電極３とが交互
に重なり、かつ各内部電極３の一端面３ａが交互に位置
するように重ね、これの上面，下面にダミー用セラミッ
ク層６を重ねて積層する。この積層方向に２トン/cm2の
圧力を加えて圧着して積層体を形成する。ここで本実施
例では、厚さ２０μm のセラミック層２と、厚さ５０μ
m のセラミック層２とをそれぞれ採用し、ダミー用セラ
ミック層６については５０μm のものを採用して２種類
の積層体を作成した。Next, a vehicle is mixed with Pt to prepare an electrode paste, and the paste is screen-printed on the upper surface of each ceramic layer 2 to form the internal electrodes 3. Then, as shown in FIG. 2, the ceramic layers 2 and the internal electrodes 3 are overlapped with each other alternately, and the one end faces 3a of the internal electrodes 3 are overlapped so as to be positioned alternately, and the dummy ceramic layers are provided on the upper and lower surfaces thereof. 6 are stacked and laminated. A pressure of 2 ton / cm 2 is applied in the laminating direction to perform pressure bonding to form a laminated body. In this embodiment, the ceramic layer 2 having a thickness of 20 μm and the thickness of 50 μm are used.
The ceramic layers 2 of m 2 were respectively adopted, and the ceramic layers 6 for dummy of 50 μm were adopted to prepare two kinds of laminated bodies.
【００２４】次に、上記厚さ２０μm のセラミック層２
を用いた積層体は、空気中にて１１００℃で３時間焼成
し、また厚さ５０μm のセラミック層を用いた積層体
は、空気中にて１２５０℃で３時間焼成してそれぞれ焼
結体４を得た。このようにして得られた各焼結体４の
左, 右端面４ａ，４ｂにＡｇペーストを塗布した後、６
００℃の温度で１０分間焼き付けて外部電極５を形成す
る。これにより本実施例の積層型バリスタ１が製造され
る。Next, the ceramic layer 2 having the above-mentioned thickness of 20 μm
The laminated body using is sintered in air at 1100 ° C. for 3 hours, and the laminated body using a ceramic layer having a thickness of 50 μm is sintered in air at 1250 ° C. for 3 hours. Got After applying the Ag paste to the left and right end surfaces 4a and 4b of each sintered body 4 thus obtained, 6
The external electrode 5 is formed by baking at a temperature of 00 ° C. for 10 minutes. As a result, the laminated varistor 1 of this embodiment is manufactured.
【００２５】[0025]
【表１】 [Table 1]
【００２６】表１は、上記方法により製造された各積層
型バリスタについて、バリスタ電圧Ｖ1mA ，電圧非直線
係数ａ，及び絶縁抵抗値Ｉｎ（バリスタ電圧の５０％の
電圧を印加したときの抵抗値）を測定した結果を示す。
また、上記各積層型バリスタを研磨し、これにサーマル
エッチングして結晶粒子を観察した。その結果、結晶粒
子の平均粒径は、厚さ２０μm のセラミック層を用いた
試料は１０．３μm で、５０μm のセラミック層を用い
た試料は２８．４μm であった。また、この両試料につ
いて、内部電極の両方に接触する結晶粒子を調べたとこ
ろ、両試料とも存在することが確認できた。Table 1 shows the varistor voltage V 1mA , the voltage non-linearity coefficient a, and the insulation resistance value In (resistance value when a voltage of 50% of the varistor voltage is applied) for each laminated varistor manufactured by the above method. ) Shows the result of having measured.
In addition, each of the above laminated varistor was polished and subjected to thermal etching to observe crystal particles. As a result, the average grain size of the crystal grains was 10.3 μm in the sample using the ceramic layer having a thickness of 20 μm, and 28.4 μm in the sample using the ceramic layer of 50 μm. In addition, when crystal grains contacting both the internal electrodes were examined in both of these samples, it was confirmed that both samples were present.
【００２７】表１において、厚さ５０μm ，焼成温度１
２５０℃とした試料No. ２の場合、絶縁抵抗値logIR は
１．９と低く、ほとんど短絡状態となっており、焼成時
にほとんどのＢｉが飛散している。一方、厚さ２０μm
，焼成温度１１００℃とした試料No. １の場合、絶縁
抵抗値logIR は７．６と高く、かつバリスタ電圧は４．
３Ｖ，電圧非直線係数は４２と満足できる値が得られて
いる。In Table 1, the thickness is 50 μm and the firing temperature is 1
In the case of Sample No. 2 at 250 ° C., the insulation resistance value logIR was as low as 1.9, which was almost in a short circuit state, and most of Bi was scattered during firing. On the other hand, the thickness is 20 μm
In the case of Sample No. 1 having a firing temperature of 1100 ° C, the insulation resistance value logIR was as high as 7.6 and the varistor voltage was 4.
A satisfactory value of 3 V and a voltage non-linearity coefficient of 42 is obtained.
【００２８】[0028]
【表２】 [Table 2]
【００２９】表２は、焼成温度と、焼成時に飛散するＢ
ｉ2 Ｏ3 量との関係を調べるとともに、これによる絶縁
抵抗値の変化を調べた結果を示す。なお、各試料とも内
部電極の両方に接触する結晶粒子の数は同じとした。Table 2 shows the firing temperature and B scattered during firing.
The results of examining the relationship with the amount of i 2 O 3 and the changes in the insulation resistance value due to this are shown. The number of crystal particles in contact with both internal electrodes was the same in each sample.
【００３０】表２に示すように、焼成温度が１２００℃
を越えるとＢｉ2 Ｏ3 のほとんどが飛散して残留量が
０．３６wt％以下となっており、これにより絶縁抵抗値
logIRも２．９と急激に低下している。これに対して、
焼成温度を１０００℃〜１１７５℃の範囲とした場合
は、この温度が低いほど残留Ｂｉ2 Ｏ3 量は０．５１〜
３．５２wt％と大きくなっており、絶縁抵抗値logIR も
６．７〜７．９と高くなっている。このことから焼成後
の焼結体に残留するＢｉ2 Ｏ3 量を０．５wt％以下にす
るには、セラミック層の厚さに応じて焼成温度を選定す
ることにより実現できることがわかる。As shown in Table 2, the firing temperature is 1200 ° C.
Beyond this, most of Bi 2 O 3 is scattered and the residual amount is 0.36 wt% or less.
The logIR also drops sharply to 2.9. On the contrary,
When the firing temperature is in the range of 1000 ° C to 1175 ° C, the lower the temperature, the more the amount of residual Bi 2 O 3 becomes 0.51 to 0.51.
It is as large as 3.52 wt%, and the insulation resistance value logIR is as high as 6.7 to 7.9. From this, it is understood that the amount of Bi 2 O 3 remaining in the sintered body after firing can be reduced to 0.5 wt% or less by selecting the firing temperature according to the thickness of the ceramic layer.
【００３１】[0031]
【発明の効果】以上のように本発明に係る積層型バリス
タによれば、焼結体に含まれるＢｉ量をＢｉ2 Ｏ3 に換
算して０．５wt％以上としたので、静電気放電による破
壊耐量の向上を図りながら焼結体の絶縁抵抗を高くする
ことができ、その結果エネルギー障壁を確実に形成で
き、安定した電圧非直線特性が得られる効果がある。As described above, according to the laminated varistor according to the present invention, the amount of Bi contained in the sintered body is 0.5 wt% or more in terms of Bi 2 O 3 , so that it is destroyed by electrostatic discharge. The insulation resistance of the sintered body can be increased while improving the withstand voltage, and as a result, an energy barrier can be reliably formed, and stable voltage non-linear characteristics can be obtained.
【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。FIG. 1 is a sectional view illustrating a laminated varistor according to an embodiment of the present invention.
【図２】上記実施例の積層体の製造方法を示す分解斜視
図である。FIG. 2 is an exploded perspective view showing a method for manufacturing a laminated body of the above embodiment.
１ 積層型バリスタ ２ セラミック層 ３ 内部電極 ４ 焼結体 ７ 結晶粒子 1 Multilayer Varistor 2 Ceramic Layer 3 Internal Electrode 4 Sintered Body 7 Crystal Particles
Claims (1)
なくとも一対の内部電極を、電圧非直線特性を発現する
セラミック層を挟んで重なり合うように埋設し、上記内
部電極間のセラミック層に、この両方の内部電極に接触
する結晶粒子を少なくとも１つ以上存在させてなる積層
型バリスタにおいて、上記焼結体に含まれるＢｉの含有
量をＢｉ2 Ｏ3 に換算して０．５wt％以上としたことを
特徴とする積層型バリスタ。1. At least a pair of internal electrodes are embedded in a sintered body made of a semiconductor ceramic so as to overlap each other with a ceramic layer exhibiting a voltage non-linear characteristic sandwiched therebetween, and both of the internal electrodes are embedded in the ceramic layer between the internal electrodes. In a laminated varistor in which at least one crystal particle contacting the internal electrode is present, the content of Bi contained in the above sintered body should be 0.5 wt% or more in terms of Bi 2 O 3. Characteristic laminated varistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164854A JPH0722209A (en) | 1993-07-02 | 1993-07-02 | Multilayer varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164854A JPH0722209A (en) | 1993-07-02 | 1993-07-02 | Multilayer varistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722209A true JPH0722209A (en) | 1995-01-24 |
Family
ID=15801182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164854A Pending JPH0722209A (en) | 1993-07-02 | 1993-07-02 | Multilayer varistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722209A (en) |
-
1993
- 1993-07-02 JP JP5164854A patent/JPH0722209A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020702 |