JPH07219809A - データ処理装置およびデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 システムクラッシュからリカバーするための
リセット機能を設けること。 【構成】 リセット信号（ｎＲＥＳＥＴ）の附勢時にシ
ステムの再初期化前に、別のレジスタ（Ｒ１４ｓｖｃ）
内にプログラムカウンタ（Ｒ１５ｐｃ）の内容をセーブ
する。プログラムカウンタ値をセーブするレジスタの内
容をリセット作業により保存し、イニシエートすべきリ
セット信号を必要とする特定の問題がインストラクショ
ンアドレスシーケンス内で生じているかどうかについ
て、システムのデバッグをする者に、情報を提供する。

Description

【発明の詳細な説明】

【０００１】 〔発明の詳細な説明〕本発明はデータ処理に関し、より
詳細には、例えばシステムクラッシュまたはその他の誤
動作からリカバーするよう起動できるリセット機能を有
するデータ処理装置および方法に関する。

【０００２】

【従来技術】通常、集積回路のマイクロプロセッサに
は、マイクロプロセッサからパワーを除く完全な手続き
を経て行うことなく、システムを再初期化するのに使用
されるリセット機能が設けられている。更にリセット機
能が設けられていることにより、この機能が設けられて
いない場合よりもデータ／統合性の喪失が少ない状態
で、システムクラッシュ／誤動作から回復できる。

【０００３】公知のマイクロプロセッサでは、リセット
機能は（通常デバイスハウジング上のスイッチを手で操
作することにより発生される）外部から印加されるリセ
ット信号により起動され、このリセット信号は実行可能
な他のインストラクション信号よりもマイクロプロセッ
サ内の優先度がより高く、これら他のインストラクショ
ンの実行を停止し、所定のアドレスに位置するインスト
ラクションのリセットルーチンの実行を開始するよう働
き、このリセットルーチンを介し、または直接にマイク
ロプロセッサを再初期化する。

【０００４】マイクロプロセッサは一般にマイクロプロ
セッサ内で、現在実行されているインストラクションの
インストラクションアドレスをポイントするのに、プロ
グラムカウンタレジスタを使用している。リセット信号
は、プログラムカウンタレジスタ内にどんなインストラ
クションアドレスがあっても、これにリセットルーチン
の所定のスタートアドレスをオーバーライトすることに
より、リセットルーチンの実行を強制できる。このリセ
ットルーチンは一般にリセット信号の附勢前のマイクロ
プロセッサのステートには不感であるので、リセット信
号の附勢はリセットルーチンによる再初期化の後にマイ
クロプロセッサを未知の任意のステート（恐らく誤作
動）から既知のステートに移し、このステートから更に
処理を進行できる。

【０００５】

【発明が解決しようとする課題】リセット機能が設けら
れていることは、データ処理システムのハードウェアお
よびソフトウェアの開発中に特に有効である。かかる開
発中は、システムにはバグが生じるので、誤作動は不可
避的に生じる。データ処理システムのデバッギング作業
は時間がかかり、コストがかかり、かつ高度な技術を必
要とする仕事である。

【０００６】よって本発明の目的は、デバッグがより容
易なデータ処理システムを提供することにある。

【０００７】

【課題を解決するための手段】第１の様相から見れば、
本発明は、データ処理装置であって、（ｉ）インストラ
クションコードワードをデコードするためのインストラ
クションデコーダと、デコードすべきインストラクショ
ンコードワードのインストラクションアドレスを示すた
めのプログラムカウンタと、（ｉｉ）リセット信号に応
答自在であり、データ処理装置の再初期化をトリガーす
るためのリセット回路と、（ｉｉｉ）前記リセット信号
に応答自在であり、前記リセット信号の発生前の前記プ
ログラムカウンタからの最新のインストラクションアド
レスを記憶するためのプログラムカウンタ記憶手段とを
備えたデータ処理装置を提供するものである。

【０００８】本発明は、リセット信号が印加される直前
のプログラムカウンタの内容が、デバッグプロセスで使
用できる極めて有益な情報を提供できることに着目し、
これを利用したものである。より詳細には、リセット信
号が印加された際に実行されているインストラクション
のアドレスは、バグが存在しているソフトウェアまたは
ハードウェア内の点を識別するのに、直接的または間接
的に助けることができる。リセット信号印加時のこのよ
うな情報をセーブすることにより、装置を再初期化した
後のその後のリカバリー（回復）および解析が可能とな
る。このような能力により、デバッグプロセスが容易と
なる。

【０００９】プログラムカウンタの内容に、単にリセッ
トルーチンのスタートアドレスをオーバーライトし、再
初期化プロセスによって実行できる値は、リセットおよ
び再初期化自体の人為的な値となりやすい、公知のマイ
クロプロセッサにおける状況と、プログラムカウンタ記
憶手段の動作とを対比できる。

【００１０】データ処理システムは操作すべきデータを
保持するための複数のデータレジスタを通常内蔵するよ
うになっている。かかるシステムでは、データレジスタ
はリセット信号に応答してクリアすると有利である。

【００１１】データレジスタをこのようにクリアする
と、データ処理装置を周知の定義された公知のステート
にしやすくなり、この公知のステートから更に作動が進
行できる。

【００１２】識別が困難となり得る特定タイプのハード
ウェアのバグとしては、システム内のインストラクショ
ンアドレス信号ラインの短絡または誤接続がある。本発
明の好ましい実施例では、かかる問題の識別を助けるた
め、前記リセット信号が印加される間附勢され、インス
トラクションアドレス信号に結合されたインストラクシ
ョンアドレスのインクリメントシーケンスを発生するイ
ンストラクションアドレスインクリメント回路を含む。

【００１３】このインストラクションアドレスインクリ
メント回路は、インストラクションアドレス信号内に短
絡または誤接続があるかどうかを判別するよう、外部か
らモニタできるインストラクションアドレス信号ライン
に結合されたインストラクションアドレスのインクリメ
ントシーケンスを発生する。

【００１４】リセット信号機能のほかに、マイクロプロ
セッサには割り込み回路を設けると有利である。この割
り込み回路は割り込み信号に応答し、現在実行されてい
るインストラクションが実行された後に、割り込みルー
チンの第１インストラクションコードワードの記憶アド
レスを前記プログラムカウンタが表示するようにする。
前記割り込みルーチンは、前記割り込みルーチンが完了
した際に前記割り込み信号が発生する点まで、処理プロ
セスをリターンする。

【００１５】割り込み信号に応答自在な割り込み回路を
設けていることにより、マイクロプロセッサは非同期の
入力信号および事象、例えばキーボード入力信号にマイ
クロプロセッサが応答できるようになっている。このよ
うな非同期入力または事象が正しく処理された後、制御
プログラムは割り込み信号が生じた点の主処理フローま
でリターンされる。

【００１６】（例えば割り込み信号を連続して認めるよ
うなバグにより）リセット信号と割り込み信号が同時に
発生すると、それにもかかわらずシステムが再初期化さ
れるようにリセット信号の優先度が割り込み信号よりも
高くなるようにすると有利であると解される。

【００１７】かかるシステムの他の好ましい特徴は、前
記リセット信号の発生により、現在実行されているイン
ストラクションの実行を強制的に中断させることにあ
る。

【００１８】このように、プロセッサが特定のインスト
ラクションの実行にロック状態にされ、これからリセッ
トできなくなるような可能性が解消される。

【００１９】プログラムカウンタ記憶手段によって得ら
れる利点に類似して、処理ステータスを示すデータを保
持する処理ステータスレジスタおよび前記リセット信号
に応答自在であり、前記リセット信号の発生後、前記処
理ステータスレジスタからの処理ステータスを示す最新
データを記憶するための処理ステータスレジスタ記憶手
段を設けることも好ましい。

【００２０】マイクロプロセッサ内のオーバーフローお
よび桁上げのような事象の発生を表示する処理ステート
レジスタが好ましく、このようなレジスタは、マイクロ
プロセッサのオプショナル作動モードを制御するフラグ
を保持するのにも使用できる。このような状況では、処
理ステータスレジスタの内容は、特定のバグの理由とな
ることがあり、この内容がリセット作業により保存され
る場合、デバッグプロセスを助けることになる。

【００２１】上記データ処理装置は、回路基板上の物理
的なディスクリート部品として製造できると解される。
しかしながらかかる装置は集積回路として構成すること
が特に好ましい。

【００２２】更に別の様相から見れば、本発明は、
（ｉ）プログラムカウンタによって示されるインストラ
クションアドレスにあるインストラクションコードワー
ドをデコードし、（ｉｉ）印加されたリセット信号に応
答して、データ処理装置を再初期化し、（ｉｉｉ）前記
リセット信号に応答して、前記リセット信号発生前の、
前記プログラムカウンタからの最新のインストラクショ
ンアドレスを記憶することを備えたデータ処理方法を提
供するものである。

【００２３】添付図面を参照して次の図示した実施例の
詳細な説明を読めば、本発明の上記またはそれ以外の目
的、特徴および利点が明らかとなろう。

【００２４】

【実施例】図１は、ＣＰＵ２の一部を略図で示してい
る。ＣＰＵ２は、内部バス４を含み、この内部バスによ
りＣＰＵ２の種々の部分が通信するようになっている。
内部バス４には割り込みコントローラ６が取り付けられ
ており、この割り込みコントローラ６はＣＰＵパッケー
ジ上の外部ピンに印加される割り込みリクエストを示す
信号である外部入力信号ｎＦＩＱおよびｎＩＲＱを受信
する。

【００２５】外部データバスは、読み出しバッファ８お
よび書き込みバッファ１０と通信し、これらバッファを
介し、データ（操作すべきデータまたはインストラクシ
ョンデータのいずれか）がそれぞれのバッファを介して
ＣＰＵ２から読み出されたり書き込まれたりする。読み
出しバッファ８に読み出されるインストラクションデー
タは、内部バス４に直接送られ、次にインストラクショ
ンレジスタ１２に送られ、このインストラクションレジ
スタに記憶し、次にインストラクションレコーダ１４に
より作動のためデコードすることができる。操作される
データは、読み出しバッファ８および書き込みバッファ
１０を介して、レジスタバンク１６に入出力できる。レ
ジスタバンク１６のレジスタ内のデータは、インストラ
クションデコーダ１４を使用するデコードされたインス
トラクションの制御により操作される。

【００２６】処理ステータスレジスタは、処理ステータ
ス情報（例えば高速の割り込みが可能か低速の割り込み
が可能かを示すフラグ）を記憶し、ＣＰＵ２の現在の処
理モードを示すセクションを含む。処理モード間で切り
替えが行われる際に、アクティブ処理ステータスの先の
組を記憶するように、セーブされた処理ステータスレジ
スタ２０のバンクが設けられている。他のタスクのうち
で、インストラクションデコーダ１４により処理ステー
タスレジスタ１８の内容が使用され、特定のインストラ
クションを実行すべきレジスタバンク１６内の一つのレ
ジスタを一義的に識別する複合レジスタアドレスを発生
する。

【００２７】更に、リセットコントローラ７も設けられ
ており、このコントローラは内部バス４に接続されてい
る。リセットコントローラ７は外部から印加されたリセ
ット信号ｎＲＥＳＥＴ（ｎＲＥＳＥＴ＝低レベルとした
時のリセット信号）に応答し、ＣＰＵ２の再初期化をト
リガーする。

【００２８】インストラクションレジスタ１２内に保持
されており、インストラクションデコーダ１４により現
在実行されているインストラクションの実行は中断され
る。リセットコントローラ７は実行すべきインストラク
ションを取り出すアドレスを示しているプログラムカウ
ンタレジスタ（下記参照）に、所定のインストラクショ
ンアドレス（「リセットベクトル」としても知られてい
る）のローディングをトリガーする。リセットベクトル
のローディング前にプログラムカウンタ内に保持されて
いるインストラクションアドレスの値は、レジスタバン
ク１６のレジスタのうちの所定の一つに記憶される。こ
のように、レジスタバンク１６と協働して作動するリセ
ットカウンタ７は、プログラムカウンタ記憶手段となる
ように働く。

【００２９】リセットコントローラ７は、リセット信号
ｎＲＥＳＥＴの印加中に、インストラクションアドレス
インクリメント回路９も附勢する。リセット信号ｎＲＥ
ＳＥＴが低レベルに保持されている間、インストラクシ
ョンアドレスインクリメント回路９は内部バス４のイン
ストラクションアドレス信号ライン上にインストラクシ
ョンアドレスのインクリメントシーケンスを出力する。
このように、これらインストラクションアドレス信号ラ
インのモニタリングによって、インストラクションアド
レス信号ラインの間で短絡または誤配線が生じているか
どうかを表示することができる。リセット信号ｎＲＥＳ
ＥＴが高レベルとなると、リセットコントローラ７はイ
ンストラクションアドレスインクリメント回路９の作動
を停止する。

【００３０】リセットコントローラ７はレジスタバンク
１６内のレジスタの大多数をクリアするようにも働く
（セーブされたプログラムカウンタ値を保持しているレ
ジスタはクリアしない）。このように、ＣＰＵ２はリセ
ット信号の後に既知のステートとされる。レジスタバン
ク１６のレジスタのクリアは、リセットコントローラ７
のハードウェア機能として直接行うことができるし、ま
たはリセットベクトルの後のリセットルーチンのソフト
ウェアによるインストラクションによっても達成でき
る。

【００３１】リセットコントローラ７は、セーブされた
処理レジスタ２０のバンクのうちの一つへの処理ステー
タスレジスタの内容のセーブのトリガーも行う。このセ
ーブされた処理ステータスデータは、次に、必要であれ
ばデバッグ中に検索できる。

【００３２】図２は、主処理モードＵｓｅｒ３２および
種々の例外処理モードの間に利用できる異なるレジスタ
を示す。主処理モードでは、１５の一般的目的のレジス
タＲ０〜Ｒ１４がデータ処理演算のための設けられてい
る。プログラムカウンタレジスタＲ１５ＰＣは、実行す
べきインストラクションのシーケンス内における現在の
位置を示すプログラムカウンタとして設けられている。
処理ステータスレジスタＣＰＳＲはＣＰＵ２の制御パラ
メータを示す種々のフラグおよび現在の処理モードを示
す５つのビットを示す。モードＵｓｅｒ３２は、ユーザ
ーが利用するソフトウェアを実行するために設けられて
いる。

【００３３】（リセット信号および種々の割り込み信号
に応答して生じ、例外モードとしてみなすことができ
る）残りの５つの処理モードは次の通りである。 スーパーバイザーモード（ＳＶＣ３２）：これはプロセ
ッサがリセットされるか、ソフトウェア割り込みインス
トラクションが実行される時に入るモードである。 不定モード（Ｕｎｄｅｆ３２）：実行ユニットに不定イ
ンストラクションが入る時のモードである。 アボートモード（Ａｂｔ３２）：メモリシステムがメモ
リアクセス（データアクセスまたはインストラクション
プリフェッチ）をアボートする時のモードである。 割り込みリクエストモード（ＩＲＱ３２）：ｎＩＲＱピ
ンが低レベルに保持され、ＣＰＳＲ内のＩビットがクリ
アされ、この低速割り込みリクエストが可能であること
を表示している場合のモードである。 高速割り込みリクエストモード（ＦＩＱ３２）：ｎＦＩ
Ｑピンが低レベルに保持され、ＣＰＳＲ内のＦビットが
クリアされ、この高速割り込みが可能であること表示し
ている場合に入るモードである。

【００３４】例外モードＳＶＣ３２、Ａｂｔ３２、ＩＲ
Ｑ３２およびＵｎｄｅｆ３２の各々は、これらモードの
うちの一つに入る時に、主データレジスタＲ１３および
Ｒ１４とそれぞれ置換される、これらに関連した２つの
例外データレジスタを有する。Ｒ１３は、主処理モード
Ｕｓｅｒ３２および例外処理モードの双方に、スタック
ポインタを記憶するのに使用される通常のレジスタであ
る。例外モードのうちの一つに入ると、システムはリタ
ーンアドレスレジスタとして働くように入っているモー
ドのＲ１４レジスタ内のＲ１５ｐｃの内容を記憶し、こ
れによりこのモードのための例外処理コードが出ると、
リターンアドレスにすぐにアクセスされる。

【００３５】例外処理モードの各々は関連するセーブさ
れたプログラムステータスレジスタＳＰＳＲを有する。
これらＳＰＳＲは先のモードからのＣＰＳＲの内容をセ
ーブし、先のモードに復帰する際に、ＣＰＳＲにこれら
内容を復元できるようにする。

【００３６】高速割り込みモードＦＩＱ３２は、他の例
外処理モード用の２つの例外データレジスタと異なり、
７つの例外データレジスタ（Ｒ８ｆｉｑ〜Ｒ１４ｆｉ
ｑ）を有する。この結果、ＦＩＱ３２モードに入るとす
ぐに使用できるように、例外データレジスタＲ８ｆｉｑ
からＲ１２ｆｉｑが利用できる。図１の書き込みバッフ
ァ１０は、８つのレジスタと等価的であるので、モード
ＦＩＱ３２の例外処理コードがレジスタＲ０〜Ｒ７をセ
ーブすることを要求すれば、これらレジスタは書き込み
バッファ１０内に完全に保持できるので、短時間で達成
できる。ＣＰＵにはロードマルチインストラクションが
設けられており、１６のアクティブレジスタの任意の組
をロードし、記憶できるようにする、マルチインストラ
クションを記憶する（例えば、ＬＤＭ Ｒ１、｛ＲＯ，
Ｒ３，Ｒ４，Ｒ６，Ｒ１４，Ｒ１５ｐｃ｝はアドレスＲ
１でスタートしたメモリ領域から｛｝内のレジスタにロ
ードする）。インストラクションデコーダ１４は、この
演算を実行するようにＣＰＵの作動を制御する。

【００３７】Ｕｓｅｒ３２モードとＳＶＣ３２モードと
の間の移動例について検討する。この場合、例外データ
レジスタＲ１３ｓｖｃとＲ１４ｓｖｃはそれぞれレジス
タＲ１３およびＲ１４と置換される。Ｕｓｅｒ３２モー
ドからのＲ１５ｐｃの内容は、Ｒ１４ｓｖｃレジスタ内
にセーブされる。Ｕｓｅｒ３２モードからのＣＰＳＲの
内容は、ＳＰＳＲｓｖｃ内にセーブされ、ＳＰＳＲの内
容はすでに入っているＳＶＣ３２モードを表示するよう
に更新される。特に処理モードを示す５ビットのフィー
ルドが更新される。ＳＶＣ３２モード中に別の例外モー
ド例えばアボートされたメモリへのアクセスが生じる
と、ＳＶＣ３２モードからＡｂｔ３２モードに入る。

【００３８】この場合、Ｒ１３ａｂｔおよびＲ１４ａｂ
ｔレジスタは、ＳＶＣ３２モードのそれぞれのＲ１３ｓ
ｖｃおよびＲ１４ｓｖｃと置換される。ＳＶＣ３２モー
ドにおけるＲ１５ｐｃレジスタカレントの内容は、Ｒ１
４ａｂｔレジスタ内にセーブされる。以前と同じよう
に、ＳＶＣ３２モードにおけるＣＰＳＲの内容は、ＳＰ
ＳＲａｂｔ内にセーブされる。

【００３９】ａｂｔ３２モード中に例外処理が完了する
と、ＣＰＵはＲ１４ａｂｔの内容をＲ１５ｐｃに復元さ
せ、ＳＰＳＲａｂｔの内容をＳＰＳＲに復元させる。Ｓ
ＶＣ３２モードを最後に実行している時のステートに、
ＣＰＳＲの内容を回復させると、モードを示している５
ビットフィールドはＳＶＣ３２モードを示すフィールド
に変更され、これにより、Ｒ１３ａｂｔおよびＲ１４ａ
ｂｔレジスタの変わりに、次にＲ１３ｓｖｃおよびＲ１
４ｓｖｃレジスタがアドレス指定されるように、アドレ
ス指定レジスタが自動的に変更される。ＳＶＣ３２モー
ドを出て以来、Ｒ１３ｓｖｃおよびＲ１４ｓｖｃでは処
理は行われないので、これらレジスタ内の値は保存され
る。Ｒ１５ｐｃの内容は、ＳＶＣ３２モードを出た時の
ステートに回復されるという事実と共に、Ｒ０〜Ｒ１２
の内容がＡｂｔ３２モードで変わった場合、これら内容
が復元されることを条件に、プログラムが出る正しい点
でＳＶＣ３２モード処理が始まる。

【００４０】これと同様に、ＳＶＣ３２例外処理コード
がそのタスクを完了すると、Ｒ１３ｓｖｃおよびＲ１３
ｓｖｃレジスタの替わりにＲ１３およびＲ１４レジスタ
を使用することにより、システムはＵｓｅｒ３２モード
にリターンする。これと同時に、ＳＰＳＲｓｖｃの内容
は、ＣＰＳＲに復元される。

【００４１】上記の効果全体として、アボート例外モー
ドは主処理モードＵｓｅｒ３２からのスーパーバイザー
例外モード内にネスト（入れ子）状になっている。例外
データレジスタを主データレジスタの対応するレジスタ
の替わりに使用することは、モード間の切り替えは高速
度で達成できることを示している。セーブされたプログ
ラミングステータスレジスタを設けていることにより、
シームレスの切り替えおよびリターンを、短縮されたプ
ログラムオーバーヘッドで行うことが可能となってい
る。

【００４２】別の例として、外部から印加されるリセッ
ト信号ｎＲＥＳＥＴの結果として、Ｕｓｅｒ３２モード
とＳＶＣ３２モードとの間の切り替えについて検討す
る。この場合、レジスタＲ１３およびＲ１４の代わりに
例外データレジスタＲ１３ｓｖｃおよびＲ１４ｓｖｃが
それぞれ再び置換される。Ｕｓｅｒ３２モードからのプ
ログラムカウンタレジスタＲ１５ｐｃの内容は、Ｒ１４
ｓｖｃレジスタ内にセーブされ、Ｕｓｅｒ３２モードか
らのＣＰＳＲの内容は、ＳＰＳＲｓｖｃにセーブされ、
ＣＰＳＲの内容は、入っているＳＶＣ３２モードを表す
ように更新される。

【００４３】リセットコントローラ７は、リセットベク
トル（例えば００）をプログラムカウンタＲ１５ｐｃに
ロードし、リセットルーチンの実行を開始する。次にこ
のリセットルーチンは、ワーキングレジスタＲ０〜Ｒ１
２をクリアできる。

【００４４】リセット信号ｎＲＥＳＥＴが低レベルに保
持されている間、リセットコントローラ７は、インスト
ラクションアドレスインクリメント回路９を附勢する。
残りのレジスタＲ８ｆｉｑ〜Ｒ１４ｆｉｑ、Ｒ１３ｓｖ
ｃ、Ｒ１３ａｂｔ、Ｒ１４ａｂｔ、Ｒ１３ｉｒｑ、Ｒ１
４ｉｒｑ、Ｒ１３ｕｎｄｅｆ、Ｒ１４ｕｎｄｅｆ、ＳＰ
ＳＲｆｉｑ、ＳＰＳＲａｂｔ、ＳＰＳＲｉｒｑおよびＳ
ＰＳＲｕｎｄｅｆは、処理を開始する前にＣＰＵ２を完
全に既知のステートにするよう、ソフトウェアインスト
ラクションを用いるリセットルーチンによってクリアし
てもよい。

【００４５】リセットルーチンの後は、Ｕｓｅｒ３２へ
リターンすることはない。この理由は、ＣＰＵ２は既に
再初期化され、種々のレジスタがクリアされており、リ
セットを介した理由がＵｓｅｒ３２モードにおけるシス
テムクラッシュにあるからである。

【００４６】図３は、主データレジスタおよび例外デー
タレジスタのうちの特定の一つを識別する物理レジスタ
アドレスがＣＰＳＲからのモードビットと図１のインス
トラクションデコーダ１４によってデコードされるイン
ストラクションレジスタアドレスとの組み合わせから、
どのように発生されるかを示す。実際にこれら種々のア
ドレスは、物理レジスタアドレスを発生する中間ステー
ジを通る代わりに、レジスタアドレスデコーダへの入力
信号として使用される。

【００４７】図４は、主処理モードと割り込み処理モー
ドとの間を移る際に生じる処理を略図で示している。デ
ータ処理装置は、主処理ルーチン２２を実行しており、
ステップ２４は割り込みが生じたかどうかをテストす
る。割り込みが生じなければ、主処理ルーチン２２が続
行する。割り込みが発生すれば、制御はステップ２６に
移る。

【００４８】ステップ２６において、識別された対応す
る例外モードのＳＰＳＲに、ＣＰＳＲの内容が記憶され
る。次に、入力された新しい処理モードを示すように、
ＣＰＳＲの内容が変更される。ステップ２８において、
入力された例外モードのＲ１４ｘｘに先のモードからの
プログラムカウンタＲ１５ｐｃの内容がセーブされる。
一つのインストラクションに応答してステップ２６およ
び２８が生じる。

【００４９】ステップ２８の後に割り込みモードが入力
されると、システムは割り込みルーチン３０を実行す
る。割り込みルーチン３０の終了時に、レジスタＲ１４
ｘｘの内容がプログラムカウンタＲ１５ｐｃへ戻され、
先のモードのプログラムステータスデータがＳＰＳＲｘ
ｘからＣＰＳＲへ復元される。これはステップ３２であ
り、この後、新しく復元されたＲ１５ｐｃにより示され
たポイントで主ルーチン２２へリターンされる。

【００５０】図５はリセット作動中の事象のシーケンス
を示す。ステップ３４では、ＣＰＵでは主ルーチンを実
行している。この実行は、エラー（ハング）状態の実行
または正常な実行となり得る。その時に実行されている
インストラクションをアボート（中断）し、リセットプ
ロセスをスタートさせる外部リセット信号を印加する。

【００５１】ステップ３６では、主ルーチン３４からの
プログラムステータスレジスタＣＰＳＲの内容を、セー
ブされたプログラムステータスレジスタＳＰＳＲｓｖｃ
内に記憶し、現在のプログラムステータスレジスタＣＰ
ＳＲは、ＳＶＣモードへの入力を表すように更新され
る。

【００５２】ステップ３８では、レジスタＲ１４ｓｖｃ
内にプログラムカウンタＲ１５ｐｃの内容が記憶され、
このレジスタＲ１４ｓｖｃからその後デバッグプログラ
ムまたは同等プログラムにより、その記憶内容を復元で
きる。ステップ４０および４２ではレジスタバンク１６
内の不要レジスタをクリアし、ＣＰＵ２から駆動される
ある信号を含み得るリセットルーチンの残りを起動す
る。リセットルーチン４２の完了後は、主ルーチン３４
にリターンする試みは為されない。

【００５３】添付図面を参照して、本発明の図示した実
施例を詳細に説明したが、本発明はこれらの正確な実施
例のみに限定されるものでなく、更に、当業者であれ
ば、添付した特許請求の範囲に記載の発明の範囲および
精神から逸脱することなく、種々の変形および変更を行
うことができると理解すべきである。

【図面の簡単な説明】

【図１】マイクロプロセッサによるデータプロセッサ装
置（ＣＰＵ）のアーキテクチャを示す略図である。

【図２】主処理モードおよび多数の処理モードで利用で
きるデータレジスタを示す図である。

【図３】プログラムステータスレジスタからのモードビ
ットおよび実行中のインストラクションから物理レジス
タアドレスをどのように得るかを示す図である。

【図４】主処理ルーチンと割り込み処理ルーチンとの間
の切り替えを示すフローチャートである。

【図５】リセット信号の印加後生じる作動を示すフロー
チャートである。

【符号の説明】

２ ＣＰＵ ４ 内部バス ６ 割り込みコントローラ ８ 読み出しバッファ １０ 書き込みバッファ １２ インストラクションレジスタ １４ インストラクションデコーダ １６ レジスタバンク １８ 処理ステータスレジスタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 データ処理装置であって、 （ｉ）インストラクションコードワードをデコードする
   ためのインストラクションデコーダと、 デコードすべきインストラクションコードワードのイン
   ストラクションアドレスを示すためのプログラムカウン
   タと、 （ｉｉ）リセット信号に応答自在であり、データ処理装
   置の再初期化をトリガーするためのリセット回路と、 （ｉｉｉ）前記リセット信号に応答自在であり、前記リ
   セット信号の発生前の前記プログラムカウンタからの最
   新のインストラクションアドレスを記憶するためのプロ
   グラムカウンタ記憶手段とを備えたデータ処理装置。
2. 【請求項２】 操作すべきデータを保持するための複数
   のデータレジスタを更に備え、前記データレジスタは前
   記リセット信号に応答してクリアされる請求項１記載の
   装置。
3. 【請求項３】 インストラクションアドレス信号ライン
   に結合されたインストラクションアドレスのインクリメ
   ントシーケンスを発生するよう、前記リセット信号の印
   加中に附勢されるインストラクションアドレスインクリ
   メント回路を更に含む、請求項１記載の装置。
4. 【請求項４】 割り込み信号に応答自在であり、前記プ
   ログラムカウンタが現在実行中のインストラクションの
   実行後に、割り込みルーチンの第１インストラクション
   コードワードの記憶アドレスを生じさせるようにする割
   り込み回路を更に備え、前記割り込みルーチンは前記割
   り込みルーチンの完了時に前記割り込み信号が発生する
   点までの処理にリターンする、請求項１記載の装置。
5. 【請求項５】 前記リセット信号は前記割り込み信号よ
   りも高い優先度を有する請求項４記載の装置。
6. 【請求項６】 前記リセット信号の発生は、現在実行中
   のインストラクションの実行を中断させる請求項１記載
   の装置。
7. 【請求項７】 処理ステータスを示すデータを保持する
   ための処理ステータスレジスタと、 前記リセット信号に応答自在であり、前記リセット信号
   の発生前の前記処理ステータスレジスタからの処理ステ
   ータスを示す最新データを記憶するための処理ステータ
   スレジスタ記憶手段を更に含む、請求項１記載の装置。
8. 【請求項８】 前記装置は集積回路である請求項１記載
   の装置。
9. 【請求項９】（ｉ）プログラムカウンタによって示され
   るインストラクションアドレスにあるインストラクショ
   ンコードワードをデコードし、 （ｉｉ）印加されたリセット信号に応答して、データ処
   理装置を再初期化し、 （ｉｉｉ）前記リセット信号に応答して、前記リセット
   信号発生前の、前記プログラムカウンタからの最新のイ
   ンストラクションアドレスを記憶することを備えたデー
   タ処理方法。