JPH0721336A - 接触型携帯機器及び非接触型携帯機器 - Google Patents
接触型携帯機器及び非接触型携帯機器Info
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- JPH0721336A JPH0721336A JP5165689A JP16568993A JPH0721336A JP H0721336 A JPH0721336 A JP H0721336A JP 5165689 A JP5165689 A JP 5165689A JP 16568993 A JP16568993 A JP 16568993A JP H0721336 A JPH0721336 A JP H0721336A
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- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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Abstract
(57)【要約】
【目的】 外部からのリセット信号の入力シーケンスが
確実に行われる接触型携帯機器を提供することを目的と
する。 【構成】 電源端子を介して外部機器から電源が投入さ
れると、内部リセット信号生成回路のラッチ回路２２が
コンデンサ２１の一端部Ｏの電位をラッチし、このラッ
チ回路２２の出力を用いてＮＯＲゲート２５から内部リ
セット信号ＲＳＴＺが発生される。また、ＲＳＴ端子を
介して外部機器からリセット解除信号が入力されるとＮ
ＯＲゲート２５からの内部リセット信号ＲＳＴＺの発生
が停止される。
確実に行われる接触型携帯機器を提供することを目的と
する。 【構成】 電源端子を介して外部機器から電源が投入さ
れると、内部リセット信号生成回路のラッチ回路２２が
コンデンサ２１の一端部Ｏの電位をラッチし、このラッ
チ回路２２の出力を用いてＮＯＲゲート２５から内部リ
セット信号ＲＳＴＺが発生される。また、ＲＳＴ端子を
介して外部機器からリセット解除信号が入力されるとＮ
ＯＲゲート２５からの内部リセット信号ＲＳＴＺの発生
が停止される。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣカード等の携帯
機器に係り、特に接続端子を介して外部と接続される接
触型の携帯機器及び電源としての電池を内蔵した非接触
型の携帯機器に関する。
機器に係り、特に接続端子を介して外部と接続される接
触型の携帯機器及び電源としての電池を内蔵した非接触
型の携帯機器に関する。
【０００２】
【従来の技術】一般に、接触型のＩＣカードは、ＩＣカ
ード用マイクロコンピュータをカードの内部に搭載し、
マイクロコンピュータからカード表面に引き出された接
続端子を介して外部とデータの授受を行う。具体的に
は、ＩＣカードは図示しないリーダライタにセットさ
れ、この状態で外部システムとデータの授受が行われ
る。
ード用マイクロコンピュータをカードの内部に搭載し、
マイクロコンピュータからカード表面に引き出された接
続端子を介して外部とデータの授受を行う。具体的に
は、ＩＣカードは図示しないリーダライタにセットさ
れ、この状態で外部システムとデータの授受が行われ
る。
【０００３】図１６は、従来の接触型ＩＣカード１の機
能ブロック図である。ＩＣカード１は、外部との接続端
子としてＶDD端子、ＧＮＤ端子、ＲＳＴ端子、ＣＬＫ端
子及びＩ／Ｏ端子の５つの端子を持っており、外部との
データの授受はＩ／Ｏ端子を介してシリアルで行ってい
る。Ｉ／Ｏ端子を介して外部から入力されたシリアルデ
ータはＵＡＲＴ６でシリアル／パラレル変換された後、
バス７を介してＣＰＵ２に取り込まれる。ＣＰＵ２は、
マスクＲＯＭ３に予め格納されている処理プログラムに
従ってデータ処理を行い、一時的に記憶する必要がある
データはＲＡＭ４に格納され、一方、処理結果等、長期
間にわたって記憶しておく必要があるデータはデータメ
モリとしてのＥＥＰＲＯＭ５に格納される。また、外部
へ出力されるデータは、ＵＡＲＴ６でパラレル／シリア
ル変換された後、Ｉ／Ｏ端子を介してシリアルで外部へ
転送される。
能ブロック図である。ＩＣカード１は、外部との接続端
子としてＶDD端子、ＧＮＤ端子、ＲＳＴ端子、ＣＬＫ端
子及びＩ／Ｏ端子の５つの端子を持っており、外部との
データの授受はＩ／Ｏ端子を介してシリアルで行ってい
る。Ｉ／Ｏ端子を介して外部から入力されたシリアルデ
ータはＵＡＲＴ６でシリアル／パラレル変換された後、
バス７を介してＣＰＵ２に取り込まれる。ＣＰＵ２は、
マスクＲＯＭ３に予め格納されている処理プログラムに
従ってデータ処理を行い、一時的に記憶する必要がある
データはＲＡＭ４に格納され、一方、処理結果等、長期
間にわたって記憶しておく必要があるデータはデータメ
モリとしてのＥＥＰＲＯＭ５に格納される。また、外部
へ出力されるデータは、ＵＡＲＴ６でパラレル／シリア
ル変換された後、Ｉ／Ｏ端子を介してシリアルで外部へ
転送される。
【０００４】次にＩＣカード１の動作開始時について説
明する。ＩＣカード１がリーダライタにセットされる
と、まずＶDD端子及びＧＮＤ端子を介してリーダライタ
側からＶDD及びＧＮＤの供給を受ける。次に、リーダラ
イタ側からＲＳＴ端子を介してＩＣカード１の内部リセ
ット信号生成回路８にリセット信号が入力される。図１
７に示されるように、リセット信号は、内部リセット信
号生成回路８のインバータ回路８ａで反転された後、ラ
ッチ回路８ｂでラッチされ、内部リセット信号ＲＳＴＺ
としてＩＣカード１内の各回路に供給される。これによ
りＩＣカード１内の各回路はリセット状態となる。この
状態で、ＣＬＫ端子を介してリーダライタ側からクロッ
ク信号の供給が開始される。さらに、リセット信号を反
転させてリセット状態を解除した後、通常のデータ授受
及びデータ処理が行われる。
明する。ＩＣカード１がリーダライタにセットされる
と、まずＶDD端子及びＧＮＤ端子を介してリーダライタ
側からＶDD及びＧＮＤの供給を受ける。次に、リーダラ
イタ側からＲＳＴ端子を介してＩＣカード１の内部リセ
ット信号生成回路８にリセット信号が入力される。図１
７に示されるように、リセット信号は、内部リセット信
号生成回路８のインバータ回路８ａで反転された後、ラ
ッチ回路８ｂでラッチされ、内部リセット信号ＲＳＴＺ
としてＩＣカード１内の各回路に供給される。これによ
りＩＣカード１内の各回路はリセット状態となる。この
状態で、ＣＬＫ端子を介してリーダライタ側からクロッ
ク信号の供給が開始される。さらに、リセット信号を反
転させてリセット状態を解除した後、通常のデータ授受
及びデータ処理が行われる。
【０００５】次に、非接触型のＩＣカードについて図１
８を用いて説明する。非接触型ＩＣカード１１は、図１
６の接触型ＩＣカード１とは異なり、カード表面に外部
機器に接続される端子を持たず、電波等を用いて非接触
でデータの授受を行うカードである。この非接触型ＩＣ
カード１１においては、カード携帯者がシステム側の機
器にこのカードを近接させることにより、非接触でデー
タの処理が行われる。非接触型ＩＣカード１１内部に
は、電源としての電池２０が内蔵されており、その電池
２０から供給される電源により発振回路１５が起動さ
れ、カード全体にクロック信号が供給される。データ受
信時は、アンテナ１９を介して受信されたアナログ信号
が変復調回路１８でディジタル信号に変換され、入出力
制御回路１６へ送られる。入出力制御回路１６に送られ
たディジタル信号はバス１７を介してＣＰＵ１２に読み
取られ、マスクＲＯＭ１３に予め格納されている処理プ
ログラムに従って処理される。格納が必要なデータはＣ
ＰＵ１２によりＲＡＭ１４に格納される。一方、データ
をカード外部へ送信する際は、出力データを入出力制御
回路１６を通して変復調回路１８に送り、ここでアナロ
グ信号に変換した後、アンテナ１９を介してカード外部
へ送信する。
８を用いて説明する。非接触型ＩＣカード１１は、図１
６の接触型ＩＣカード１とは異なり、カード表面に外部
機器に接続される端子を持たず、電波等を用いて非接触
でデータの授受を行うカードである。この非接触型ＩＣ
カード１１においては、カード携帯者がシステム側の機
器にこのカードを近接させることにより、非接触でデー
タの処理が行われる。非接触型ＩＣカード１１内部に
は、電源としての電池２０が内蔵されており、その電池
２０から供給される電源により発振回路１５が起動さ
れ、カード全体にクロック信号が供給される。データ受
信時は、アンテナ１９を介して受信されたアナログ信号
が変復調回路１８でディジタル信号に変換され、入出力
制御回路１６へ送られる。入出力制御回路１６に送られ
たディジタル信号はバス１７を介してＣＰＵ１２に読み
取られ、マスクＲＯＭ１３に予め格納されている処理プ
ログラムに従って処理される。格納が必要なデータはＣ
ＰＵ１２によりＲＡＭ１４に格納される。一方、データ
をカード外部へ送信する際は、出力データを入出力制御
回路１６を通して変復調回路１８に送り、ここでアナロ
グ信号に変換した後、アンテナ１９を介してカード外部
へ送信する。
【０００６】
【発明が解決しようとする課題】従来の接触型ＩＣカー
ド１においては、電源立上り時にＲＳＴ端子を介してリ
セット信号が供給されることが不可欠であり、リセット
信号が確実に入力されないと誤動作を起こす恐れがある
ので、リセット信号の入力シーケンスが重要であった。
また、カード携帯者が接触型ＩＣカード１をリーダライ
タにセットした時に電源の立上りからリセット信号及び
クロック信号の供給までの動作がシーケンス通りに行わ
れなかった場合、あるいはリーダライタに接続される端
子部が接続不良を起こした場合には、ＩＣカード１内の
ＲＡＭ４及びＥＥＰＲＯＭ５に格納されているデータが
破壊される恐れがあるという安全性上の問題があった。
ド１においては、電源立上り時にＲＳＴ端子を介してリ
セット信号が供給されることが不可欠であり、リセット
信号が確実に入力されないと誤動作を起こす恐れがある
ので、リセット信号の入力シーケンスが重要であった。
また、カード携帯者が接触型ＩＣカード１をリーダライ
タにセットした時に電源の立上りからリセット信号及び
クロック信号の供給までの動作がシーケンス通りに行わ
れなかった場合、あるいはリーダライタに接続される端
子部が接続不良を起こした場合には、ＩＣカード１内の
ＲＡＭ４及びＥＥＰＲＯＭ５に格納されているデータが
破壊される恐れがあるという安全性上の問題があった。
【０００７】また、従来の接触型ＩＣカード１では、Ｉ
Ｃカード１が多種のリーダライタで使用され、各リーダ
ライタからＲＳＴ端子を介してリセット信号が供給され
るので、ＩＣカード１の信頼性確保のためには電源立ち
上がり時のリセット信号の供給シーケンスが重要であっ
た。ＩＣカード１は、動作開始時に常に確実にリセット
状態になることが必要であった。しかしながら、従来
は、リセット信号の供給シーケンスはリーダライタ側の
信頼性に依存しており、ＩＣカード１側ではリセット入
力の不具合に対する対策は何も講じられていなかった。
Ｃカード１が多種のリーダライタで使用され、各リーダ
ライタからＲＳＴ端子を介してリセット信号が供給され
るので、ＩＣカード１の信頼性確保のためには電源立ち
上がり時のリセット信号の供給シーケンスが重要であっ
た。ＩＣカード１は、動作開始時に常に確実にリセット
状態になることが必要であった。しかしながら、従来
は、リセット信号の供給シーケンスはリーダライタ側の
信頼性に依存しており、ＩＣカード１側ではリセット入
力の不具合に対する対策は何も講じられていなかった。
【０００８】一方、従来の非接触型ＩＣカード１１、特
に現在量産されている非接触ＩＣカード１１では、カー
ド全体を密封し、機密性を高め、耐水性等を確保するた
めに内蔵される電池２０を交換できないものが一般的で
あり、カード内に搭載されている電池２０の寿命がカー
ド自体の寿命となっていた。そのため、現在大量に流通
している磁気ストライプカードに比べてカードの価格が
非常に高い非接触型ＩＣカードにおいては、電池２０の
消費を極力抑え、カードの寿命を伸ばすことが望まれて
いた。また、電池２０が密封されるため、製造工程にお
いて電池を搭載した後はカード内部の発振回路１５は発
振をし続け、従って電池２０も消費し続けていた。この
ため、特にカード製造後から実際にカード利用者が非接
触型ＩＣカード１１の使用を開始するまでにかなりの時
間がある場合が多く、カードの実効的な使用期間が短く
なるという問題もあった。
に現在量産されている非接触ＩＣカード１１では、カー
ド全体を密封し、機密性を高め、耐水性等を確保するた
めに内蔵される電池２０を交換できないものが一般的で
あり、カード内に搭載されている電池２０の寿命がカー
ド自体の寿命となっていた。そのため、現在大量に流通
している磁気ストライプカードに比べてカードの価格が
非常に高い非接触型ＩＣカードにおいては、電池２０の
消費を極力抑え、カードの寿命を伸ばすことが望まれて
いた。また、電池２０が密封されるため、製造工程にお
いて電池を搭載した後はカード内部の発振回路１５は発
振をし続け、従って電池２０も消費し続けていた。この
ため、特にカード製造後から実際にカード利用者が非接
触型ＩＣカード１１の使用を開始するまでにかなりの時
間がある場合が多く、カードの実効的な使用期間が短く
なるという問題もあった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、外部からのリセット信号の入力
シーケンスが確実に行われる接触型携帯機器を提供する
ことを目的とする。また、この発明は、電池の消耗を抑
えることのできる非接触型携帯機器を提供することを目
的とする。
ためになされたもので、外部からのリセット信号の入力
シーケンスが確実に行われる接触型携帯機器を提供する
ことを目的とする。また、この発明は、電池の消耗を抑
えることのできる非接触型携帯機器を提供することを目
的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の接触型
携帯機器は、外部機器に接続される電源端子、リセット
端子及び入出力端子と、前記入出力端子を介して外部と
のデータの入出力を行うための入出力回路と、前記入出
力回路に接続され且つデータ処理を行うためのデータ処
理回路と、前記データ処理回路に接続され且つデータを
記憶するためのメモリ回路と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電源端子を介して外部機器から電源
が投入されるとラッチ回路の出力を用いて内部リセット
信号を発生することにより前記の各回路をリセット状態
にすると共に前記リセット端子を介して外部機器からリ
セット解除信号が入力されると内部リセット信号の発生
を停止して前記の各回路のリセット状態を解除する内部
リセット信号生成回路とを備えたものである。
携帯機器は、外部機器に接続される電源端子、リセット
端子及び入出力端子と、前記入出力端子を介して外部と
のデータの入出力を行うための入出力回路と、前記入出
力回路に接続され且つデータ処理を行うためのデータ処
理回路と、前記データ処理回路に接続され且つデータを
記憶するためのメモリ回路と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電源端子を介して外部機器から電源
が投入されるとラッチ回路の出力を用いて内部リセット
信号を発生することにより前記の各回路をリセット状態
にすると共に前記リセット端子を介して外部機器からリ
セット解除信号が入力されると内部リセット信号の発生
を停止して前記の各回路のリセット状態を解除する内部
リセット信号生成回路とを備えたものである。
【００１１】請求項２に記載の接触型携帯機器は、内部
リセット信号生成回路が、一端部が電源端子に接続され
たプルアップ抵抗とこのプルアップ抵抗の他端部に接続
されたラッチ回路とを含み、電源端子を介して外部機器
から電源が投入されるとラッチ回路の出力を用いて内部
リセット信号を発生することにより各回路をリセット状
態にすると共にリセット端子を介して外部機器からリセ
ット解除信号が入力されると内部リセット信号の発生を
停止して各回路のリセット状態を解除するものである。
リセット信号生成回路が、一端部が電源端子に接続され
たプルアップ抵抗とこのプルアップ抵抗の他端部に接続
されたラッチ回路とを含み、電源端子を介して外部機器
から電源が投入されるとラッチ回路の出力を用いて内部
リセット信号を発生することにより各回路をリセット状
態にすると共にリセット端子を介して外部機器からリセ
ット解除信号が入力されると内部リセット信号の発生を
停止して各回路のリセット状態を解除するものである。
【００１２】請求項３に記載の非接触型携帯機器は、外
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電池からの電源供給によるラッチ回
路の出力を用いてクロック信号の発振を停止すると共に
前記送受信回路を介して外部機器からトリガ信号が受信
されるとクロック信号の発振を開始して前記データ処理
回路に供給する発振回路とを備えたものである。
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電池からの電源供給によるラッチ回
路の出力を用いてクロック信号の発振を停止すると共に
前記送受信回路を介して外部機器からトリガ信号が受信
されるとクロック信号の発振を開始して前記データ処理
回路に供給する発振回路とを備えたものである。
【００１３】請求項４に記載の非接触型携帯機器は、発
振回路が、一端部が電池に接続されたプルアップ抵抗と
このプルアップ抵抗の他端部に接続されたラッチ回路と
を含み、電池からの電源供給によるラッチ回路の出力を
用いてクロック信号の発振を停止すると共に送受信回路
を介して外部機器からトリガ信号が受信されるとクロッ
ク信号の発振を開始してデータ処理回路に供給するもの
である。
振回路が、一端部が電池に接続されたプルアップ抵抗と
このプルアップ抵抗の他端部に接続されたラッチ回路と
を含み、電池からの電源供給によるラッチ回路の出力を
用いてクロック信号の発振を停止すると共に送受信回路
を介して外部機器からトリガ信号が受信されるとクロッ
ク信号の発振を開始してデータ処理回路に供給するもの
である。
【００１４】請求項５に記載の非接触型携帯機器は、外
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が前記電池に接続
されたプルアップ抵抗と、前記プルアップ抵抗の他端部
に接続されるラッチ回路を含み且つ前記電池からの電源
供給によるラッチ回路の出力を用いてクロック信号の発
振を停止すると共に前記送受信回路を介して外部機器か
らトリガ信号が受信されるとクロック信号の発振を開始
して前記データ処理回路に供給する発振回路とを備え、
前記送受信回路、データ処理回路、メモリ回路及び発振
回路は一つの素子に形成され且つ前記プルアップ抵抗は
前記素子に付加される他の素子として形成されたもので
ある。
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が前記電池に接続
されたプルアップ抵抗と、前記プルアップ抵抗の他端部
に接続されるラッチ回路を含み且つ前記電池からの電源
供給によるラッチ回路の出力を用いてクロック信号の発
振を停止すると共に前記送受信回路を介して外部機器か
らトリガ信号が受信されるとクロック信号の発振を開始
して前記データ処理回路に供給する発振回路とを備え、
前記送受信回路、データ処理回路、メモリ回路及び発振
回路は一つの素子に形成され且つ前記プルアップ抵抗は
前記素子に付加される他の素子として形成されたもので
ある。
【００１５】
【作用】請求項１の接触型携帯機器においては、電源端
子を介して外部機器から電源が投入されると、内部リセ
ット信号生成回路のラッチ回路がコンデンサの他端部の
電位をラッチし、このラッチ回路の出力を用いて内部リ
セット信号が発生される。また、内部リセット信号生成
回路はリセット端子を介して外部機器からリセット解除
信号が入力されると内部リセット信号の発生を停止す
る。
子を介して外部機器から電源が投入されると、内部リセ
ット信号生成回路のラッチ回路がコンデンサの他端部の
電位をラッチし、このラッチ回路の出力を用いて内部リ
セット信号が発生される。また、内部リセット信号生成
回路はリセット端子を介して外部機器からリセット解除
信号が入力されると内部リセット信号の発生を停止す
る。
【００１６】請求項２の接触型携帯機器においては、電
源端子を介して外部機器から電源が投入されると、内部
リセット信号生成回路のラッチ回路がプルアップ抵抗に
よりプルアップされた電位をラッチし、このラッチ回路
の出力を用いて内部リセット信号が発生される。また、
内部リセット信号生成回路はリセット端子を介して外部
機器からリセット解除信号が入力されると内部リセット
信号の発生を停止する。
源端子を介して外部機器から電源が投入されると、内部
リセット信号生成回路のラッチ回路がプルアップ抵抗に
よりプルアップされた電位をラッチし、このラッチ回路
の出力を用いて内部リセット信号が発生される。また、
内部リセット信号生成回路はリセット端子を介して外部
機器からリセット解除信号が入力されると内部リセット
信号の発生を停止する。
【００１７】請求項３の非接触型携帯機器においては、
電池が搭載されて電池から電源が供給されると、発振回
路のラッチ回路がコンデンサの他端部の電位をラッチ
し、このラッチ回路の出力を用いてクロック信号の発振
が停止される。また、送受信回路を介して外部機器から
トリガ信号が受信されるとクロック信号の発振を開始す
る。
電池が搭載されて電池から電源が供給されると、発振回
路のラッチ回路がコンデンサの他端部の電位をラッチ
し、このラッチ回路の出力を用いてクロック信号の発振
が停止される。また、送受信回路を介して外部機器から
トリガ信号が受信されるとクロック信号の発振を開始す
る。
【００１８】請求項４の非接触型携帯機器においては、
電池が搭載されて電池から電源が供給されると、発振回
路のラッチ回路がプルアップ抵抗によりプルアップされ
た電位をラッチし、このラッチ回路の出力を用いてクロ
ック信号の発振が停止される。また、送受信回路を介し
て外部機器からトリガ信号が受信されるとクロック信号
の発振を開始する。
電池が搭載されて電池から電源が供給されると、発振回
路のラッチ回路がプルアップ抵抗によりプルアップされ
た電位をラッチし、このラッチ回路の出力を用いてクロ
ック信号の発振が停止される。また、送受信回路を介し
て外部機器からトリガ信号が受信されるとクロック信号
の発振を開始する。
【００１９】請求項５の非接触型携帯機器においては、
送受信回路、データ処理回路、メモリ回路及び発振回路
が一つの素子に形成される一方、プルアップ抵抗がこの
素子に外付けされる他の素子として形成される。
送受信回路、データ処理回路、メモリ回路及び発振回路
が一つの素子に形成される一方、プルアップ抵抗がこの
素子に外付けされる他の素子として形成される。
【００２０】
【実施例】以下、この発明の実施例について添付図面を
参照して説明する。 実施例１．実施例１に係る接触型ＩＣカード１Ａの構成
を図１に示す。ＩＣカード１Ａは、データ処理回路とな
るＣＰＵ２を有しており、ＣＰＵ２にバス７を介してマ
スクＲＯＭ３、ＲＡＭ４、ＥＥＰＲＯＭ５、ＵＡＲＴ６
及び内部リセット信号生成回路８Ａが接続されている。
ＲＡＭ４及びＥＥＰＲＯＭ５がこの発明のメモリ回路
を、ＵＡＲＴ６が入出力回路をそれぞれ構成している。
また、ＩＣカード１Ａは、リーダライタ等の外部機器と
の接続端子としてＶDD端子、ＧＮＤ端子、ＲＳＴ端子、
ＣＬＫ端子及びＩ／Ｏ端子の５つの端子を有しており、
ＲＳＴ端子に内部リセット信号生成回路８Ａが、Ｉ／Ｏ
端子にＵＡＲＴ６がそれぞれ接続されている。
参照して説明する。 実施例１．実施例１に係る接触型ＩＣカード１Ａの構成
を図１に示す。ＩＣカード１Ａは、データ処理回路とな
るＣＰＵ２を有しており、ＣＰＵ２にバス７を介してマ
スクＲＯＭ３、ＲＡＭ４、ＥＥＰＲＯＭ５、ＵＡＲＴ６
及び内部リセット信号生成回路８Ａが接続されている。
ＲＡＭ４及びＥＥＰＲＯＭ５がこの発明のメモリ回路
を、ＵＡＲＴ６が入出力回路をそれぞれ構成している。
また、ＩＣカード１Ａは、リーダライタ等の外部機器と
の接続端子としてＶDD端子、ＧＮＤ端子、ＲＳＴ端子、
ＣＬＫ端子及びＩ／Ｏ端子の５つの端子を有しており、
ＲＳＴ端子に内部リセット信号生成回路８Ａが、Ｉ／Ｏ
端子にＵＡＲＴ６がそれぞれ接続されている。
【００２１】内部リセット信号生成回路８Ａは、図２に
示されるように、一端部が接地されたコンデンサ２１
と、コンデンサ２１の他端部Ｏに接続されたラッチ回路
２２とを有しており、ラッチ回路２２の出力端ＰがＮチ
ャネルトランジスタ２３を介して接地されている。この
トランジスタ２３のゲートはインバータ回路２４を介し
てＲＳＴ端子に接続されている。また、ラッチ回路２２
の出力端Ｐ及びトランジスタ２３のゲートにＮＯＲゲー
ト２５が接続され、このＮＯＲゲート２５の出力端が内
部リセット信号生成回路８Ａの出力端となっている。な
お、トランジスタ２３によるＰ点の負荷容量Ｃｐがコン
デンサ２１の負荷容量Ｃｏの１０〜１００倍程度の値を
有するように、コンデンサ２１及びトランジスタ２３が
設計され、さらにコンデンサ２１は電源投入時にトラン
ジスタ２３がオフの状態でＯ点がＬレベルになるように
負荷容量Ｃｐの値が決められている。
示されるように、一端部が接地されたコンデンサ２１
と、コンデンサ２１の他端部Ｏに接続されたラッチ回路
２２とを有しており、ラッチ回路２２の出力端ＰがＮチ
ャネルトランジスタ２３を介して接地されている。この
トランジスタ２３のゲートはインバータ回路２４を介し
てＲＳＴ端子に接続されている。また、ラッチ回路２２
の出力端Ｐ及びトランジスタ２３のゲートにＮＯＲゲー
ト２５が接続され、このＮＯＲゲート２５の出力端が内
部リセット信号生成回路８Ａの出力端となっている。な
お、トランジスタ２３によるＰ点の負荷容量Ｃｐがコン
デンサ２１の負荷容量Ｃｏの１０〜１００倍程度の値を
有するように、コンデンサ２１及びトランジスタ２３が
設計され、さらにコンデンサ２１は電源投入時にトラン
ジスタ２３がオフの状態でＯ点がＬレベルになるように
負荷容量Ｃｐの値が決められている。
【００２２】次に、ＩＣカード１Ａの動作開始時につい
て図３のタイミングチャートを参照して説明する。ＩＣ
カード１Ａが図示しないリーダライタにセットされる
と、まず時刻Ｔ１にＶDD端子及びＧＮＤ端子を介してリ
ーダライタ側からＶDD及びＧＮＤの供給を受ける。ＶDD
及びＧＮＤの供給に伴い、図２に示される内部リセット
信号生成回路８Ａのコンデンサ２１によって、ラッチ回
路２２の入力端ＯがＬレベルに下がり、出力端ＰがＨレ
ベルになってラッチ回路２２はデータをラッチする。Ｐ
点がＨレベルになるので、ＮＯＲゲート２５からＬレベ
ルの内部リセット信号ＲＳＴＺが出力される。この内部
リセット信号ＲＳＴＺは、バス７を介してＩＣカード１
Ａ内の各回路に供給され、これによりＩＣカード１Ａ内
の各回路はリセット状態となる。
て図３のタイミングチャートを参照して説明する。ＩＣ
カード１Ａが図示しないリーダライタにセットされる
と、まず時刻Ｔ１にＶDD端子及びＧＮＤ端子を介してリ
ーダライタ側からＶDD及びＧＮＤの供給を受ける。ＶDD
及びＧＮＤの供給に伴い、図２に示される内部リセット
信号生成回路８Ａのコンデンサ２１によって、ラッチ回
路２２の入力端ＯがＬレベルに下がり、出力端ＰがＨレ
ベルになってラッチ回路２２はデータをラッチする。Ｐ
点がＨレベルになるので、ＮＯＲゲート２５からＬレベ
ルの内部リセット信号ＲＳＴＺが出力される。この内部
リセット信号ＲＳＴＺは、バス７を介してＩＣカード１
Ａ内の各回路に供給され、これによりＩＣカード１Ａ内
の各回路はリセット状態となる。
【００２３】すなわち、電源端子であるＶDD端子及びＧ
ＮＤ端子を介してリーダライタ側から電源が供給される
と、ＩＣカード１Ａの内部がリセット状態に設定され
る。
ＮＤ端子を介してリーダライタ側から電源が供給される
と、ＩＣカード１Ａの内部がリセット状態に設定され
る。
【００２４】このようにしてＩＣカード１Ａ内部にリセ
ットがかけられた状態で時刻Ｔ２にリーダライタ側から
ＲＳＴ端子を介して内部リセット信号生成回路８ＡにＬ
レベルのリセット信号が入力されると、リセット信号は
インバータ回路２４でＨレベルに反転された後、トラン
ジスタ２３のゲートに入力し、このトランジスタ２３を
オン状態とする。このため、ラッチ回路２２の出力端Ｐ
はＬレベルに引き下げられ、これに伴いラッチ回路２２
の入力端ＯがＨレベルとなってラッチ回路２２はデータ
をラッチする。このとき、Ｐ点はＬレベルになるがイン
バータ回路２４の出力がＨレベルとなるので、ＮＯＲゲ
ート２５から出力される内部リセット信号ＲＳＴＺはＬ
レベルのまま変化せず、これによりＩＣカード１Ａ内の
リセット状態が保持される。また、この状態でＣＬＫ端
子を介してリーダライタ側からクロック信号の供給が開
始される。
ットがかけられた状態で時刻Ｔ２にリーダライタ側から
ＲＳＴ端子を介して内部リセット信号生成回路８ＡにＬ
レベルのリセット信号が入力されると、リセット信号は
インバータ回路２４でＨレベルに反転された後、トラン
ジスタ２３のゲートに入力し、このトランジスタ２３を
オン状態とする。このため、ラッチ回路２２の出力端Ｐ
はＬレベルに引き下げられ、これに伴いラッチ回路２２
の入力端ＯがＨレベルとなってラッチ回路２２はデータ
をラッチする。このとき、Ｐ点はＬレベルになるがイン
バータ回路２４の出力がＨレベルとなるので、ＮＯＲゲ
ート２５から出力される内部リセット信号ＲＳＴＺはＬ
レベルのまま変化せず、これによりＩＣカード１Ａ内の
リセット状態が保持される。また、この状態でＣＬＫ端
子を介してリーダライタ側からクロック信号の供給が開
始される。
【００２５】時刻Ｔ３にＲＳＴ端子に入力されるリセッ
ト信号がＨレベルになると、ＮＯＲゲート２５の二入力
が共にＬレベルとなるので、ＮＯＲゲート２５から出力
される内部リセット信号ＲＳＴＺがＨレベルとなり、こ
れによりＩＣカード１Ａ内の各回路のリセット状態が解
除される。
ト信号がＨレベルになると、ＮＯＲゲート２５の二入力
が共にＬレベルとなるので、ＮＯＲゲート２５から出力
される内部リセット信号ＲＳＴＺがＨレベルとなり、こ
れによりＩＣカード１Ａ内の各回路のリセット状態が解
除される。
【００２６】外部とのデータの授受及びデータ処理の動
作は、図１６に示した従来のＩＣカードと同様である。
すなわち、Ｉ／Ｏ端子を介して外部からシリアルデータ
が入力されると、このデータはＵＡＲＴ６でシリアル／
パラレル変換された後、バス７を介してＣＰＵ２に取り
込まれる。ＣＰＵ２は、マスクＲＯＭ３に予め格納され
ている処理プログラムに従ってデータ処理を行い、一時
的に記憶する必要があるデータはＲＡＭ４に格納され、
一方、長期間にわたって記憶しておく必要があるデータ
はＥＥＰＲＯＭ５に格納される。また、外部へ出力され
るデータは、ＵＡＲＴ６でパラレル／シリアル変換され
た後、Ｉ／Ｏ端子を介してシリアルで外部へ転送され
る。
作は、図１６に示した従来のＩＣカードと同様である。
すなわち、Ｉ／Ｏ端子を介して外部からシリアルデータ
が入力されると、このデータはＵＡＲＴ６でシリアル／
パラレル変換された後、バス７を介してＣＰＵ２に取り
込まれる。ＣＰＵ２は、マスクＲＯＭ３に予め格納され
ている処理プログラムに従ってデータ処理を行い、一時
的に記憶する必要があるデータはＲＡＭ４に格納され、
一方、長期間にわたって記憶しておく必要があるデータ
はＥＥＰＲＯＭ５に格納される。また、外部へ出力され
るデータは、ＵＡＲＴ６でパラレル／シリアル変換され
た後、Ｉ／Ｏ端子を介してシリアルで外部へ転送され
る。
【００２７】実施例２．実施例１における内部リセット
信号生成回路８Ａの代わりに図４に示されるような内部
リセット信号生成回路を用いることができる。この内部
リセット信号生成回路は、図２に示した実施例１の内部
リセット信号生成回路８Ａにおいて、一端部が接地され
たコンデンサ２６と、コンデンサ２６の他端部Ｑに接続
されたラッチ回路２７と、ラッチ回路２７の出力端Ｒに
接続されたＮチャネルトランジスタ２８とをさらに備
え、ラッチ回路２７の出力端ＲをＮＯＲゲート２５に接
続したものである。また、トランジスタ２３のゲートと
トランジスタ２８のゲートが互いに接続されている。
信号生成回路８Ａの代わりに図４に示されるような内部
リセット信号生成回路を用いることができる。この内部
リセット信号生成回路は、図２に示した実施例１の内部
リセット信号生成回路８Ａにおいて、一端部が接地され
たコンデンサ２６と、コンデンサ２６の他端部Ｑに接続
されたラッチ回路２７と、ラッチ回路２７の出力端Ｒに
接続されたＮチャネルトランジスタ２８とをさらに備
え、ラッチ回路２７の出力端ＲをＮＯＲゲート２５に接
続したものである。また、トランジスタ２３のゲートと
トランジスタ２８のゲートが互いに接続されている。
【００２８】トランジスタ２８はＲ点の負荷容量がトラ
ンジスタ２３によるＰ点の負荷容量と同等の値を有する
ように設計されるが、コンデンサ２６はコンデンサ２１
の負荷容量Ｃｏとは異なる負荷容量Ｃｑを有するように
設計されている。すなわち、この実施例２では、コンデ
ンサとラッチ回路とからなる直列回路が二段に形成され
ると共に互いのコンデンサの負荷容量値を異なったもの
としている。実施例１で述べたように、コンデンサ２１
の負荷容量Ｃｏの値は、トランジスタ２３によるＰ点の
負荷容量Ｃｐに対して制約を受け、また電源投入時にＯ
点がＬレベルになるように決めなければならない。従っ
て、コンデンサ２１の負荷容量Ｃｏは、回路設計上の困
難さを伴う。そこで、実施例２では、複数の負荷容量の
値を設けて、より確実に電源投入時にＩＣカード内部を
リセット状態にするようにしている。
ンジスタ２３によるＰ点の負荷容量と同等の値を有する
ように設計されるが、コンデンサ２６はコンデンサ２１
の負荷容量Ｃｏとは異なる負荷容量Ｃｑを有するように
設計されている。すなわち、この実施例２では、コンデ
ンサとラッチ回路とからなる直列回路が二段に形成され
ると共に互いのコンデンサの負荷容量値を異なったもの
としている。実施例１で述べたように、コンデンサ２１
の負荷容量Ｃｏの値は、トランジスタ２３によるＰ点の
負荷容量Ｃｐに対して制約を受け、また電源投入時にＯ
点がＬレベルになるように決めなければならない。従っ
て、コンデンサ２１の負荷容量Ｃｏは、回路設計上の困
難さを伴う。そこで、実施例２では、複数の負荷容量の
値を設けて、より確実に電源投入時にＩＣカード内部を
リセット状態にするようにしている。
【００２９】次に、動作について説明する。まず、図５
の時刻Ｔ１においてＩＣカードに電源が印加され、各回
路にＶDD及びＧＮＤの供給が開始される。それに伴い、
コンデンサ２１及び２６の負荷容量Ｃｏ及びＣｑによっ
て、ラッチ回路２２及び２７の入力端Ｏ及びＱがそれぞ
れＬレベルに下がるように作用するが、負荷容量値や電
源電圧値などの条件によっては、Ｏ点及びＱ点がＬレベ
ルに下がりきらない場合がでてくる。ここでは、コンデ
ンサ２１の負荷容量Ｃｏとコンデンサ２６の負荷容量Ｃ
ｑとの間にＣｏ＜Ｃｑの関係があり、Ｏ点がＬレベルに
ならず、Ｑ点のみがＬレベルになる場合について説明す
る。
の時刻Ｔ１においてＩＣカードに電源が印加され、各回
路にＶDD及びＧＮＤの供給が開始される。それに伴い、
コンデンサ２１及び２６の負荷容量Ｃｏ及びＣｑによっ
て、ラッチ回路２２及び２７の入力端Ｏ及びＱがそれぞ
れＬレベルに下がるように作用するが、負荷容量値や電
源電圧値などの条件によっては、Ｏ点及びＱ点がＬレベ
ルに下がりきらない場合がでてくる。ここでは、コンデ
ンサ２１の負荷容量Ｃｏとコンデンサ２６の負荷容量Ｃ
ｑとの間にＣｏ＜Ｃｑの関係があり、Ｏ点がＬレベルに
ならず、Ｑ点のみがＬレベルになる場合について説明す
る。
【００３０】電源投入後、ラッチ回路２２の入力端Ｏが
Ｌレベルに下がらないため、出力端Ｐは不確定の状態と
なる。しかしながら、ラッチ回路２７の入力端ＱがＬレ
ベルに下がるため、出力端ＲがＨレベルになってＮＯＲ
ゲート２５からＬレベルの内部リセット信号ＲＳＲＺが
出力され、これによりＩＣカード内部はリセット状態と
なる。次に、時刻Ｔ２にＬレベルのリセット信号がＲＳ
Ｔ端子に入力されると、トランジスタ２３及び２８が共
にオンし、Ｐ点及びＲ点がＬレベルになって、ラッチ回
路２２及び２７がＰ点及びＱ点のデータをそれぞれラッ
チする。その後、時刻Ｔ３にリセット信号がＨレベルに
なると、ＮＯＲゲート２５から出力される内部リセット
信号ＲＳＴＺがＨレベルになり、ＩＣカード内部のリセ
ット状態が解除される。
Ｌレベルに下がらないため、出力端Ｐは不確定の状態と
なる。しかしながら、ラッチ回路２７の入力端ＱがＬレ
ベルに下がるため、出力端ＲがＨレベルになってＮＯＲ
ゲート２５からＬレベルの内部リセット信号ＲＳＲＺが
出力され、これによりＩＣカード内部はリセット状態と
なる。次に、時刻Ｔ２にＬレベルのリセット信号がＲＳ
Ｔ端子に入力されると、トランジスタ２３及び２８が共
にオンし、Ｐ点及びＲ点がＬレベルになって、ラッチ回
路２２及び２７がＰ点及びＱ点のデータをそれぞれラッ
チする。その後、時刻Ｔ３にリセット信号がＨレベルに
なると、ＮＯＲゲート２５から出力される内部リセット
信号ＲＳＴＺがＨレベルになり、ＩＣカード内部のリセ
ット状態が解除される。
【００３１】このように、負荷容量の異なるコンデンサ
を複数段設けることにより、より確実に電源投入時にＩ
Ｃカード内部をリセット状態にすることができる。な
お、実施例２では、コンデンサとラッチ回路からなる直
列回路を二段設けたが、二段に限るものではなく、三段
以上設けてもよい。
を複数段設けることにより、より確実に電源投入時にＩ
Ｃカード内部をリセット状態にすることができる。な
お、実施例２では、コンデンサとラッチ回路からなる直
列回路を二段設けたが、二段に限るものではなく、三段
以上設けてもよい。
【００３２】実施例３．実施例３に係る非接触型ＩＣカ
ード１１Ａの構成を図６に示す。ＩＣカード１１Ａは、
データ処理回路となるＣＰＵ１２を有しており、ＣＰＵ
１２にバス１７を介してマスクＲＯＭ１３、メモリ回路
としてのＲＡＭ１４、発振回路１５Ａ及び入出力制御回
路１６が接続され、入出力制御回路１６に変復調回路１
８を介してアンテナ１９が接続されている。また、ＩＣ
カード１１Ａには、電源として電池２０が内蔵されてい
る。なお、ＣＰＵ１２、マスクＲＯＭ１３、ＲＡＭ１
４、発振回路１５Ａ入出力制御回路１６、バス１７及び
変復調回路１８はマイクロコンピュータを構成する一つ
のＩＣ素子として形成されている。
ード１１Ａの構成を図６に示す。ＩＣカード１１Ａは、
データ処理回路となるＣＰＵ１２を有しており、ＣＰＵ
１２にバス１７を介してマスクＲＯＭ１３、メモリ回路
としてのＲＡＭ１４、発振回路１５Ａ及び入出力制御回
路１６が接続され、入出力制御回路１６に変復調回路１
８を介してアンテナ１９が接続されている。また、ＩＣ
カード１１Ａには、電源として電池２０が内蔵されてい
る。なお、ＣＰＵ１２、マスクＲＯＭ１３、ＲＡＭ１
４、発振回路１５Ａ入出力制御回路１６、バス１７及び
変復調回路１８はマイクロコンピュータを構成する一つ
のＩＣ素子として形成されている。
【００３３】発振回路１５Ａは、図７に示されるよう
に、一端部が接地されたコンデンサ２１と、コンデンサ
２１の他端部Ｏに接続されたラッチ回路２２とを有して
おり、ラッチ回路２２の出力端ＰがＮチャネルトランジ
スタ２３を介して接地されている。このトランジスタ２
３のゲートはインバータ回路２４を介してバス１７に接
続されている。また、ラッチ回路２２の出力端Ｐ及びト
ランジスタ２３のゲートにＮＯＲゲート２５が接続さ
れ、このＮＯＲゲート２５の出力端にＮＡＮＤゲート２
９を介して分周回路３０が接続されている。ＮＡＮＤゲ
ートの入力端と出力端との間には図示しない発振子が接
続されている。なお、実施例１と同様に、トランジスタ
２３によるＰ点の負荷容量Ｃｐがコンデンサ２１の負荷
容量Ｃｏの１０〜１００倍程度の値を有するように、コ
ンデンサ２１及びトランジスタ２３が設計され、さらに
コンデンサ２１は電源供給時にトランジスタ２３がオフ
の状態でＯ点がＬレベルになるように負荷容量Ｃｐの値
が決められている。
に、一端部が接地されたコンデンサ２１と、コンデンサ
２１の他端部Ｏに接続されたラッチ回路２２とを有して
おり、ラッチ回路２２の出力端ＰがＮチャネルトランジ
スタ２３を介して接地されている。このトランジスタ２
３のゲートはインバータ回路２４を介してバス１７に接
続されている。また、ラッチ回路２２の出力端Ｐ及びト
ランジスタ２３のゲートにＮＯＲゲート２５が接続さ
れ、このＮＯＲゲート２５の出力端にＮＡＮＤゲート２
９を介して分周回路３０が接続されている。ＮＡＮＤゲ
ートの入力端と出力端との間には図示しない発振子が接
続されている。なお、実施例１と同様に、トランジスタ
２３によるＰ点の負荷容量Ｃｐがコンデンサ２１の負荷
容量Ｃｏの１０〜１００倍程度の値を有するように、コ
ンデンサ２１及びトランジスタ２３が設計され、さらに
コンデンサ２１は電源供給時にトランジスタ２３がオフ
の状態でＯ点がＬレベルになるように負荷容量Ｃｐの値
が決められている。
【００３４】この非接触型ＩＣカード１１Ａでは、図８
の時刻Ｔ１に電池２０が搭載されて発振回路１５Ａに電
源が供給されると、コンデンサ２１の負荷容量Ｃｐによ
ってラッチ回路２２の出力端ＰがＨレベルになり、ＮＯ
Ｒゲート２５からＬレベルの信号がＮＡＮＤゲート２９
に出力されるため、ＮＡＮＤゲート２９の出力端ＳがＨ
レベルに固定される。すなわち、図示しない発振子によ
るクロック信号の発振が停止され、これにより電池２０
の消耗が抑制される。
の時刻Ｔ１に電池２０が搭載されて発振回路１５Ａに電
源が供給されると、コンデンサ２１の負荷容量Ｃｐによ
ってラッチ回路２２の出力端ＰがＨレベルになり、ＮＯ
Ｒゲート２５からＬレベルの信号がＮＡＮＤゲート２９
に出力されるため、ＮＡＮＤゲート２９の出力端ＳがＨ
レベルに固定される。すなわち、図示しない発振子によ
るクロック信号の発振が停止され、これにより電池２０
の消耗が抑制される。
【００３５】次に、時刻Ｔ２にＩＣカード１１Ａに外部
機器からアンテナ１９を介してＬレベルのトリガ信号が
受信されると、トリガ信号は変復調回路１８、入出力制
御回路１６及びバス１７を介して発振回路１５Ａに入力
され、トランジスタ２３がオンしてＰ点がＬレベルに下
がる。このとき、インバータ回路２４を介してＨレベル
に反転されたトリガ信号がＮＯＲゲート２５に入力され
るため、ＮＡＮＤゲート２９の出力端Ｓは依然としてＨ
レベルに固定され、クロック信号の発振は停止されたま
まとなる。
機器からアンテナ１９を介してＬレベルのトリガ信号が
受信されると、トリガ信号は変復調回路１８、入出力制
御回路１６及びバス１７を介して発振回路１５Ａに入力
され、トランジスタ２３がオンしてＰ点がＬレベルに下
がる。このとき、インバータ回路２４を介してＨレベル
に反転されたトリガ信号がＮＯＲゲート２５に入力され
るため、ＮＡＮＤゲート２９の出力端Ｓは依然としてＨ
レベルに固定され、クロック信号の発振は停止されたま
まとなる。
【００３６】時刻Ｔ３にトリガ信号がＨレベルになる
と、ＮＯＲゲート２５からＨレベルの信号がＮＡＮＤゲ
ート２９に入力されるため、ＮＡＮＤゲート２９の出力
端Ｓのレベルの固定が解除され、発振子によるクロック
信号の発振が開始される。Ｓ点に現れたクロック信号
は、分周回路３０で分周され、内部クロック信号ＣＬＫ
としてＩＣカード１１Ａ内部の各回路に供給される。こ
の他のＩＣカード１１Ａの基本動作は、図１８に示した
従来のＩＣカード１１の動作と同様である。
と、ＮＯＲゲート２５からＨレベルの信号がＮＡＮＤゲ
ート２９に入力されるため、ＮＡＮＤゲート２９の出力
端Ｓのレベルの固定が解除され、発振子によるクロック
信号の発振が開始される。Ｓ点に現れたクロック信号
は、分周回路３０で分周され、内部クロック信号ＣＬＫ
としてＩＣカード１１Ａ内部の各回路に供給される。こ
の他のＩＣカード１１Ａの基本動作は、図１８に示した
従来のＩＣカード１１の動作と同様である。
【００３７】この実施例３によれば、非接触型ＩＣカー
ド１１Ａの製造工程中において、カード内部に電池２０
を搭載した後もクロック信号の発振を停止して電池の消
耗を抑制することができる。そして、実使用を開始する
際に外部機器からトリガ信号を一度入力することにより
クロック信号の発振が開始され、従来のカードと同一の
機能を実現することができる。
ド１１Ａの製造工程中において、カード内部に電池２０
を搭載した後もクロック信号の発振を停止して電池の消
耗を抑制することができる。そして、実使用を開始する
際に外部機器からトリガ信号を一度入力することにより
クロック信号の発振が開始され、従来のカードと同一の
機能を実現することができる。
【００３８】実施例４．非接触型ＩＣカードにおいて
も、実施例２の接触型ＩＣカードと同様に、コンデンサ
とラッチ回路からなる直列回路を複数段設けることがで
きる。実施例４は、図９に示されるように、実施例３の
非接触型ＩＣカードに、コンデンサ２６、ラッチ回路２
７及びトランジスタ２８をさらに設けて、コンデンサと
ラッチ回路からなる直列回路を二段形成したものであ
る。
も、実施例２の接触型ＩＣカードと同様に、コンデンサ
とラッチ回路からなる直列回路を複数段設けることがで
きる。実施例４は、図９に示されるように、実施例３の
非接触型ＩＣカードに、コンデンサ２６、ラッチ回路２
７及びトランジスタ２８をさらに設けて、コンデンサと
ラッチ回路からなる直列回路を二段形成したものであ
る。
【００３９】図１０の時刻Ｔ１においてＩＣカードに電
池２０が搭載されると、コンデンサ２１及び２６の負荷
容量Ｃｏ及びＣｑによって、ラッチ回路２２及び２７の
入力端Ｏ及びＱがそれぞれＬレベルに下がるように作用
するが、負荷容量値や電源電圧値などの条件によって
は、Ｏ点及びＱ点がＬレベルに下がりきらない場合がで
てくる。ここでは、コンデンサ２１の負荷容量Ｃｏとコ
ンデンサ２６の負荷容量Ｃｑとの間にＣｏ＜Ｃｑの関係
があり、Ｏ点がＬレベルにならず、Ｑ点のみがＬレベル
になる場合について説明する。
池２０が搭載されると、コンデンサ２１及び２６の負荷
容量Ｃｏ及びＣｑによって、ラッチ回路２２及び２７の
入力端Ｏ及びＱがそれぞれＬレベルに下がるように作用
するが、負荷容量値や電源電圧値などの条件によって
は、Ｏ点及びＱ点がＬレベルに下がりきらない場合がで
てくる。ここでは、コンデンサ２１の負荷容量Ｃｏとコ
ンデンサ２６の負荷容量Ｃｑとの間にＣｏ＜Ｃｑの関係
があり、Ｏ点がＬレベルにならず、Ｑ点のみがＬレベル
になる場合について説明する。
【００４０】電池２０の搭載後、一方のラッチ回路２２
の入力端ＯがＬレベルに下がりきらないため、出力端Ｐ
が不定の状態になっても、他方のラッチ回路２７の出力
端ＲがＨレベルになってＮＯＲゲート２５からＬレベル
の信号がＮＡＮＤゲート２９に出力され、ＮＡＮＤゲー
ト２９の出力端ＳがＨレベルに固定される。次に、時刻
Ｔ２に外部機器からＬレベルのトリガ信号が入力される
と、トランジスタ２３及び２８が共にオンしてＰ点及び
Ｒ点をＬレベルにし、さらに時刻Ｔ３にトリガ信号がＨ
レベルになると、ＮＡＮＤゲート２９の出力端Ｓのレベ
ルの固定が解除される。すなわち、図示しない発振子に
よるクロック信号の発振が開始される。クロック信号は
分周回路３０で分周された後、内部クロック信号ＣＬＫ
としてＩＣカード内部の各回路へ供給される。
の入力端ＯがＬレベルに下がりきらないため、出力端Ｐ
が不定の状態になっても、他方のラッチ回路２７の出力
端ＲがＨレベルになってＮＯＲゲート２５からＬレベル
の信号がＮＡＮＤゲート２９に出力され、ＮＡＮＤゲー
ト２９の出力端ＳがＨレベルに固定される。次に、時刻
Ｔ２に外部機器からＬレベルのトリガ信号が入力される
と、トランジスタ２３及び２８が共にオンしてＰ点及び
Ｒ点をＬレベルにし、さらに時刻Ｔ３にトリガ信号がＨ
レベルになると、ＮＡＮＤゲート２９の出力端Ｓのレベ
ルの固定が解除される。すなわち、図示しない発振子に
よるクロック信号の発振が開始される。クロック信号は
分周回路３０で分周された後、内部クロック信号ＣＬＫ
としてＩＣカード内部の各回路へ供給される。
【００４１】実施例５．実施例１では、コンデンサ２１
を用いて電源投入時にラッチ回路２２の出力端ＰをＨレ
ベルとしたが、コンデンサも代わりにプルアップ抵抗を
用いることもできる。図１１に、実施例５に係る接触型
ＩＣカードに用いられた内部リセット信号生成回路の論
理回路図を示す。この内部リセット信号生成回路は、図
２に示した実施例１の内部リセット信号生成回路８Ａに
おいて、コンデンサ２１の代わりに一端部が電源ライン
に接続されたプルアップ抵抗３４と、プルアップ抵抗３
４の他端部に接続されたインバータ回路３６をラッチ回
路２２の入力端に接続したものである。また、プルアッ
プ抵抗３４の他端部は保護コンデンサ３５を介して接地
されている。
を用いて電源投入時にラッチ回路２２の出力端ＰをＨレ
ベルとしたが、コンデンサも代わりにプルアップ抵抗を
用いることもできる。図１１に、実施例５に係る接触型
ＩＣカードに用いられた内部リセット信号生成回路の論
理回路図を示す。この内部リセット信号生成回路は、図
２に示した実施例１の内部リセット信号生成回路８Ａに
おいて、コンデンサ２１の代わりに一端部が電源ライン
に接続されたプルアップ抵抗３４と、プルアップ抵抗３
４の他端部に接続されたインバータ回路３６をラッチ回
路２２の入力端に接続したものである。また、プルアッ
プ抵抗３４の他端部は保護コンデンサ３５を介して接地
されている。
【００４２】実施例５の動作について図１２のタイミン
グチャートを参照して説明する。まず、時刻Ｔ１にＶDD
端子及びＧＮＤ端子を介して電源が投入されると、プル
アップ抵抗３４及びプルダウンされた保護コンデンサ３
５によってこれら抵抗３４及びコンデンサ３５の接続点
Ｔは次第にＨレベルに上がってくる。それに伴い、ラッ
チ回路２２の出力端ＵはＨレベルに上がり、ＮＯＲゲー
ト２５からＬレベルの内部リセット信号ＲＳＴＺが出力
されてＩＣカード内の各回路がリセット状態になる。次
に、時刻Ｔ２にＲＳＴ端子を介してＬレベルのリセット
信号が入力されると、トランジスタ２３がオンし、Ｕ点
をＬレベルにする。さらに、時刻Ｔ３にリセット信号が
Ｈレベルになると、内部リセット信号ＲＳＲＺがＨレベ
ルになり、ＩＣカード内部のリセット状態が解除され
る。
グチャートを参照して説明する。まず、時刻Ｔ１にＶDD
端子及びＧＮＤ端子を介して電源が投入されると、プル
アップ抵抗３４及びプルダウンされた保護コンデンサ３
５によってこれら抵抗３４及びコンデンサ３５の接続点
Ｔは次第にＨレベルに上がってくる。それに伴い、ラッ
チ回路２２の出力端ＵはＨレベルに上がり、ＮＯＲゲー
ト２５からＬレベルの内部リセット信号ＲＳＴＺが出力
されてＩＣカード内の各回路がリセット状態になる。次
に、時刻Ｔ２にＲＳＴ端子を介してＬレベルのリセット
信号が入力されると、トランジスタ２３がオンし、Ｕ点
をＬレベルにする。さらに、時刻Ｔ３にリセット信号が
Ｈレベルになると、内部リセット信号ＲＳＲＺがＨレベ
ルになり、ＩＣカード内部のリセット状態が解除され
る。
【００４３】実施例６．図１３に実施例６に係る非接触
型ＩＣカードに用いられる発振回路の論理回路図を示
す。この発振回路は、図７に示した実施例３の発振回路
において、コンデンサ２１の代わりに一端部が電源ライ
ンに接続されたプルアップ抵抗３４と、プルアップ抵抗
３４の他端部に接続されたインバータ回路３６をラッチ
回路２２の入力端に接続したものである。また、プルア
ップ抵抗３４の他端部は保護コンデンサ３５を介して接
地されている。
型ＩＣカードに用いられる発振回路の論理回路図を示
す。この発振回路は、図７に示した実施例３の発振回路
において、コンデンサ２１の代わりに一端部が電源ライ
ンに接続されたプルアップ抵抗３４と、プルアップ抵抗
３４の他端部に接続されたインバータ回路３６をラッチ
回路２２の入力端に接続したものである。また、プルア
ップ抵抗３４の他端部は保護コンデンサ３５を介して接
地されている。
【００４４】図１４のタイミングチャートにおいて、時
刻Ｔ１に電池を搭載してＩＣカード内の発振回路に電源
が供給されると、プルアップ抵抗３４及びプルダウンさ
れた保護コンデンサ３５によってこれらの接続点ＴがＨ
レベルに上がっていく。それに伴い、ラッチ回路２２の
出力端ＵがＨレベルになり、ＮＯＲゲート２５からＬレ
ベルの信号が出力されてＮＡＮＤゲート２９の出力端Ｓ
がＨレベルに固定される。この状態は外部機器からトリ
ガ信号が受信されるまで保持される。次に、時刻Ｔ２に
外部機器からＬレベルのトリガ信号が入力されると、ト
ランジスタ２３がオンしてＵ点がＬレベルに下がる。さ
らに、時刻Ｔ３にトリガ信号がＨレベルになると、ＮＡ
ＮＤゲート２９の出力端Ｓのレベルの固定が解除され、
図示しない発振子によるクロック信号の発振が開始され
る。Ｓ点に現れたクロック信号は、分周回路３０で分周
された後、内部クロック信号ＣＬＫとしてＩＣカード内
の各回路へ供給される。
刻Ｔ１に電池を搭載してＩＣカード内の発振回路に電源
が供給されると、プルアップ抵抗３４及びプルダウンさ
れた保護コンデンサ３５によってこれらの接続点ＴがＨ
レベルに上がっていく。それに伴い、ラッチ回路２２の
出力端ＵがＨレベルになり、ＮＯＲゲート２５からＬレ
ベルの信号が出力されてＮＡＮＤゲート２９の出力端Ｓ
がＨレベルに固定される。この状態は外部機器からトリ
ガ信号が受信されるまで保持される。次に、時刻Ｔ２に
外部機器からＬレベルのトリガ信号が入力されると、ト
ランジスタ２３がオンしてＵ点がＬレベルに下がる。さ
らに、時刻Ｔ３にトリガ信号がＨレベルになると、ＮＡ
ＮＤゲート２９の出力端Ｓのレベルの固定が解除され、
図示しない発振子によるクロック信号の発振が開始され
る。Ｓ点に現れたクロック信号は、分周回路３０で分周
された後、内部クロック信号ＣＬＫとしてＩＣカード内
の各回路へ供給される。
【００４５】実施例７．実施例３で述べたように、ＣＰ
Ｕ１２、マスクＲＯＭ１３、ＲＡＭ１４、発振回路１５
Ａ、入出力制御回路１６、バス１７及び変復調回路１８
はマイクロコンピュータを構成する一つのＩＣ素子とし
て形成されるが、図１５に示されるように、プルアップ
抵抗３４及び保護コンデンサ３５をマイクロコンピュー
タを構成する素子３７とは別個の素子３８として形成す
ることもできる。すなわち、この実施例７では、プルア
ップ抵抗３４及び保護コンデンサ３５からなる素子３８
がＩＣカード内においてマイクロコンピュータ素子３７
に外付けされる。
Ｕ１２、マスクＲＯＭ１３、ＲＡＭ１４、発振回路１５
Ａ、入出力制御回路１６、バス１７及び変復調回路１８
はマイクロコンピュータを構成する一つのＩＣ素子とし
て形成されるが、図１５に示されるように、プルアップ
抵抗３４及び保護コンデンサ３５をマイクロコンピュー
タを構成する素子３７とは別個の素子３８として形成す
ることもできる。すなわち、この実施例７では、プルア
ップ抵抗３４及び保護コンデンサ３５からなる素子３８
がＩＣカード内においてマイクロコンピュータ素子３７
に外付けされる。
【００４６】実施例６では、内部クロック信号の発振を
停止させるプルアップ抵抗３４及びプルタウンされた保
護コンデンサ３５を発振回路内に設けたが、これらプル
アップ抵抗３４及びコンデンサ３５を発振回路と共にマ
イクロコンピュータ素子内部に搭載すると抵抗値及び負
荷容量値が固定されてしまい、マイクロコンピュータの
動作電源電圧の変更や特性のバラツキに対して対応でき
ない場合がある。そこで、この実施例７のようにプルア
ップ抵抗３４及び保護コンデンサ３５をマイクロコンピ
ュータ素子３７の外部に独立して素子３８として搭載す
ることにより、マイクロコンピュータの特性に合わせて
カード設計段階で動作上、最も効果的な値の抵抗及びコ
ンデンサを搭載することができ、フレキシブルに対応で
きるようになる。その結果、より確実にマイクロコンピ
ュータ内部のクロック信号の発振を停止することができ
る。なお、回路の動作については実施例６の場合と同様
である。
停止させるプルアップ抵抗３４及びプルタウンされた保
護コンデンサ３５を発振回路内に設けたが、これらプル
アップ抵抗３４及びコンデンサ３５を発振回路と共にマ
イクロコンピュータ素子内部に搭載すると抵抗値及び負
荷容量値が固定されてしまい、マイクロコンピュータの
動作電源電圧の変更や特性のバラツキに対して対応でき
ない場合がある。そこで、この実施例７のようにプルア
ップ抵抗３４及び保護コンデンサ３５をマイクロコンピ
ュータ素子３７の外部に独立して素子３８として搭載す
ることにより、マイクロコンピュータの特性に合わせて
カード設計段階で動作上、最も効果的な値の抵抗及びコ
ンデンサを搭載することができ、フレキシブルに対応で
きるようになる。その結果、より確実にマイクロコンピ
ュータ内部のクロック信号の発振を停止することができ
る。なお、回路の動作については実施例６の場合と同様
である。
【００４７】
【発明の効果】請求項１に記載の接触型携帯機器は、外
部機器に接続される電源端子、リセット端子及び入出力
端子と、前記入出力端子を介して外部とのデータの入出
力を行うための入出力回路と、前記入出力回路に接続さ
れ且つデータ処理を行うためのデータ処理回路と、前記
データ処理回路に接続され且つデータを記憶するための
メモリ回路と、一端部が接地されたコンデンサとこのコ
ンデンサの他端部に接続されたラッチ回路とを含み且つ
前記電源端子を介して外部機器から電源が投入されると
ラッチ回路の出力を用いて内部リセット信号を発生する
ことにより前記の各回路をリセット状態にすると共に前
記リセット端子を介して外部機器からリセット解除信号
が入力されると内部リセット信号の発生を停止して前記
の各回路のリセット状態を解除する内部リセット信号生
成回路とを備えているので、外部からのリセット信号の
入力シーケンスが確実に行われ、信頼性の向上が図られ
る。
部機器に接続される電源端子、リセット端子及び入出力
端子と、前記入出力端子を介して外部とのデータの入出
力を行うための入出力回路と、前記入出力回路に接続さ
れ且つデータ処理を行うためのデータ処理回路と、前記
データ処理回路に接続され且つデータを記憶するための
メモリ回路と、一端部が接地されたコンデンサとこのコ
ンデンサの他端部に接続されたラッチ回路とを含み且つ
前記電源端子を介して外部機器から電源が投入されると
ラッチ回路の出力を用いて内部リセット信号を発生する
ことにより前記の各回路をリセット状態にすると共に前
記リセット端子を介して外部機器からリセット解除信号
が入力されると内部リセット信号の発生を停止して前記
の各回路のリセット状態を解除する内部リセット信号生
成回路とを備えているので、外部からのリセット信号の
入力シーケンスが確実に行われ、信頼性の向上が図られ
る。
【００４８】請求項２に記載の接触型携帯機器は、内部
リセット信号生成回路が、一端部が電源端子に接続され
たプルアップ抵抗とこのプルアップ抵抗の他端部に接続
されたラッチ回路とを含み、電源端子を介して外部機器
から電源が投入されるとラッチ回路の出力を用いて内部
リセット信号を発生することにより各回路をリセット状
態にすると共にリセット端子を介して外部機器からリセ
ット解除信号が入力されると内部リセット信号の発生を
停止して各回路のリセット状態を解除するので、電源投
入により確実にリセット状態にでき、信頼性が向上す
る。
リセット信号生成回路が、一端部が電源端子に接続され
たプルアップ抵抗とこのプルアップ抵抗の他端部に接続
されたラッチ回路とを含み、電源端子を介して外部機器
から電源が投入されるとラッチ回路の出力を用いて内部
リセット信号を発生することにより各回路をリセット状
態にすると共にリセット端子を介して外部機器からリセ
ット解除信号が入力されると内部リセット信号の発生を
停止して各回路のリセット状態を解除するので、電源投
入により確実にリセット状態にでき、信頼性が向上す
る。
【００４９】請求項３に記載の非接触型携帯機器は、外
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電池からの電源供給によるラッチ回
路の出力を用いてクロック信号の発振を停止すると共に
前記送受信回路を介して外部機器からトリガ信号が受信
されるとクロック信号の発振を開始して前記データ処理
回路に供給する発振回路とを備えているので、電池の消
耗を抑制することができる。
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が接地されたコン
デンサとこのコンデンサの他端部に接続されたラッチ回
路とを含み且つ前記電池からの電源供給によるラッチ回
路の出力を用いてクロック信号の発振を停止すると共に
前記送受信回路を介して外部機器からトリガ信号が受信
されるとクロック信号の発振を開始して前記データ処理
回路に供給する発振回路とを備えているので、電池の消
耗を抑制することができる。
【００５０】請求項４に記載の非接触型携帯機器は、発
振回路が、一端部が電池に接続されたプルアップ抵抗と
このプルアップ抵抗の他端部に接続されたラッチ回路と
を含み、電池からの電源供給によるラッチ回路の出力を
用いてクロック信号の発振を停止すると共に送受信回路
を介して外部機器からトリガ信号が受信されるとクロッ
ク信号の発振を開始してデータ処理回路に供給するの
で、電池の搭載時に確実にクロック信号の発振を停止す
ることができ、電池の消耗が抑制される。
振回路が、一端部が電池に接続されたプルアップ抵抗と
このプルアップ抵抗の他端部に接続されたラッチ回路と
を含み、電池からの電源供給によるラッチ回路の出力を
用いてクロック信号の発振を停止すると共に送受信回路
を介して外部機器からトリガ信号が受信されるとクロッ
ク信号の発振を開始してデータ処理回路に供給するの
で、電池の搭載時に確実にクロック信号の発振を停止す
ることができ、電池の消耗が抑制される。
【００５１】請求項５に記載の非接触型携帯機器は、外
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が前記電池に接続
されたプルアップ抵抗と、前記プルアップ抵抗の他端部
に接続されるラッチ回路を含み且つ前記電池からの電源
供給によるラッチ回路の出力を用いてクロック信号の発
振を停止すると共に前記送受信回路を介して外部機器か
らトリガ信号が受信されるとクロック信号の発振を開始
して前記データ処理回路に供給する発振回路とを備え、
前記送受信回路、データ処理回路、メモリ回路及び発振
回路は一つの素子に形成され且つ前記プルアップ抵抗は
前記素子に付加される他の素子として形成されているの
で、携帯機器の動作上、最も効果的な値のプルアップ抵
抗を搭載することができ、電池の消耗を確実に抑制する
ことができる。
部機器と非接触でデータの送受信を行うための送受信回
路と、前記送受信回路に接続され且つデータ処理を行う
ためのデータ処理回路と、前記データ処理回路に接続さ
れ且つデータを記憶するためのメモリ回路と、各回路に
電源を供給するための電池と、一端部が前記電池に接続
されたプルアップ抵抗と、前記プルアップ抵抗の他端部
に接続されるラッチ回路を含み且つ前記電池からの電源
供給によるラッチ回路の出力を用いてクロック信号の発
振を停止すると共に前記送受信回路を介して外部機器か
らトリガ信号が受信されるとクロック信号の発振を開始
して前記データ処理回路に供給する発振回路とを備え、
前記送受信回路、データ処理回路、メモリ回路及び発振
回路は一つの素子に形成され且つ前記プルアップ抵抗は
前記素子に付加される他の素子として形成されているの
で、携帯機器の動作上、最も効果的な値のプルアップ抵
抗を搭載することができ、電池の消耗を確実に抑制する
ことができる。
【図１】この発明の実施例１に係る接触型ＩＣカードを
示すブロック図である。
示すブロック図である。
【図２】実施例１に用いられた内部リセット信号生成回
路を示す論理回路図である。
路を示す論理回路図である。
【図３】図２の内部リセット信号生成回路の動作を示す
タイミングチヤートである。
タイミングチヤートである。
【図４】実施例２に係る接触型ＩＣカードに用いられた
内部リセット信号生成回路を示す論理回路図である。
内部リセット信号生成回路を示す論理回路図である。
【図５】図４の内部リセット信号生成回路の動作を示す
タイミングチヤートである。
タイミングチヤートである。
【図６】実施例３に係る非接触型ＩＣカードを示すブロ
ック図である。
ック図である。
【図７】実施例３に用いられた発振回路を示す論理回路
図である。
図である。
【図８】図７の発振回路の動作を示すタイミングチヤー
トである。
トである。
【図９】実施例４に係る非接触型ＩＣカードに用いられ
た発振回路を示す論理回路図である。
た発振回路を示す論理回路図である。
【図１０】図９の発振回路の動作を示すタイミングチヤ
ートである。
ートである。
【図１１】実施例５に係る接触型ＩＣカードに用いられ
た内部リセット信号生成回路を示す論理回路図である。
た内部リセット信号生成回路を示す論理回路図である。
【図１２】図１１の内部リセット信号生成回路の動作を
示すタイミングチヤートである。
示すタイミングチヤートである。
【図１３】実施例６に係る非接触型ＩＣカードに用いら
れた発振回路を示す論理回路図である。
れた発振回路を示す論理回路図である。
【図１４】図１３の発振回路の動作を示すタイミングチ
ヤートである。
ヤートである。
【図１５】実施例７に係る非接触型ＩＣカードの要部を
示す論理回路図である。
示す論理回路図である。
【図１６】従来の接触型ＩＣカードを示すブロック図で
ある。
ある。
【図１７】図１６のＩＣカードに用いられた内部リセッ
ト信号生成回路を示す論理回路図である。
ト信号生成回路を示す論理回路図である。
【図１８】従来の非接触型ＩＣカードを示すブロック図
である。
である。
１Ａ 接触型ＩＣカード ２、１２ ＣＰＵ ４、１４ ＲＡＭ ５ ＥＥＰＲＯＭ ６ ＵＡＲＴ ８Ａ 内部リセット信号生成回路 １１Ａ 非接触型ＩＣカード １５Ａ 発振回路 １６ 入出力制御回路 ２０ 電池 ２１、２６、３５ コンデンサ ２２、２７ ラッチ回路 ２３、２８ トランジスタ ２４、３６ インバータ回路 ２５ ＮＯＲゲート ２９ ＮＡＮＤゲート ３４ プルアップ抵抗
Claims (5)
- 【請求項１】 外部機器に接続される電源端子、リセッ
ト端子及び入出力端子と、 前記入出力端子を介して外部とのデータの入出力を行う
ための入出力回路と、 前記入出力回路に接続され且つデータ処理を行うための
データ処理回路と、 前記データ処理回路に接続され且つデータを記憶するた
めのメモリ回路と、 一端部が接地されたコンデンサとこのコンデンサの他端
部に接続されたラッチ回路とを含み且つ前記電源端子を
介して外部機器から電源が投入されるとラッチ回路の出
力を用いて内部リセット信号を発生することにより前記
の各回路をリセット状態にすると共に前記リセット端子
を介して外部機器からリセット解除信号が入力されると
内部リセット信号の発生を停止して前記の各回路のリセ
ット状態を解除する内部リセット信号生成回路とを備え
たことを特徴とする接触型携帯機器。 - 【請求項２】 外部機器に接続される電源端子、リセッ
ト端子及び入出力端子と、 前記入出力端子を介して外部とのデータの入出力を行う
ための入出力回路と、 前記入出力回路に接続され且つデータ処理を行うデータ
処理回路と、 前記データ処理回路に接続され且つデータを記憶するた
めのメモリ回路と、 一端部が前記電源端子に接続されたプルアップ抵抗とこ
のプルアップ抵抗の他端部に接続されたラッチ回路とを
含み且つ前記電源端子を介して外部機器から電源が投入
されるとラッチ回路の出力を用いて内部リセット信号を
発生することにより前記の各回路をリセット状態にする
と共に前記リセット端子を介して外部機器からリセット
解除信号が入力されると内部リセット信号の発生を停止
して前記の各回路のリセット状態を解除する内部リセッ
ト信号生成回路とを備えたことを特徴とする接触型携帯
機器。 - 【請求項３】 外部機器と非接触でデータの送受信を行
うための送受信回路と、 前記送受信回路に接続され且つデータ処理を行うための
データ処理回路と、 前記データ処理回路に接続され且つデータを記憶するた
めのメモリ回路と、 各回路に電源を供給するための電池と、 一端部が接地されたコンデンサとこのコンデンサの他端
部に接続されたラッチ回路とを含み且つ前記電池からの
電源供給によるラッチ回路の出力を用いてクロック信号
の発振を停止すると共に前記送受信回路を介して外部機
器からトリガ信号が受信されるとクロック信号の発振を
開始して前記データ処理回路に供給する発振回路とを備
えたことを特徴とする非接触型携帯機器。 - 【請求項４】 外部機器と非接触でデータの送受信を行
うための送受信回路と、 前記送受信回路に接続され且つデータ処理を行うための
データ処理回路と、 前記データ処理回路に接続され且つデータを記憶するた
めのメモリ回路と、 各回路に電源を供給するための電池と、 一端部が前記電池に接続されたプルアップ抵抗とこのプ
ルアップ抵抗の他端部に接続されたラッチ回路とを含み
且つ前記電池からの電源供給によるラッチ回路の出力を
用いてクロック信号の発振を停止すると共に前記送受信
回路を介して外部機器からトリガ信号が受信されるとク
ロック信号の発振を開始して前記データ処理回路に供給
する発振回路とを備えたことを特徴とする非接触型携帯
機器。 - 【請求項５】 外部機器と非接触でデータの送受信を行
うための送受信回路と、 前記送受信回路に接続され且つデータ処理を行うための
データ処理回路と、 前記データ処理回路に接続され且つデータを記憶するた
めのメモリ回路と、 各回路に電源を供給するための電池と、 一端部が前記電池に接続されたプルアップ抵抗と、 前記プルアップ抵抗の他端部に接続されるラッチ回路を
含み且つ前記電池からの電源供給によるラッチ回路の出
力を用いてクロック信号の発振を停止すると共に前記送
受信回路を介して外部機器からトリガ信号が受信される
とクロック信号の発振を開始して前記データ処理回路に
供給する発振回路とを備え、前記送受信回路、データ処
理回路、メモリ回路及び発振回路は一つの素子に形成さ
れ且つ前記プルアップ抵抗は前記素子に付加される他の
素子として形成されたことを特徴とする非接触型携帯機
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165689A JPH0721336A (ja) | 1993-07-05 | 1993-07-05 | 接触型携帯機器及び非接触型携帯機器 |
| US08/267,374 US5569903A (en) | 1993-07-05 | 1994-06-29 | Non-contact IC card |
| EP98109197A EP0866414A3 (en) | 1993-07-05 | 1994-07-04 | Non-contact type portable device |
| EP94110363A EP0633544A3 (en) | 1993-07-05 | 1994-07-04 | Portable device with contacts. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165689A JPH0721336A (ja) | 1993-07-05 | 1993-07-05 | 接触型携帯機器及び非接触型携帯機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721336A true JPH0721336A (ja) | 1995-01-24 |
Family
ID=15817176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165689A Pending JPH0721336A (ja) | 1993-07-05 | 1993-07-05 | 接触型携帯機器及び非接触型携帯機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5569903A (ja) |
| EP (2) | EP0633544A3 (ja) |
| JP (1) | JPH0721336A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2866016B2 (ja) * | 1994-12-22 | 1999-03-08 | 三菱電機株式会社 | Ｉｃカードのリード・ライト装置の変調器、その復調器 |
| JP3486057B2 (ja) | 1996-06-21 | 2004-01-13 | 株式会社東芝 | 半導体集積回路及び接触式ｉｃカード |
| US6151677A (en) * | 1998-10-06 | 2000-11-21 | L-3 Communications Corporation | Programmable telecommunications security module for key encryption adaptable for tokenless use |
| JP2001266094A (ja) * | 2000-03-15 | 2001-09-28 | Toshiba Corp | 非接触通信装置及び非接触通信装置の制御方法 |
| DE10127424B4 (de) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Elektronische Schaltung mit asynchroner Taktung von Peripherieeinheiten |
| US6751139B2 (en) * | 2002-05-29 | 2004-06-15 | Micron Technology, Inc. | Integrated circuit reset circuitry |
| US7962361B2 (en) | 2002-11-07 | 2011-06-14 | Novitaz | Customer relationship management system for physical locations |
| US8600804B2 (en) | 2002-11-07 | 2013-12-03 | Novitaz, Inc. | Customer relationship management system for physical locations |
| JP5430050B2 (ja) * | 2005-06-24 | 2014-02-26 | フェリカネットワークス株式会社 | データ通信システム、ｉｃカード機能を実行するデバイス及びその制御方法、並びに情報処理端末 |
| US7913903B1 (en) | 2007-11-19 | 2011-03-29 | Jpmorgan Chase Bank, N.A. | System and method for granting access to a restricted access area using an approved list |
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