JPH07212718A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】垂直フィルタや３→４変換処理に必要なライン
メモリの個数を減らし、ハード規模を小さくする。飛び
越し走査、順次走査、有効走査線数に応じて各種デコー
ダに適切な構成とする。 【構成】レターボックス方式の映像信号における中央画
面の映像信号がＶＬＰＦ３０１で飛び越し走査の状態で
直接系と、補間系の２系統でフィルタリング処理され、
上下無画部の映像信号がＶ−ＨＰＦ３０２で同じ直接系
と、補間系の２系統でフィルタリング処理され、直接
系、補間系の信号はそれぞれ加算器３０３、３０４で加
算され、３→４変換器３０５でそれぞれ４／３倍に伸長
され、次に、順次走査変換器３０６で、直接系と補間系
の信号が合わせられて順次走査信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理回路に関
する。

【０００２】

【従来の技術】テレビ画面の横縦比（アスペクト比）は
現行のテレビ放送では４：３が用いられているが、新し
い規格としての高品位テレビ（ＨＤＴＶ）では、日本の
みならず諸外国でも１６：９のアスペクト比が採用され
ている。横長の画面を大きな視野角で見れば臨場感が著
しく向上することが知られている。しかしながら、ＨＤ
ＴＶでは方式そのものが新規格となるため、現行受信機
ではそのままでは受信できない。そこで、現行方式との
両立性を保ちながら簡便に横長画像を伝送する手段とし
てレターボックス方式が知られている。

【０００３】この方式は、図２１に示すように現行ＮＴ
ＳＣ方式で規定される有効走査線４８０［本／フレー
ム］を持つアスペクト比４：３の画面の中央部３６０
［本／フレーム］でアスペクト比１６：９の横長画面画
像を伝送する方式である。この場合、主画面部では本来
のＮＴＳＣで規定された有効走査線の３／４のみを利用
した画像情報しか伝送できないために、垂直解像度も３
／４に劣化せざるを得ない。一方、レータボックス方式
としたテレビジョン信号には、画面の上下に無画部とな
る各々６０［本／フレーム］の領域が存在する。そこで
この上下無画部を利用して、主画面部の画像の劣化分を
補償するための付加信号を多重伝送する手法が提案され
ている。

【０００４】次に、レターボックス方式のシステムとし
て、ライン間差分を上下無画部で伝送する方式（以下Ｌ
Ｄ方式）をあげ、以下に説明する。ＬＤ方式は、順次走
査信号を飛び越し走査信号に変換する際に除去される走
査線と元の前後の走査線との差信号を上下無画部に多重
し、受信機側ではこの差信号を用いて、送り側で除去さ
れた走査線の補償信号を生成し、元の順次走査信号を再
生する方式である。

【０００５】図２２には、ＬＤ方式のエンコーダの実施
例を示している。走査線数５２５本、フレーム周波数６
０（Ｈｚ）、アスペクト比１６：９の順次走査信号であ
るＲ，Ｇ，Ｂ信号は、それぞれ入力端子１０１，１０
２，１０３を介してマトリックス回路１０４に入力され
る。マトリックス回路１０４ではＲ，Ｇ，Ｂ信号をマト
リックス演算して、輝度信号（以下Ｙ信号と記す）、２
つの色差信号（Ｉ，Ｑ信号と記す）を生成する。

【０００６】Ｙ信号は、垂直低域通過フィルタ（Ｖ−Ｌ
ＰＥ）１０５で有効走査線４８０本から３６０本へレタ
ーボックス形式に変換処理する際に折り返しが生じない
ように、垂直方向へ帯域制限される。垂直低域通過フィ
ルタ１０５の出力は、走査線数を変換する４→３変換器
１０６に入力され有効走査線４８０本から３６０本へ変
換される。４→３変換器１０６の出力は、垂直低域通過
フィルタ（Ｖ−ＬＰＦ）１０７と垂直高域通過フィルタ
（Ｖ−ＨＰＥ）１０８に入力される。

【０００７】垂直低域通過フィルタ１０７の出力は、飛
越し走査変換器１０９に入力され、エンコード出力の主
画面部信号となる。また、垂直高域通過フィルタ１０８
の出力は、飛越し走査変換器１１０に入力され、飛越し
走査信号に変換される。この飛越し走査信号は、さらに
水平低域通過フィルタ（Ｈ−ＬＰＥ）１１１により、時
間圧縮後の帯域が現行放送の伝送帯域を越えないように
帯域制限される。水平低域通過フィルタ１１１の出力
は、時間圧縮回路１１２に入力され、１／３倍に時間圧
縮される。時間圧縮回路１１２の出力は、バッファメモ
リ１１４に入力される。バッファメモリ１１４の信号が
出力される場合は、３６０本の時間圧縮した信号の３本
ずつが、伝送する走査線１本の上に並べられ、上下無画
部の１２０本の走査線に割り振られて出力される。

【０００８】一方、Ｉ，Ｑ信号は、それぞれ垂直低域通
過フィルタ（Ｖ−ＬＰＥ）１１７、１１８に入力され、
飛越し走査変換、４→３変換を行うときに垂直方向に折
り返さないように帯域が制限される。垂直低域通過フィ
ルタ１１７，１１８の出力は、それぞれ飛越し走査変換
器１１９，１２０に入力され、飛越し走査信号に変換さ
れた後、４→３変換器１２１，１２２に入力され、ここ
でフィールド内の走査線変換が行われ有効走査線数３６
０本の飛越し走査信号に変換される。４→３変換器１２
１，１２２の出力は、水平低域通過フィルタ（Ｈ−ＬＰ
Ｆ）１２３，１２４で現行放送フォーマットの帯域に帯
域制限され、次にそれぞれ乗算器１２５，１２６に入力
され、でキャリア周波数ｆｓｃ（４５５／２ｆｈ：ｆｈ
は水平走査周波数）で変調される。乗算器１２５，１２
６の出力は、加算器１２７で加算され主画面信号に多重
される色信号Ｃとなる。

【０００９】飛越し走査変換器１０９出力と、加算器１
２７出力は、それぞれバッファメモリ１１３，１２８に
入力され、遅延調整を施される。バッファメモリ１１
３，１２８の出力は、加算器１１５に入力され、主画面
部のコンポジット信号として出力される。加算器１１５
の出力（主画面部信号）とバッファメモリ１１４の出力
（上下無画部信号）は、セレクタ１１６で主画面部と上
下無画部のタイミングで選択導出され、走査線数５２５
本の飛越し走査信号として出力される。このエンコーダ
出力が、レターボックス形式の信号である。

【００１０】また、先の順次走査信号から分離された、
水平同期信号Ｈ、垂直同期信号Ｖは、制御信号発生部１
２９に入力され、キャリア周波数ｆｓｃの正弦波、余弦
波およびバッファメモリ１１３，１１４，１２８への制
御信号ａ・ｂ・ｃ及びセレクト信号ｄを発生する。

【００１１】図２３は、デコーダの構成を示している。
先に述べたエンコード信号は、入力端子２００を介して
輝度信号と色信号を分離するＹ／Ｃ分離部２０１に入力
され、輝度信号Ｙと色信号Ｃとに分離される。分離され
たＹ信号は、バッファメモリ２０２で遅延調整された
後、順次走査変換器２０３に入力される。順次走査変換
器２０３では、飛越し走査信号から順次走査信号への変
換を行う。順次走査変換器２０３の出力は、垂直低域通
過フィルタ（Ｖ−ＬＰＦ）２０４に入力され、その垂直
低域成分が抜き出される。

【００１２】また、入力エンコード信号は、バッファメ
モリ２０５に入力される。バッファメモリ２０５では、
上下無画部に多重されている多重信号がフレーム周波数
３０（Ｈｚ）の飛越し走査信号に並び変えられる。バッ
ファメモリ２０５の出力は、時間伸張回路２０６に入力
され、３倍に時間伸張され元の補償信号として再生され
る。時間伸張回路２０６の出力は、順次走査変換器２０
７に入力され、順次走査信号に変換された後、垂直高域
通過フィルタ（Ｖ−ＨＰＦ）２０８で垂直高域成分が再
生される。ここで、垂直低域通過フィルタ２０４と垂直
高域通過フィルタ２０８の出力は、加算器２０９で合成
され、有効走査線数３６０本の広帯域の信号として再生
される。加算器２０９の出力は、走査線数を変換する３
→４変換器２１１に入力され、元の有効走査線数４８０
本の順次走査信号に再生される。

【００１３】一方、Ｙ／Ｃ分離部２０１から得られた色
信号は、乗算器２１２，２１３に入力され、それぞれキ
ャリア周波数ｆｓｃの正弦波・余弦波による乗算がなさ
れ、それぞれＩ，Ｑ信号として復調される。

【００１４】次に、乗算器２１２，２１３から出力され
たＩ，Ｑ信号は、それぞれ水平低域通過フィルタ２１
４，２１５に入力され、各成分の高周波を除去される。
水平低域通過フィルタ２１４，２１５の出力は、それぞ
れ３→４変換器２１６，２１７に入力され、有効走査線
数４８０本の信号に変換される。３→４変換器２１６，
２１７の出力は、それぞれ順次走査変換器２１８，２１
９に入力され、フレーム周波数６０（Ｈｚ）の順次走査
信号に変換される。順次走査変換器２１８，２１９から
出力されたＩ，Ｑ信号は、それぞれバッファメモリ２２
０，２２１に入力され、３→４変換器２１１からのＹ信
号との時間合わせのために遅延調整されて出力される。
各Ｙ，Ｉ，Ｑ信号は、マトリックス回路２２２に入力さ
れＲ，Ｇ，Ｂのコンポーネント信号に変換されて出力さ
れる。

【００１５】ここで、同期再生回路２２４は、入力エン
コード信号から水平及び垂直同期信号Ｈ，Ｖを再生し、
また２フレーム基準信号を作成している。ｆｓｃ再生部
２２５は、入力エンコード信号と２フレーム基準同期信
号をもとに先のキャリア周波数ｆｓｃの正弦波、余弦波
を発生している。制御信号発生部２２６は、水平、垂直
同期信号を用いてメモリ制御信号ｅ，ｆ，ｇ，ｈを作成
しており、バッファメモリ２０２，２０５，２２０，２
２１を制御している。

【００１６】図２３に示したデコーダは、順次走査のデ
コーダの構成を示したものであるので、次に飛び越し走
査のデコーダの構成を示す。図２４に飛び越し走査のデ
コーダ構成を示す。

【００１７】これは、図２３に示した順次走査のデコー
ダの構成と大部分が同じであるので同一部には同一番号
を付し、異なった部分について説明する。図２３との違
いは、飛び越し走査変換器２３０が増設されたことと、
順次走査変換器２１８，２１９がなくなったことであ
る。

【００１８】３→４変換器２１１の出力は、飛び越し走
査変換器２３０に入力される。飛び越し走査変換器２３
０では、有効走査線数４８０本の順次走査の信号が、飛
び越し走査の信号に変換される。そして、飛び越し走査
変換器２３０の出力がマトリックス回路２２２に入力さ
れる。

【００１９】また、３→４変換器２１６，２１７の出力
は有効走査線数４８０本の飛び越し走査の信号であるの
で、それぞれバッファメモリ２２０，２２１に入力され
る。バッファメモリ２２０，２２１では、飛び越し走査
変換器２３０から出力されるＹ信号との時間合わせのた
めの遅延が行われる。バッファメモリ２２０，２２１の
出力がマトリックス回路２２２に入力される。

【００２０】上記の方式によれば、順次走査でも飛び越
し走査でもデコード信号の形式に応じたデコーダの構成
ができるようになる。しかし、飛び越し走査のデコード
信号を得ようとした場合でも、順次走査のデコード信号
を求めているためにハード規模が非常に大きくなってし
まう。また、順次走査のデコードの場合においても、順
次走査信号で垂直フィルタに通したり、３→４変換を行
っているので、ハード規模が大きくなってしまう。

【００２１】

【発明が解決しようとする課題】上述したように現行方
式と両立性を持つレターボックス形式のデコーダにおい
ては、順次走査で処理を行わなければならないため、ハ
ード規模が大きくなってしまう。また、飛び越し走査の
デコード信号を得ようとした場合でも順次走査のデコー
ド信号を求めなければならないので、ハード規模が大き
くなってしまう問題点があった。

【００２２】そこでこの発明は、デコーダのハード規模
を小さくし、飛び越し走査のデコード信号を求める場合
には順次走査のデコード信号を求める必要の無い映像信
号処理装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】この発明では、順次走査
変換によって生成される走査線の信号と、元の信号の２
系統の信号を用いて処理を行う。垂直フィルタの場合に
は、２系統の信号で当たるタップが違うので、それぞれ
フィルタの位相によってタップを変えることで構成す
る。３→４変換の場合も同様で、２系統の信号に変換の
位相に合わせて処理を行う。そして、順次走査のデコー
ド信号を求める場合には、２系統の信号を使って最後に
順次走査の信号に変換する。

【００２４】つまり、同一ソースであるが周波数帯域が
異なる１の映像信号と第２の映像信号を導出する手段
と、前記第１の映像信号と前記第２の映像信号が入力さ
れ、これら映像信号と同じ走査レートの第３の映像信号
を出力する第１の信号処理手段と、前記第１の映像手段
と前記第２の映像信号が入力され、これら映像信号と同
じ走査レートの第４の映像信号を出力する第２の信号処
理手段と、前記第３の映像手段と前記第４の映像信号を
それぞれ１／２倍時間圧縮した後に２つの信号を交互に
切り換えて走査レートを変換した出力映像信号を得る手
段とを備えるものである。

【００２５】

【作用】上記手段によると、垂直フィルタや３→４変換
を２系統の飛び越し走査の信号を用いて行っているの
で、それらの処理に必要なラインメモリの個数を減らす
ことが出来、ハード規模を小さくできる。また、飛び越
し走査のデコード信号を得ようとする場合には、２系統
の処理のうち必要な１系統の処理のみを行えば良いた
め、従来と比べて非常にハード規模を小さくできる。

【００２６】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例である。図２３
の従来例と大部分が同じ構成であるので、同一部には同
一番号を付し、異なる部分について説明する。

【００２７】バッファメモリ２０２で遅延調整されたＹ
信号は、Ｖ−ＬＰＦ（垂直低域通過フィルタ）３０１に
入力される。Ｖ−ＬＰＦ３０１では、垂直方向の処理が
行われ、直接系と補間系の２系統の信号が出力される。
このＶ−ＬＰＦ３０１の内部構成は後述する。また、直
接系とは、順次走査の信号を飛び越し走査の信号に変換
したときに必要となる走査線の信号で、補間系とは、順
次走査の信号を飛び越し走査の信号に変換したときに不
必要となる走査線の信号を意味している。

【００２８】また、時間伸長回路２０６から出力される
再生された補償信号は、Ｖ−ＨＰＦ（垂直高域通過フィ
ルタ）３０２に入力される。Ｖ−ＨＰＦ３０２では、垂
直方向の処理が行われ、直接系と補間系の２系統の信号
が出力される。このＶ−ＨＰＦ３０２の内部構成につい
ても後で述べる。

【００２９】Ｖ−ＬＰＦ３０１とＶ−ＨＰＦ３０２から
出力された信号は、加算器３０３，３０４で、直接系ど
うしの信号と補間系どうしの信号がそれぞれ加算され
る。加算器３０３から出力される直接系の信号と、加算
器３０４から出力される補間系の信号はともに３→４変
換器３０５に入力される。

【００３０】３→４変換器３０５では、垂直方向に４／
３倍伸長が行われる。ここでも、直接系の処理と補間系
の処理が行われ、直接系と補間系の２系統の信号が出力
される。３→４変換器３０５の内部の構成は、後述す
る。

【００３１】３→４変換器３０５から出力される直接系
と補間系の信号は、共に順次走査変換器３０６に入力さ
れる。順次走査変換器３０６では、入力される２系統の
信号をそれぞれ１／２倍時間圧縮し、それらをライン毎
に交互に選択出力することによって、順次走査の信号に
変換している。順次走査変換器３０６から出力される有
効走査線数４８０本の順次走査信号は、マトリックス回
路２２２に入力される。

【００３２】次に、Ｖ−ＬＰＦ３０１の構成について説
明する。Ｖ−ＬＰＦ３０１の処理は、原理的には図２３
のＶ−ＬＰＦ２０４と同じであるが、入力信号が順次走
査でなくて飛び越し走査になっている点と、出力が２系
統ある点が違っている。Ｖ−ＬＰＦ３０１の構成を説明
する前に、Ｖ−ＬＰＦ２０４の構成を図２（Ａ）で説明
する。 ここで、Ｖ−ＬＰＦ２０４の特性を、タップ係
数が １／４ １／２ １／４ の３タップのフィルタとする。

【００３３】端子４０１から入力された信号は、直列に
接続された２つのラインメモリ４０２，４０３に入力さ
れる。２つのラインメモリ４０２，４０３では、それぞ
れ１水平走査期間の遅延が行われる。また、端子４０１
からの入力信号は係数器４０４、ラインメモリ４０２の
出力は係数器４０５、ラインメモリ４０３の出力は係数
器４０６にそれぞれ入力される。係数器４０４，４０
５，４０６ではそれぞれ、入力信号が、１／２倍、１
倍、１／２倍されて出力される。ここで倍数は、設定し
たフィルタのタップ係数の２倍となっている。これは、
Ｖ−ＬＰＦ２０４に入力される順次走査信号が、１ライ
ンおきに０となっているためＤＣゲインが１／２となっ
てしまうので、それを補正するためである。ここでは全
てのタップ係数を２倍としたが、タップ係数はそのまま
で、入力部分もしくは出力部分で信号を２倍としても同
様の効果が得られる。

【００３４】係数器４０４，４０５，４０６の出力は全
て、加算器４０７に入力される。加算器４０７で係数器
４０４，４０５，４０６の出力が加算され、その結果が
端子４０８に供給されてＶ−ＬＰＦ２０４の出力とな
る。

【００３５】この動作を図３を用いて少し詳しく説明す
る。図３（１）は、順次走査変換器２０３の入力である
飛び越し走査の信号を表している。ここで丸で示したも
のは、ラインを示している。図３（２）は、順次走査変
換器２０３の出力を示しており、１ラインおきに０が挿
入されて順次走査の信号となっている。この信号をＶ−
ＬＰＦ２０４に入力し、図３（３）の信号を得る。

【００３６】すなわち、図３（３）の信号は、次の演算
によって求められる。 Ｃ_2n＝（１／２）×Ｂ_2n-1＋１×Ｂ_2n＋（１／２）×Ｂ
_2n+1 Ｃ_2n+1＝（１／２）×Ｂ_2n＋１×Ｂ_2n+1＋（１／２）×
Ｂ_2(n+1) ここで、図３（２）のＢは、図３（１）のＡに１ライン
おきに０を挿入した信号であるので、 Ｂ_2n＝Ａ_n Ｂ_2n+1＝（１／２）×Ａ_n ＋（１／２）×Ａ_(n+1) となる。すなわち、Ｖ−ＬＰＦ２０４の処理を、飛び越
し走査信号を用い、２種類の演算によって行うことが出
来る。

【００３７】そこで、飛び越し走査の信号を入力し、２
種類の演算を行うようにして垂直低域通過フィルタを構
成したものが、Ｖ−ＬＰＦ３０１である。図２（Ｂ）は
このＶ−ＬＰＦ３０１の構成を示している。ここで、Ｃ
_2nの信号を直接系、Ｃ_2n+1の信号を補間系の信号とす
る。

【００３８】端子４１１から入力された信号は、ライン
メモリ４１２に入力されて、１水平走査期間の遅延が行
われる。ラインメモリ４１２の出力は、端子４１６と係
数器４１４に入力される。端子４１６から出力される信
号が、直接系の信号となる。

【００３９】端子４１１から入力された信号は、係数器
４１３にも入力される。係数器４１３，４１４ではそれ
ぞれ、入力信号が１／２倍されて出力される。係数器４
１３，４１４の出力は共に加算器４１５に入力されて、
それらの加算が行われて出力される。加算器４１５の出
力が端子４１７に供給され、これが補間系の出力とな
る。

【００４０】Ｖ−ＬＰＦ３０２（図１）についても同様
の構成となる。まず、Ｖ−ＨＰＦ２０８（図２３）の構
成を図４（Ａ）に示し、その動作を説明する。ここで、
フィルタのタップ係数を −１／８ −２／８ ６／８ −２／８ −１
／８ とする。

【００４１】端子４２１から入力された信号は、直列に
４個接続されたラインメモリ４２２，４２３，４２４，
４２５に順に入力される。ラインメモリ４２２，４２
３，４２４，４２５ではそれぞれ、１水平走査期間の遅
延が行われる。

【００４２】端子４２１からの入力信号は係数器４２６
に入力され、ラインメモリ４２２，４２３，４２４，４
２５の出力はそれぞれ、係数器４２７，４２８，４２
８，４３０に入力される。係数器４２６，４２７，４２
８，４２９，４３０ではそれぞれ、入力信号が−１／４
倍、−２／４倍、６／４倍、−２／４倍、−１／４倍さ
れて出力される。ここでもＶ−ＬＰＦ２０４の場合と同
様に、それぞれの係数倍率が、設定したフィルタのタッ
プ係数の２倍となっている。これも、Ｖ−ＬＰＦ２０８
に入力される順次走査信号が、１ラインおきに０となっ
ているためＤＣゲインが１／２となっており、それを補
正するためである。

【００４３】係数器４２６，４２７，４２８，４２８，
４３０の出力は全て加算器４３１に入力され、加算が行
われる。加算器４３１の出力が端子４３２に供給され、
これがＶ−ＨＰＦ２０８の出力となる。

【００４４】Ｖ−ＨＰＦ２０８の入力は、順次走査変換
器２０７によって１ラインおきに０が挿入されているの
で、Ｖ−ＬＰＦ２０４の場合と同じように、２種類の演
算によって行うことができる。ここで、順次走査変換前
の飛び越し走査の信号をＤとし、垂直高域通過フィルタ
処理後の信号をＥとすれば、 Ｅ_2n＝（−１／４）×Ｄ_(n-1) ＋（６／４）×Ｄ_n ＋
（−１／４）×Ｃ_(n+1) Ｅ_2n+1＝（−２／４）×Ｄ_n ＋（−２／４）×Ｃ_(n+1) となる。そこで、Ｖ−ＨＰＦ３０２をこれらの処理を行
う構成とすれば良い。

【００４５】図４（Ｂ）はこのＶ−ＨＰＦ３０２の構成
を示す。端子４４１から入力された信号は、直列に２個
接続されたラインメモリ４２２，４４３に順に入力され
る。ライメンメモリ４４２，４４３でそれぞれ、１水平
走査期間の遅延行われる。

【００４６】端子４２１からの入力信号は係数器４４
４，４４７に入力され、ラインメモリ４４２の出力は係
数器４４５，４４８に入力され、ラインメモリ４４３の
出力は係数器４４６に入力される。

【００４７】係数器４４４，４４５，４４６では、それ
ぞれ入力信号が（−１／４）倍、（６／４）倍、（−１
／４）倍されて出力される。係数器４４４，４４５，４
４６の出力は全て加算器４４９に入力されて、加算され
る。加算器４４９の出力が端子４５０に供給され、これ
が直接系の出力となる。

【００４８】係数器４４７，４４８では、それぞれ入力
信号が（−２／４）倍されて出力される。係数器４４
７，４４８の出力は、共に加算器４５１に入力されて加
算される。加算器４５１の出力が端子４５２に供給さ
れ、これが間接系の出力となる。

【００４９】このＶ−ＨＰＦ３０２の構成において、Ｅ
_2nを直接系としてＥ_2n+1を補間系としている。しかしこ
の関係は、エンコーダの飛び越し走査変換の構成によっ
ては逆となる場合もある。すなわち、図２２の飛び越し
走査変換器１０９と飛び越し走査変換器１１０で、順次
走査信号から飛び越し走査信号に変換するときに取り出
す走査線が同じ場合には上述のようにＥ_2nが直接系とな
りＥ2n+1が補間系となる。しかし、順次走査信号から飛
び越し走査信号に変換するときに取り出す走査線が異な
っている場合には、逆にＥ_2n+1が直接系となりＥ_2nが補
間系となる。

【００５０】以上述べたように、垂直フィルタの構成
を、飛び越し走査の信号を入力して、直接系と補間系の
２系統の信号を出力する構成とすることで、使用するラ
インメモリの個数を減らすことが出来る。Ｖ−ＬＰＦ２
０４では２個のラインメモリを使用していたが、Ｖ−Ｌ
ＰＦ３０１では１個の使用となっており、Ｖ−ＨＰＦ２
０８では４個を使っていたが、Ｖ−ＨＰＦ３０２では２
個の使用となっている。さらに、全ての処理を飛び越し
走査の信号を使って行っているので、順次走査信号をベ
ースとする処理であった従来例と比べて、回路の動作速
度を１／２にできるので回路構成が容易になる。

【００５１】次に３→４変換器３０５の動作について説
明するが、その前に、３→４変換器２１１（図２３、図
２４）の動作について説明する。図５に３→４変換器２
１１の構成を示す。

【００５２】端子５０１から入力された信号は、画像メ
モリ５０２に書き込まれる。メモリ５０２では、書き込
みと読み出しの制御によって、垂直方向の４／３倍伸長
が行われる。これは、全ての走査線を順に書き込んでい
き、読み出しを３ライン行って１ライン停止するという
動作を繰り返すことによって実現している。これらの動
作は、制御信号発生回路５１６からの制御信号によって
行われる。

【００５３】メモリ５０２の出力は、直列に接続された
ラインメモリ５０３，５０４，５０５，５０６，５０７
に順に入力され、１ラインづつの遅延が行われる。メモ
リ５０２、ラインメモリ５０３，５０４，５０５，５０
６，５０７の出力はそれぞれ、係数器５０８，５０９，
５１０，５１１，５１２，５１３に入力される。係数器
５０８，５０９，５１０，５１１，５１２，５１３では
それぞれ、入力信号にある係数が掛けられて出力され
る。係数器５０８，５０９，５１０，５１１，５１２，
５１３の出力は全て加算器５１４に入力され、全ての信
号の加算が行われる。加算器５１４の出力が端子５１５
に供給され、これが３→４変換器２１１の出力となる。

【００５４】また、制御信号発生回路５１６には、水平
同期信号Ｈと垂直同期信号Ｖとが入力される。そして、
メモリ５０２の制御信号と、係数器５０８，５０９，５
１０，５１１，５１２，５１３への制御信号が出力され
る。係数器５０８，５０９，５１０，５１１，５１２，
５１３はそれぞれ、制御信号によって係数がラインごと
に切り換えられる。

【００５５】図６に３→４変換処理の原理図を示す。こ
の図において各信号は、走査線を示している。図６
（１）の信号を３／４倍伸長して図６（２）の信号とす
る。図６（２）の信号は走査線の間隔が３／４倍に広が
ったものであるので、元の走査線の間隔となるように図
６（２）の信号を補間して、図６（３）の信号とする。
今、この補間の特性を次の式で表されるものとする。

【００５６】 Ｇ_4n＝ｈ₄ ×Ｆ_3(n-1)+2＋ｈ₀ ×Ｆ_3n＋ｈ₄ ×Ｆ_3n+1 Ｇ_4n+1＝ｈ₇ ×Ｆ_3(n-1)+2＋ｈ₃ ×Ｆ_3n＋ｈ₁ ×Ｆ_3n+1
＋ｈ₅ ×Ｆ_3n+2 Ｇ_4n+2＝ｈ₆ ×Ｆ_3n＋ｈ₂ ×Ｆ_3n+1＋ｈ₂ ×Ｆ_3n+2＋ｈ
₆ ×Ｆ_3(n+1) Ｇ_4n+3＝ｈ₅ ×Ｆ_3n+1＋ｈ₁ ×Ｆ_3n+2＋ｈ₃ ×Ｆ_3(n+1)
＋ｈ₇ ×Ｆ_3(n+1)+1 これらの式を実現できるように係数器５０８，５０９，
５１０，５１１，５１２，５１３の係数を設定すること
で、４／３倍伸長が実現される。

【００５７】図７（１）、図８（１）にメモリ５０２の
入力信号、図７（２）、８（２）にメモリ５０２及びラ
インメモリ５０３，５０４，５０５，５０６，５０７の
出力信号を示す。ここでも、各信号は走査線を示してい
る。そして、係数器５０８，５０９，５１０，５１１，
５１２，５１３の係数を図７（３）、図８（３）に示す
ようにラインごとに設定する。それにより、上式で与え
られる信号が、図７（４）、図８（４）に示すタイミン
グで加算器５１４から出力されることになる。

【００５８】上式の添字を変えると、次の式が得られ
る。 Ｇ_8m＝ｈ₄ ×Ｆ_6(m-1)+5＋ｈ₀ ×Ｆ_6m＋ｈ₄ ×Ｆ_6m+1 Ｇ_8m+1＝ｈ₇ ×Ｆ_6(m-1)+5＋ｈ₃ ×Ｆ_6m＋ｈ₁ ×Ｆ_6m+1
＋ｈ₅ ×Ｆ^6m ₊₂ Ｇ^8m ₊₂＝ｈ₆ ×Ｆ_6m＋ｈ₂ ×Ｆ_6m+1＋ｈ₂ ×Ｆ^6m ₊₂＋ｈ
₆ ×Ｆ_6m+3 Ｇ_8m+3＝ｈ₅ ×Ｆ_6m+1＋ｈ₁ ×Ｆ_6m+2＋ｈ₃ ×Ｆ_6m+3＋
ｈ₇ ×Ｆ_6m+4 Ｇ_8m+4＝ｈ₄ ×Ｆ_6m+2＋ｈ₀ ×Ｆ_6m+3＋ｈ₄ ×Ｆ_6m+4 Ｇ_8m+5＝ｈ₇ ×Ｆ_6m+2＋ｈ₃ ×Ｆ_6m+3＋ｈ₁ ×Ｆ_6m+4＋
ｈ₅ ×Ｆ_6m+5 Ｇ_8m+6＝ｈ₆ ×Ｆ_6m+3＋ｈ₂ ×Ｆ_6m+4＋ｈ₂ ×Ｆ_6m+5＋
ｈ₆ ×Ｆ_6(m+1) Ｇ_8m+7＝ｈ₅ ×Ｆ_6m+4＋ｈ₁ ×Ｆ_6m+5＋ｈ₃ ×Ｆ_6(m+1)
＋ｈ₇ ×Ｆ_6(m+1)+1 これらは順次走査の信号で考えているが、飛び越し走査
の信号で考えれば、入力信号はＦ_6m，Ｆ_6m+2，Ｆ_6m+4，
が直接系、Ｆ_6m+1，Ｆ_6m+3，Ｆ_6m+5，が補間系となる。
また、出力信号では、Ｇ_8m，Ｇ_8m+2，Ｇ_8m+4，Ｇ_8m+6が
直接系、Ｇ_8m+1，Ｇ_8m+3，Ｇ_8m+5，Ｇ_8m+7が補間系とな
る。

【００５９】そこで、３→４変換器３０５をこれらの式
を実現する構成とする。入力信号は直接系と補間系の２
系統の飛び越し走査信号であり、出力信号も直接系と補
間系の２系統の飛び越し走査信号とする。

【００６０】図９に３→４変換器３０５の構成を示す。
端子５２１からは直接系の信号が入力され、端子５２２
からは補間系の信号が入力される。端子５２１からの入
力信号はスイッチ５２３を介して、メモリ５２５に入力
される。スイッチ５２３の他方の入力端子は、端子５２
２に接続されている。端子５２２からの入力信号はスイ
ッチ５２４を介して、メモリ５２６に入力される。スイ
ッチ５２４の他方の入力端子は、端子５２１に接続され
ている。

【００６１】メモリ５２３，５２４では、書き込みと読
み出しの制御によって、垂直方向の４／３倍伸長が行わ
れる。これは画像メモリ５０２（図５）の動作と同じ
で、全ての走査線を順に書き込んでいき、読み出しを３
ライン行って１ライン停止するという動作を繰り返すこ
とによって実現している。これらの動作は、制御信号発
生回路５５１からの制御信号によって制御され行われ
る。

【００６２】メモリ５２５の出力は、直列に接続された
ラインメモリ５２７，５２８に順に入力され、１ライン
づつの遅延が行われる。メモリ５２５の出力は係数器５
３２，５３９、ラインメモリ５２７の出力は係数器５３
３，５４０、ラインメモリ５２８の出力は係数器５３
４，５４１に入力される。メモリ５２６の出力は、直列
に接続されたラインメモリ５２９，５３０，５３１に順
に入力され、１ラインづつの遅延が行われる。メモリ５
２６の出力は係数器５３８、ラインメモリ５２９の出力
は係数器５３５，５４２、ラインメモリ５３０の出力は
係数器５３６，５４３、ラインメモリ５３１の出力は係
数器５３７，５４４に入力される。

【００６３】係数器５３２，５３３，５３４，５３５，
５３６，５３７，５３８，５３９，５４０，５４１，５
４２，５４３，５４４ではそれぞれ、入力信号にある係
数が掛けられて出力される。係数器５３２，５３３，５
３４，５３５，５３６，５３７の出力は全て加算器５４
５に入力され、全ての信号の加算が行われる。係数器５
３８，５３９，５４０，５４１，５４２，５４３，５４
４の出力は全て加算器５４６に入力され、全ての信号の
加算が行われる。

【００６４】加算器５４５の出力はスイッチ５４７を介
して端子５４９に供給されている。スイッチ５４７の他
方の入力端子は、加算器５４６の出力に接続されてい
る。加算器５４６の出力はスイッチ５４８を介して端子
５５０に供給されている。スイッチ５４８の他方の入力
端子は、加算器５４５の出力に接続されている。端子５
４９からの出力が直接系の出力信号となり、端子５５０
からの出力が補間系の出力信号となっている。

【００６５】また、制御信号発生回路５５１には、水平
同期信号Ｈと垂直同期信号Ｖとが入力される。そして、
メモリ５２５，５２６の制御信号と、係数器５３２，５
３３，５３４，５３５，５３６，５３７，５３８，５３
９，５４０，５４１，５４２，５４３，５４４への制御
信号、そしてスイッチ５２３，５２４，５４７，５４８
の制御信号が出力される。係数器５３２，５３３，５３
４，５３５，５３６，５３７，５３８，５３９，５４
０，５４１，５４２，５４３，５４４はそれぞれ、制御
信号によって係数がラインごとに切り換えられる。スイ
ッチ５２３，５２４，５４７，５４８は、フィールド毎
に入力が切り替わるように制御される。

【００６６】図１０、図１１は、３→４変換器３０５の
動作をあらわす説明図である。この図において、丸印は
走査線を表している。図１０（１）、図１１（１）は、
３→４変換器３０５の直接系と補間系の２つの入力信号
を表している。そして、メモリ５２５，５２６の出力を
示したものが図１０（２）、図１１（２）である。ここ
には同時に、ラインメモリ５２７，５２８，５２９，５
３０，５３１の出力も示している。そこで、係数器５３
２，５３３，５３４，５３５，５３６，５３７，５３
８，５３９，５４０，５４１，５４２，５４３，５４４
の係数を図１０（３）、図１１（３）に示すように設定
すれば、図１０（４）、図１１（４）に示す信号が加算
器５４５，５４６から出力される。

【００６７】加算器５４５の出力は、 Ｇ_8m＝ｈ₄ ×Ｆ_6(m-1)+5＋ｈ₀ ×Ｆ_6m＋ｈ₄ ×Ｆ_6m+1 Ｇ_8m+2＝ｈ₆ ×Ｆ_6m＋ｈ₂ ×Ｆ_6m+1＋ｈ₂ ×Ｆ_6m+2＋ｈ
₆ ×Ｆ_6m+3 Ｇ_8m+4＝ｈ₄ ×Ｆ_6m+2＋ｈ₀ ×Ｆ_6m+3＋ｈ₄ ×Ｆ_6m+4 Ｇ_8m+6＝ｈ₆ ×Ｆ_6m+3＋ｈ₂ ×Ｆ_6m+4＋ｈ₂ ×Ｆ_6m+5＋
ｈ₆ ×Ｆ_6(m+1) となり、加算器５４６の出力は、 Ｇ_8m+1＝ｈ₇ ×Ｆ_6(m-1)+5＋ｈ₃ ×Ｆ_6m＋ｈ₁ ×Ｆ_6m+1
＋ｈ₅ ×Ｆ_6m+2 Ｇ_8m+3＝ｈ₅ ×Ｆ_6m+1＋ｈ₁ ×Ｆ_6m+2＋ｈ₃ ×Ｆ_6m+3＋
ｈ₇ ×Ｆ_{6m+4 G 8m+5} ＝ｈ₇ ×Ｆ_6m+2＋ｈ₃ ×Ｆ_6m+3＋ｈ₁ ×Ｆ_6m+4＋
ｈ₅ ×Ｆ_6m+5 Ｇ_8m+7＝ｈ₅ ×Ｆ_6m+4＋ｈ₁ ×Ｆ_6m+5＋ｈ₃ ×Ｆ_6(m+1)
＋ｈ₇ ×Ｆ_6(m+1)+1 となる。したがって、加算器５４５の出力が直接系の信
号となり、加算器５４６の出力が補間系の信号となる。

【００６８】ところで、順次走査の信号を飛び越し走査
の信号に変換する場合、フィールドが変わると、直接系
と補間系の関係が反対になる。そこで、スイッチ５４
７，５４８を使い、フィールド毎に直接系の出力と補間
系の出力が切り替わるようにしている。また、入力信号
についても同様にフィールド毎に直接系と補間系の位相
が逆になるので、スイッチ５２３，５２４を使い、フィ
ールド毎に直接系の入力と補間系の入力が切り替わるよ
うにしている。

【００６９】図１２は、別の実施例を示している。図１
の実施例との違いは、順次走査変換した後に３→４変換
を行っている点である。図１の構成とほとんど同じであ
るので、違っている部分について説明する。

【００７０】加算器３０３から出力される直接系の信号
と、加算器３０４から出力される補間系の信号は、順次
走査変換器３０６に入力される。順次走査変換器３０６
では、入力された２つの信号から有効走査線数３６０本
の順次走査信号に変換されて出力される。順次走査変換
器３０６の出力は３→４変換器２１１に入力され、有効
走査線数４８０本の順次走査信号に変換される。図１２
の構成でも図１の構成と同じ結果が得られる。

【００７１】図１、図１２の実施例は、有効走査線数４
８０本の順次走査信号を出力するデコーダの構成を示し
ている。図１３は、有効走査線数４８０本の飛び越し走
査信号を出力するデコーダのさらに他の実施例を示す。
図１の構成のほとんど同じであるので、違っている部分
について説明する。

【００７２】加算器３０３から出力される直接系の信号
と、加算器３０４から出力される補間系の信号は、３→
４変換器３１１に入力される。３→４変換器３１１で
は、垂直方向の４／３倍伸長が行われ、有効走査線数４
８０本の飛び越し走査信号が出力される。３→４変換器
３１１の出力は、マトリックス回路２２２に入力され
る。また、３→４変換器２１６，２１７の出力はそれぞ
れ、バッファメモリ２２０，２２１に入力される。この
構成によって、有効走査線数４８０本の飛び越し走査信
号の出力を得ることができる。

【００７３】図１４は、３→４変換器３１１の構成を示
す。これは、図９の３→４変換器３０５の構成のうち、
直接系の出力のみとしたものとなっている。したがっ
て、図９の３→４変換器３０５と同一部分は同一符号を
付して説明は省略する。

【００７４】図１５は、３→４変換器３１１の他の構成
例である。これは、図１４の構成が、係数器と加算器を
２組持っていてこれらをフィールド毎に切り換えている
ので、これらを１組とし、係数器の係数をフィールド毎
にも切り換えることで、実現する。

【００７５】メモリ５２５、ラインメモリ５２７，５２
８、メモリ５２６、ラインメモリ５２９，５３０，５３
１の出力をそれぞれ、係数器５６１，５６２，５６３，
５６１，５６５，５６６，５６７に入力する。係数器５
６１，５６２，５６３，５６４，５６５，５６６，５６
７では、入力された信号にある係数が掛けられて出力さ
れる。係数器５６１，５６２，５６３，５６４，５６
５，５６６，５６７の出力は加算器５６８に入力され、
全ての入力信号の和が求められる。加算器５６８の出力
が端子５６９に供給され、これが３→４変換器３１１の
出力となる。

【００７６】係数器５６１，５６２，５６３，５６４，
５６５，５６６，５６７の係数は、それぞれライン毎及
びフィールド毎に切り換えられる。図１６、図１７にそ
れらの係数を示す。図１７は図１６の続きである。ここ
に示したものは、走査線を表している。図１６（１）、
図１７（１）は、メモリ５２５、ラインメモリ５２７，
５２８、メモリ５２６、ラインメモリ５２９，５３０，
５３１の出力を示している。図１６及び図１７の（２）
と（３）は、係数器５６１，５６２，５６３，５６４，
５６５，５６６，５６７の係数を示しており、（２）と
（３）で示した係数がフィールト毎に切り替わる。これ
ら係数器５６１，５６２，５６３，５６４，５６５，５
６６，５６７の制御は、制御信号発生回路５５１からの
制御信号によって行われる。

【００７７】図１８は、有効走査線数３６０本の順次走
査信号を出力するデコーダの実施例を示す。図１２の構
成とほとんど同じであるので、違っている部分について
説明する。

【００７８】順次走査変換器３０６から出力される有効
走査線数３６０本の順次走査信号が、マトリックス回路
２２２に入力される。また、Ｈ−ＬＰＦ２１４，２１５
の出力がそれぞれ、順次走査変換器２１８，２１９に入
力される。この構成によって、有効走査線数３６０本の
順次走査信号の出力を得ることが出来る。

【００７９】図１９は、有効走査線数３６０本の飛び越
し走査信号を出力するデコーダの実施例を示す。図１８
の構成とほとんど同じであるので、違っている部分につ
いて説明する。

【００８０】バッファメモリ２０２の出力はＶ−ＬＰＦ
３２１に入力され、垂直方向の処理が行われる。時間伸
長回路２０６の出力はＶ−ＨＰＦ３２２に入力され、垂
直方向の処理が行われる。Ｖ−ＬＰＦ３２１とＶ−ＨＰ
Ｆ３２２の出力は共に加算器３２３に入力される。加算
器３２３の出力は、マトリックス回路２２２に入力され
る。

【００８１】そして、Ｈ−ＬＰＦ２１４，２１５の出力
がそれぞれ、バッファメモリ２２０，２２１に入力され
る。この構成によって、有効走査線数３６０本の飛び越
し走査信号の出力を得ることが出来る。

【００８２】図２０（Ａ）は、Ｖ−ＬＰＦ３２１（図１
９）の構成を示す。これは、図２（Ｂ）に示したＶ−Ｌ
ＰＦ３０１の構成のうち、直接系のみを出力させたもの
となっている。

【００８３】図２０（Ｂ）は、Ｖ−ＨＰＦ３２２（図１
９）の構成を示す。これは、図４（Ｂ）に示したＶ−Ｈ
ＰＦ３０２の構成のうち、直接系のみを出力させたもの
となっている。

【００８４】以上述べてきたように、本発明によれば、
垂直フィルタや３→４変換処理を２系統の飛び越し走査
の信号をベースにして行っているので、それらの処理に
必要なラインメモリの個数を減らすことができ、ハード
規模を小さくできる。また、飛び越し走査のデコード信
号を得ようとする場合には、２系統の処理のうち必要な
１系統の処理のみを行えば良いため、従来と比べて非常
にハード規模を小さくできる。さらに、飛び越し走査や
順次走査、そして有効走査線数に応じた各種デコーダに
適切な構成とすることができる。

【００８５】なお、実施例の説明において、垂直フィル
タや３→４変換器の構成を例を挙げて説明したが、この
構成に限定されるものではなく、そのほかの構成にも適
用可能である。また、上記の実施例では、飛び越し走査
信号の状態のままで垂直フィルタリング、３→４変換を
行うに際して、できるだけハードウエアの規模を小さく
するために、２系統の間でも共有できるものは共有した
形で示したが、２系統が完全に独立した回路で構成され
ても、従来の比べてハードウエアの規模が少なくて済
む。

【００８６】

【発明の効果】以上説明したように本発明によれば、垂
直フィルタや３→４変換処理を２系統の飛び越し走査の
信号をベースにして行っており、それらの処理に必要な
ラインメモリの個数を減らすことができ、ハード規模を
小さくできる。また、飛び越し走査のデコード信号を得
ようとする場合には、２系統の処理のうち必要な１系統
の処理のみを行えば良いため、従来と比べて非常にハー
ド規模を小さくできる。さらに、飛び越し走査や順次走
査、そして有効走査線数に応じて各種デコーダに適切な
構成とすることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す図。

【図２】垂直低域通過フィルタ（Ｖ−ＬＰＦ）の説明
図。

【図３】Ｖ−ＬＰＦの動作説明図。

【図４】垂直高域通過フィルタ（Ｖ−ＨＰＦ）の説明
図。

【図５】３→４変換器の具体的回路を示す図。

【図６】３→４変換処理の原理を示す図。

【図７】図５の回路の各部の信号及び係数を示す説明
図。

【図８】同じく図５の回路の各部の信号及び係数を示す
説明図。

【図９】図１の３→４変換器の具体的回路を示す図。

【図１０】図９の回路の各部の信号及び係数を示す説明
図。

【図１１】同じく図９の回路の各部の信号及び係数を示
す説明図。

【図１２】この発明の他の実施例を示す図。

【図１３】この発明のさらに他の実施例を示す図。

【図１４】図１３の３→４変換器の具体的回路を示す
図。

【図１５】３→４変換器の他の具体的回路を示す図。

【図１６】図１５の回路の各部の信号及び係数を示す説
明図。

【図１７】同じく図１５の回路の各部の信号及び係数を
示す説明図。

【図１８】この発明のさらにまた他の実施例を示す図。

【図１９】この発明の他の実施例を示す図。

【図２０】図１９のＶ−ＬＰＦ及びＶ−ＨＰＦを示す
図。

【図２１】レータボックス方式の画面説明図。

【図２２】レータボックス方式のテレビジョン信号を伝
送するエンコーダを示す図。

【図２３】レータボックス方式のテレビジョン信号を受
信し順次走査信号を出力するデコーダを示す図。

【図２４】レータボックス方式のテレビジョン信号を受
信し飛び越し走査信号を出力するデコーダを示す図。

【符号の説明】

２０１…Ｙ／Ｃ分離部、２０２、２０５…バッファメモ
リ、２０６…時間伸長回路、２１２、２１３…乗算器、
２１４、２１５…水平低域通過フィルタ、２１６、２１
７…３→４変換器、２１８、２１９…順次走査変換器、
２２０、２２１…バッファメモリ、２２２…マトリック
ス回路、３０１、３２１…垂直低域通過フィルタ（Ｖ−
ＬＰＦ）、３０２、３２２…垂直高域通過フィルタ（Ｖ
−ＨＰＦ）、３０３、３０４…加算器、３０５…３→４
変換器、３０６…順次走査変換器、２１１、３１１…３
→４変換器。

Claims (9)

【特許請求の範囲】
1. 【請求項１】同一ソースであるが周波数帯域が異なる１
   の映像信号と第２の映像信号が入力される入力端と、 前記第１の映像信号と前記第２の映像信号が入力され、
   これら映像信号と同じ走査レートの第３の映像信号を出
   力する第１の信号処理手段と、 前記第１の映像手段と前記第２の映像信号が入力され、
   これら映像信号と同じ走査レートの第４の映像信号を出
   力する第２の信号処理手段と、 前記第３の映像手段と前記第４の映像信号をそれぞれ１
   ／２倍時間圧縮した後に２つの信号を交互に切り換えて
   走査レートを変換した出力映像信号を出力する手段と、 を具備したことを特徴とする映像信号処理装置。
2. 【請求項２】同一ソースであるが周波数帯域が異なる第
   １の映像信号と第２の映像信号が入力される入力端と、 前記第１の映像信号と前記第２の映像信号が入力され、
   これら映像信号と同一走査レートの第３の映像信号を出
   力する第１の信号処理手段と、 前記第１の映像手段と前記第２の映像信号が入力され、
   これら映像信号と同一走査レートの第４の映像信号を出
   力する第２の信号処理手段と、 前記第３の映像手段と前記第４の映像信号が入力され、
   これら映像信号と同一走査レートのて第５の映像信号を
   出力する第３の信号処理手段と、 前記第３の映像手段と前記第４の映像信号が入力され、
   これら映像信号と同一走査レートの第６の映像信号を出
   力する第４の信号処理手段と、 前記第５の映像手段と前記第６の映像信号をそれぞれ１
   ／２倍時間圧縮した後に２つの信号を交互に切り換えて
   走査レートを変換した出力映像信号を出力する手段と、 を具備したことを特徴とする映像信号処理装置。
3. 【請求項３】同一ソースであるが周波数帯域が異なる第
   １の映像信号と第２の映像信号が入力される入力端と、 前記第１の映像信号と前記第２の映像信号が入力され、
   これら映像信号と同一走査レートの第３の映像信号を出
   力する第１の信号処理手段と、 前記第１の映像手段と前記第２の映像信号が入力され、
   これら映像信号と同一走査レートの第４の映像信号を出
   力する第２の信号処理手段と、 前記第３の映像手段と前記第４の映像信号が入力され、
   これら映像信号と同一走査レートの第５の映像信号を出
   力する第３の信号処理手段と、 前記第３の映像手段と前記第４の映像信号が入力され、
   これら映像信号と同一走査レートの第６の映像信号を出
   力する第４の信号処理手段と、 を具備したことを特徴とする映像信号処理装置。
4. 【請求項４】前記第１の信号処理手段と前記第２の信号
   処理手段とは、映像信号の垂直方向に関するフィルタリ
   ング処理であることを特徴とする請求項１または２また
   は３の映像信号処理装置。
5. 【請求項５】前記第３の信号処理手段と前記第４の信号
   処理手段とは、映像信号の垂直方向の伸長処理であるこ
   とを特徴とする請求項２または３または４の映像信号処
   理装置。
6. 【請求項６】前記第１の信号処理手段と前記第２の信号
   処理手段とは、使用する水平走査期間遅延用メモリを互
   いに共有していることを特徴とする請求項１または２ま
   たは３または４の映像信号処理装置。
7. 【請求項７】前記第３の信号処理手段と前記第４の信号
   処理手段とは、使用する画像メモリを互いに共有したこ
   とを特徴とする請求項２または３または４または５の映
   像信号処理装置。
8. 【請求項８】現行放送よりも横長の映像信号を垂直方向
   に圧縮し画面中央部に配置して上下に無画像部を作るこ
   とで現行受像機でも受信可能となるように変換した信号
   を受信する手段と、 前記変換した信号の画面中央部の映像信号を前記第１の
   映像信号として出力する手段と、 前記変換した信号の上下無画部に多重されて伝送された
   信号を前記第２の映像信号として出力する手段とをさら
   に具備したことを特徴とする請求項１または２または３
   または４または５または６または７の映像信号処理装
   置。
9. 【請求項９】レターボックス方式の飛び越し走査による
   映像信号の中央画面の映像信号が入力され、直接系の低
   域映像信号と補間系の低域映像信号を得る垂直低域通過
   フィルタと、 前記飛び越し走査による映像信号の上下無画部に多重さ
   れていた補助信号を復調した映像信号が入力され、直接
   系の高域映像信号と補間系の高域映像信号を得る垂直高
   域通過フィルタと、 前記直接系の低域及び高域映像信号を加算した第１の広
   帯域映像信号と、前記補間系の低域及び高域映像信号を
   加算した第２の広帯域映像信号とが入力され、それぞれ
   の映像信号を垂直方向に伸長する変換器とを具備したこ
   とを特徴とする映像信号処理装置。