JPH07211903A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To form a sufficiently good contact even when the contact is made finer by limiting the implanting amount of arsenic ions to a specific value and causing a siliciding reaction by heating a Co film after forming a TiN film on the Co film. CONSTITUTION:After depositing a silicon nitride film, side-wall insulator areas 6 are formed by anisotropic etching. At the time of forming an n-channel MOS transistor, As ions are implanted by an amount of 3X10<15>cm<-2> (desirably, <5X10<15>cm<-2>) under an accelerating voltage of 30keV. Then, after successively depositing a Co film 11 and TiN film 12 on the surface of a silicon substrate 1, a siliciding reaction is caused by performing first annealing. The siliciding reaction takes place only in the area where the silicon of the substrate 1 and Co of the film 11 are in contact with each other. Thereafter, the resistance of the Co silicide is reduced by performing second annealing after removing the remaining TiN film 12. Thus a MOS transistor having low-resistance silicide electrodes is obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に関し、特
にシリサイド電極を備えたＭＯＳ型半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOS semiconductor device having a silicide electrode.

【０００２】[0002]

【従来の技術】半導体集積回路装置の集積度の向上と共
に、構成要素であるＭＯＳ型トランジスタは微細化が進
められている。2. Description of the Related Art As the degree of integration of semiconductor integrated circuit devices has improved, MOS transistors as constituent elements have been miniaturized.

【０００３】ゲート長を例にとると、サブミクロンから
ハーフミクロンとゲート長は短くなり、さらには０．３
５μｍ、０．２５μｍ、０．１μｍと短くなる傾向にあ
る。ゲート長は短いほど高速動作に有利であるが、電極
部の抵抗は低く抑える必要がある。Taking the gate length as an example, the gate length is shortened from submicron to half micron, and further 0.3.
It tends to be short, such as 5 μm, 0.25 μm, and 0.1 μm. The shorter the gate length, the more advantageous for high-speed operation, but the resistance of the electrode portion must be kept low.

【０００４】シリコン表面に対する低抵抗の電極材料と
してＴｉ、Ｐｔ、Ｃｏ等のシリサイドが知られている。
これらのシリサイドはシリコンとの接触面におけるシー
ト抵抗を低くでき、Ａｌ等の配線にＭＯＳトランジスタ
を接続するのに適している。Silicide such as Ti, Pt or Co is known as an electrode material having a low resistance with respect to the silicon surface.
These silicides can reduce the sheet resistance at the contact surface with silicon and are suitable for connecting a MOS transistor to a wiring such as Al.

【０００５】ＭＯＳトランジスタのゲート電極として
は、多結晶シリコンや非晶質シリコン等のシリコン材料
が広く用いられている。ゲート電極をシリコンで形成し
た場合、ソース、ゲート、ドレインの材料がすべてシリ
コンとなる。サリサイド（自己整合シリサイド）プロセ
スを用いれば、これらのシリコン領域に同時にコンタク
トを形成することができる。Silicon materials such as polycrystalline silicon and amorphous silicon are widely used for the gate electrodes of MOS transistors. When the gate electrode is made of silicon, the source, gate and drain are all made of silicon. A salicide (self-aligned silicide) process can be used to simultaneously form contacts in these silicon regions.

【０００６】ＭＯＳトランジスタが微細化されるのにつ
れ、微小シリコン面積へ良好なコンタクトを形成するこ
とが要求される。また、トランジスタの微細化と共に、
ゲート長を短くするのみでなく、ショートチャネル効果
防止等のため、ソース／ドレイン領域は浅くする必要が
ある。As the MOS transistor is miniaturized, it is required to form a good contact with a small silicon area. Also, with the miniaturization of transistors,
In addition to shortening the gate length, it is necessary to make the source / drain regions shallow in order to prevent short channel effects.

【０００７】たとえば、ゲート長０．３５〜０．５μｍ
ではソース／ドレイン領域の深さは１５０〜２００ｎｍ
であるが、ゲート長０．２５μｍではソース／ドレイン
領域の深さは約１００ｎｍ、ゲート長０．１５μｍでは
ソース／ドレイン領域の深さは約８０ｎｍとなろう。For example, a gate length of 0.35 to 0.5 μm
Then, the depth of the source / drain region is 150 to 200 nm.
However, when the gate length is 0.25 μm, the depth of the source / drain region will be about 100 nm, and when the gate length is 0.15 μm, the depth of the source / drain region will be about 80 nm.

【０００８】[0008]

【発明が解決しようとする課題】このようにトランジス
タが微細化されてくると、従来のコンタクト形成技術で
は必ずしも良好なコンタクトをシリコン上に形成するこ
とができなくなる。When the transistor is miniaturized as described above, it is not always possible to form a good contact on silicon by the conventional contact forming technique.

【０００９】本発明の目的は、微細化されても十分良好
なコンタクトを形成することのできる半導体装置の製造
方法を提供することである。It is an object of the present invention to provide a method of manufacturing a semiconductor device which can form a sufficiently satisfactory contact even if it is miniaturized.

【００１０】[0010]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン（Ｓｉ）基板内のｐ型領域上に側壁
絶縁物領域を備えた絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを５×１０¹⁵ｃｍ^-2未満のドーズ量で
イオン注入する工程と、表面上にＣｏ膜、ＴｉＮ膜を積
層する工程と、前記基板を加熱して前記Ｃｏ膜と下地Ｓ
ｉ領域のサリサイド反応を行なわせる工程と、前記Ｔｉ
Ｎ膜を除去する工程とを含む。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming an insulated gate structure having a sidewall insulator region on a p-type region in a silicon (Si) substrate,
A step of implanting arsenic ions into the regions to be source / drain regions on both sides of the insulated gate structure at a dose amount of less than 5 × 10 ¹⁵ cm ^−2; a step of stacking a Co film and a TiN film on the surface; By heating the substrate, the Co film and the base S
performing the salicide reaction in the i region, and
And a step of removing the N film.

【００１１】[0011]

【作用】５×１０¹⁵ｃｍ^-2以上のＡｓドーズ量を採用す
ると、Ｃｏシリサイド層を形成してもシート抵抗が十分
下がらなかったり、シリサイド層が剥離する現象が生じ
る。砒素のイオン注入を、ドーズ量５×１０¹⁵ｃｍ^-2未
満に制限することにより、その上にＣｏ膜を形成し、Ｃ
ｏシリサイドを形成したときにシリサイド化工程が良好
に進む。When the As dose amount of 5 × 10 ¹⁵ cm ^-2 or more is adopted, the sheet resistance is not sufficiently lowered even if the Co silicide layer is formed, or the silicide layer is peeled off. By limiting the ion implantation of arsenic to a dose amount of less than 5 × 10 ¹⁵ cm ^-2 , a Co film is formed thereon, and C
o When the silicide is formed, the silicidation process proceeds well.

【００１２】また、Ｃｏ膜をＴｉＮ膜で覆った状態で加
熱して下地Ｓｉとシリサイド反応を行なわせることによ
り、低抵抗のＣｏシリサイド電極を得ることができる。
ＴｉＮ膜に保護作用があるものと考えられる。Further, by heating the Co film covered with the TiN film to cause a silicide reaction with the underlying Si, a Co silicide electrode having a low resistance can be obtained.
It is considered that the TiN film has a protective effect.

【００１３】半導体基板表面上に絶縁物領域で画定され
たシリコン領域を露出し、Ｃｏ膜、ＴｉＮ膜を積層し、
加熱することにより、サリサイド（自己整合シリサイ
ド）反応を行なわせることができる。A silicon region defined by an insulator region is exposed on the surface of the semiconductor substrate, and a Co film and a TiN film are laminated,
By heating, a salicide (self-aligned silicide) reaction can be performed.

【００１４】[0014]

【実施例】本発明の理解を深めるため、まず予備実験に
ついて説明する。図７（Ａ）、（Ｂ）は、予備実験に用
いたサンプルの形状およびサリサイド化条件を示す。EXAMPLES In order to deepen the understanding of the present invention, a preliminary experiment will be described first. FIGS. 7A and 7B show the shape of the sample used in the preliminary experiment and the salicide conditions.

【００１５】図７（Ａ）は、予備実験に用いたサンプル
の要部を概略的に示す。シリコン基板５１表面上に熱酸
化によりゲート酸化膜５２を形成し、その上にＣＶＤに
より非晶質シリコン層５３を形成する。非晶質シリコン
層５３およびその下のゲート酸化膜５２をゲート長ＧＬ
でパターニングする。FIG. 7A schematically shows the main part of the sample used in the preliminary experiment. A gate oxide film 52 is formed on the surface of the silicon substrate 51 by thermal oxidation, and an amorphous silicon layer 53 is formed thereon by CVD. The amorphous silicon layer 53 and the gate oxide film 52 thereunder are formed into a gate length GL.
Pattern with.

【００１６】このようにして形成された絶縁ゲート構造
の側壁を、ＣＶＤにより窒化シリコン層で埋め込み、リ
アクティブイオンエッチング（ＲＩＥ）を行なうことに
より、側壁絶縁物領域５６を形成する。The side wall of the insulated gate structure thus formed is filled with a silicon nitride layer by CVD and reactive ion etching (RIE) is performed to form a side wall insulator region 56.

【００１７】その後、表面からたとえば砒素イオンをイ
オン注入することにより、非晶質シリコン層５３を導電
性としてゲート電極とすると共に、ゲート電極両側にソ
ース／ドレイン領域５４、５５を形成する。なお、側壁
絶縁物領域形成前にも軽いイオン注入を行ない、ＬＤＤ
（lightly doped drain ）構造とする。After that, arsenic ions, for example, are ion-implanted from the surface to make the amorphous silicon layer 53 conductive and serve as a gate electrode, and source / drain regions 54 and 55 are formed on both sides of the gate electrode. It should be noted that light ion implantation is performed even before forming the sidewall insulator region, and LDD is performed.
(Lightly doped drain) structure.

【００１８】その後、スパッタリングで表面上に所定の
金属層を厚さＴ堆積し、下地シリコンとシリサイド反応
を行なわせることにより、シリサイド電極５８を形成す
る。シリサイド反応は、下地にシリコンが露出している
領域でのみ進行するため、自己整合されたサリサイド反
応となる。その後、未反応の金属層は除去する。Thereafter, a predetermined metal layer is deposited on the surface to a thickness of T by sputtering, and a silicide reaction with the underlying silicon is performed to form a silicide electrode 58. Since the silicide reaction proceeds only in the region where silicon is exposed on the base, it becomes a self-aligned salicide reaction. Then, the unreacted metal layer is removed.

【００１９】サリサイド反応を行なわせるための金属と
しては、図７（Ｂ）に示すＴｉ、Ｐｔ、Ｃｏの３種類を
用いた。金属層の厚さＴは、Ｔｉの場合は３０ｎｍ、Ｐ
ｔの場合は１０−３０ｎｍ、Ｃｏの場合は１８ｎｍとし
た。また、Ｔｉサリサイド反応はシリサイド反応を行な
わせるための第１アニールと相転移用の第２アニールを
含む２段アニールで行なった。Ｔｉの場合、第１アニー
ルは６７５℃で３０秒間、第２アニールは８００℃で３
０秒間行なった。As the metal for carrying out the salicide reaction, three kinds of Ti, Pt and Co shown in FIG. 7B were used. The thickness T of the metal layer is 30 nm for Ti, P
In the case of t, it was 10-30 nm, and in the case of Co, it was 18 nm. The Ti salicide reaction was performed by a two-step annealing including a first annealing for causing a silicide reaction and a second annealing for phase transition. For Ti, the first anneal is 675 ° C. for 30 seconds and the second anneal is 800 ° C. for 3 seconds.
It was performed for 0 seconds.

【００２０】なお、第１アニールと第２アニールの間に
未反応の金属層を除去するためのウォッシュアウトを行
なった。未反応のＴｉを除去するためには、ＮＨ₄ Ｏ
Ｈ：Ｈ ₂ Ｏ₂ ：Ｈ₂ Ｏ（１：１：２）混合溶液に６５℃
で９０秒間サンプルを浸漬した。Between the first annealing and the second annealing,
Perform a washout to remove unreacted metal layer
became. To remove unreacted Ti, NH_FourO
H: H ₂O₂: H₂65 ° C in O (1: 1: 2) mixed solution
Immerse the sample for 90 seconds.

【００２１】Ｐｔの場合は、６００℃で３０秒間の第１
アニールのみを行なった。第１アニール後、残った金属
層をＨＮＯ₃ ＋ＨＣｌで８０℃において６０秒間除去し
た。Ｃｏの場合は、７００−７５０℃で３０秒間の第１
アニールのみを行ない、未反応の金属はＨＣｌ：Ｈ₂ Ｏ
₂ ＝３：１の溶液で室温で約３分間除去した。In the case of Pt, the first for 30 seconds at 600 ° C.
Only annealing was performed. After the first anneal, the remaining metal layer was removed with HNO ₃ + HCl for 60 seconds at 80 ° C. In the case of Co, the first for 30 seconds at 700-750 ° C
Only annealing is performed, and unreacted metal is HCl: H ₂ O
Removed with ₂ = 3: 1 solution for about 3 minutes at room temperature.

【００２２】このようにして形成した種々のゲート長の
サリサイドゲート電極の特性を測定した。図８は、Ｔｉ
シリサイドゲート電極のシート抵抗のゲート長依存性を
示す。ゲート長が約２μｍ以上の領域においては、第１
アニール後のシート抵抗は約２０Ω／□程度であり、第
２アニール後はシート抵抗の値は約５Ω／□前後まで低
下した。これは、第１アニールによってＣ₄₉相のシリサ
イドが形成され、第２アニールによってＣ₄₉相が低抵抗
のＣ₅₄相に相転移したためと考えられる。The characteristics of the thus formed salicide gate electrodes having various gate lengths were measured. Figure 8 shows Ti
The gate length dependence of the sheet resistance of the silicide gate electrode is shown. In the region where the gate length is about 2 μm or more, the first
The sheet resistance after the annealing was about 20 Ω / □, and the value of the sheet resistance after the second annealing decreased to about 5 Ω / □. This is the first anneal is silicide formed C ₄₉ phase, phase C ₄₉ by a second annealing is considered due to a phase transition to C ₅₄ phase having a low resistance.

【００２３】ところが、ゲート長が２μｍから約０．４
μｍへと短くなるにつれ、第１アニール後のシート抵抗
はさほど増大しないにもかかわらず、第２アニール後の
抵抗が十分下がらなくなっている。すなわち、ゲート長
が短くなると、Ｃ₄₉からＣ₅₄への相転移が十分行なわれ
なくなるものと考えられる。However, the gate length is from 2 μm to about 0.4
As the sheet resistance after the first annealing does not increase so much as it becomes shorter to μm, the resistance after the second annealing does not fall sufficiently. That is, it is considered that the phase transition from C ₄₉ to C ₅₄ is not sufficiently performed when the gate length is shortened.

【００２４】さらに、ゲート長が０．４μｍ以下となる
と、第２アニールを行なってもシート抵抗は第１アニー
ル後とほとんど変化していない。すなわち、ゲート長が
約０．４μｍ以下の領域においては、相転移がほとんど
生じないものと考えられる。Further, when the gate length is 0.4 μm or less, the sheet resistance hardly changes after the first annealing even when the second annealing is performed. That is, it is considered that the phase transition hardly occurs in the region where the gate length is about 0.4 μm or less.

【００２５】また、ゲート長０．１μｍ以下のサンプル
はシート抵抗が急激に増大している。この現象は、Ｔｉ
シリサイドのグレーンが分離し、断線が生じ始めている
ものと考えられる。The sheet resistance of the sample having a gate length of 0.1 μm or less sharply increases. This phenomenon is
It is considered that the silicide grains are separated and the wire breakage is starting to occur.

【００２６】したがって、Ｔｉシリサイド電極は、ゲー
ト長が短くなると、特にゲート長０．４μｍ以下になる
と低抵抗が要求される電極としては不適切なものとな
る。図９は、Ｐｔシリサイドのシート抵抗をゲート長の
関数として示す。Ｐｔ層の厚さを１０ｎｍ、１５ｎｍ、
２０ｎｍ、３０ｎｍと変化させ、それぞれの場合に得ら
れたサリサイドゲート電極のシート抵抗を測定した。Therefore, the Ti silicide electrode becomes unsuitable as an electrode requiring a low resistance when the gate length becomes short, particularly when the gate length becomes 0.4 μm or less. FIG. 9 shows the sheet resistance of Pt silicide as a function of gate length. The thickness of the Pt layer is 10 nm, 15 nm,
The thickness was changed to 20 nm and 30 nm, and the sheet resistance of the salicide gate electrode obtained in each case was measured.

【００２７】Ｐｔシリサイド電極は、０．１μｍ以下の
ゲート長に至るまでシート抵抗が増大せず、１０Ω／□
以下にも達する比較的低いシート抵抗を実現している。
すなわち、Ｐｔシリサイドは、ゲート長が短くなっても
十分低抵抗のゲート電極を提供する可能性がある。The Pt silicide electrode does not increase the sheet resistance up to a gate length of 0.1 μm or less and has a resistance of 10 Ω / □.
It achieves a relatively low sheet resistance that reaches below.
That is, Pt silicide may provide a gate electrode having a sufficiently low resistance even if the gate length is shortened.

【００２８】しかしながら、図７（Ａ）に示す構成にお
いては、ゲート電極の形成と同時にソース／ドレインに
もシリサイド電極が形成されている。Ｐｔシリサイドを
用いた場合には、ソース／ドレイン領域の接合リーク電
流が大きいことが問題になる。However, in the structure shown in FIG. 7A, a silicide electrode is formed on the source / drain at the same time when the gate electrode is formed. When Pt silicide is used, there is a problem that the junction leak current in the source / drain region is large.

【００２９】図１０は、Ｐｔシリサイドを用いた場合の
リーク電流を示すグラフである。図１０（Ａ）は１０ｎ
ｍのＰｔ層を堆積した場合のリーク電流を示し、図１０
（Ｂ）は２０ｎｍのＰｔ層を堆積した場合のリーク電流
を示す。図９に示すように、シート抵抗はＰｔ層を厚く
する程低下する。FIG. 10 is a graph showing the leak current when Pt silicide is used. 10n in FIG.
10 shows a leakage current when a Pt layer of m is deposited, and FIG.
(B) shows a leak current when a 20 nm Pt layer is deposited. As shown in FIG. 9, the sheet resistance decreases as the Pt layer becomes thicker.

【００３０】なお、ソース／ドレイン領域は、Ａｓイオ
ンを加速電圧３０ｋｅＶで５×１０ ¹⁵のドーズ量でイオ
ン注入し、８５０℃で１０分間のアニールを行なって形
成したものである。The source / drain regions are made of As-iodine.
5 × 10 at an acceleration voltage of 30 keV ¹⁵The dose of Io
Shape and then annealed at 850 ° C for 10 minutes.
It was made.

【００３１】図１０（Ａ）と（Ｂ）を比較すると、Ｐｔ
層が１０ｎｍから２０ｎｍに増大すると、リーク電流は
５桁も増大してしまう。Ｐｔサリサイドを用いた場合に
は、シート抵抗を低減するためにＰｔ層を厚くすると、
ソース／ドレインのリーク電流が大きくなる。このた
め、Ｐｔシリサイド電極を実用化することは困難であ
る。Comparing FIGS. 10A and 10B, Pt
As the layer grows from 10 nm to 20 nm, the leakage current increases by as much as five orders of magnitude. When Pt salicide is used, if the Pt layer is thickened to reduce the sheet resistance,
Source / drain leakage current increases. Therefore, it is difficult to put the Pt silicide electrode into practical use.

【００３２】これは、Ｐｔシリサイドの抵抗率２８〜３
５μΩ・ｃｍがＴｉおよびＣｏのシリサイドの抵抗率１
３〜１６μΩ・ｃｍおよび１８〜２０μΩ・ｃｍと比べ
て比較的高く、所望のシート抵抗を得ようとすると、シ
リサイドの膜厚を厚くしなければならないためであろ
う。This is because the resistivity of Pt silicide is 28 to 3
5μΩ · cm is Ti and Co silicide resistivity 1
This is because the film thickness of the silicide must be increased in order to obtain a desired sheet resistance, which is relatively high as compared with 3 to 16 μΩ · cm and 18 to 20 μΩ · cm.

【００３３】図１１は、Ｃｏシリサイドを用いたときの
シート抵抗のゲート長依存性を示す。シリサイド化の熱
処理は、７００℃と７５０℃でそれぞれ３０秒間Ａｒ雰
囲気中で行なった。ゲート長が２μｍ以下になると、シ
ート抵抗は急激に増大している。このように高いシート
抵抗を有するゲート電極を用いて高性能の短チャネルト
ランジスタを実現することは困難である。FIG. 11 shows the gate length dependence of the sheet resistance when Co silicide is used. The heat treatment for silicidation was performed at 700 ° C. and 750 ° C. for 30 seconds in an Ar atmosphere. When the gate length is 2 μm or less, the sheet resistance rapidly increases. It is difficult to realize a high performance short channel transistor by using the gate electrode having such a high sheet resistance.

【００３４】本発明者らは、以上の実験結果に基づき、
最も有望と思われるＴｉサリサイドを用いたゲート構造
を実現するために研究を重ねた。しかしながら、Ｔｉサ
リサイドを用いたゲート電極において、ゲート長が０．
２５μｍ以下になると、１０Ω／□以下のシート抵抗を
得ることはできなかった。Based on the above experimental results, the present inventors
Studies have been repeated to realize a gate structure using Ti salicide, which seems to be the most promising. However, in the gate electrode using Ti salicide, the gate length is 0.
When the thickness was 25 μm or less, it was not possible to obtain a sheet resistance of 10 Ω / □ or less.

【００３５】図１は、本発明の実施例による半導体装置
の製造方法を概略的に示す。図１（Ａ）に示すように、
シリコン基板１上に厚さ約５ｎｍのゲート酸化膜２を熱
酸化により形成し、その上に非晶質シリコン層３を厚さ
約１６０ｎｍＣＶＤにより堆積する。好ましくは、非晶
質シリコン層３にｐチャネルＭＯＳＦＥＴの場合はＢＦ
₂ をｎチャネルＭＯＳＦＥＴの場合はＰをイオン注入す
る。さらに、非晶質シリコン層３の上にキャップ酸化膜
４を厚さ約５０ｎｍ堆積する。FIG. 1 schematically shows a method of manufacturing a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1 (A),
A gate oxide film 2 having a thickness of about 5 nm is formed on a silicon substrate 1 by thermal oxidation, and an amorphous silicon layer 3 is deposited on the gate oxide film 2 by a thickness of about 160 nm by CVD. Preferably, the amorphous silicon layer 3 is BF in the case of a p-channel MOSFET.
_{When 2} is an n-channel MOSFET, P is ion-implanted. Further, a cap oxide film 4 is deposited on the amorphous silicon layer 3 to a thickness of about 50 nm.

【００３６】その後、キャップ酸化膜４の上にホトレジ
ストマスクを形成し、ＲＩＥによってパターニングする
ことにより、図示のようなパターニングしたゲート酸化
膜２、非晶質シリコン層３、キャップ酸化層４の構造を
得る。その後、シリコン基板１表面上を軽く酸化し、厚
さ約５ｎｍの酸化膜５を形成する。Then, a photoresist mask is formed on the cap oxide film 4 and patterned by RIE to form the patterned structure of the gate oxide film 2, the amorphous silicon layer 3 and the cap oxide layer 4 as shown in the figure. obtain. Then, the surface of the silicon substrate 1 is lightly oxidized to form an oxide film 5 having a thickness of about 5 nm.

【００３７】ｎチャネルＭＯＳトランジスタを形成する
場合は、基板内にｐ型シリコン領域を形成しておき、Ａ
ｓイオンを加速電圧１０ｋｅＶでドーズ量４×１０¹³ｃ
ｍ^-2イオン注入する。また、ｐチャネルＭＯＳトランジ
スタを形成する場合は、ｎ型シリコン領域を形成してお
き、ＢＦ₂ イオンを加速電圧１０ｋｅＶでドーズ量１×
１０¹⁴ｃｍ^-2イオン注入する。When an n-channel MOS transistor is formed, a p-type silicon region is formed in the substrate and A
Dosage of s ions at an acceleration voltage of 10 keV and a dose of 4 × 10 ¹³ c
m ⁻² ion implantation is performed. When forming a p-channel MOS transistor, an n-type silicon region is formed in advance, and BF ₂ ions are accelerated at an acceleration voltage of 10 keV and a dose amount of 1 ×.
^Implant 10 ¹⁴ cm ^-2 ions.

【００３８】その後、表面上にＣＶＤでシリコン窒化膜
を厚さ約７０ｎｍ堆積し、ＲＩＥによって異方性エッチ
ングを行なうことにより、図１（Ｂ）に示すような側壁
絶縁物領域６を形成する。その後、シリコン表面上に残
る酸化膜５をエッチングし、新たに酸化膜５を厚さ約５
ｎｍ形成した。Thereafter, a silicon nitride film having a thickness of about 70 nm is deposited on the surface by CVD, and anisotropic etching is performed by RIE to form a sidewall insulator region 6 as shown in FIG. 1 (B). After that, the oxide film 5 remaining on the silicon surface is etched to newly form the oxide film 5 with a thickness of about 5
nm formed.

【００３９】この状態で上部より、ｎチャネルＭＯＳト
ランジスタを形成する場合は、Ａｓイオンを加速電圧３
０ｋｅＶでドーズ量３×１０¹⁵ｃｍ^-2イオン注入する。
ｐチャネルＭＯＳトランジスタを形成する場合は、ＢＦ
₂ イオンを加速電圧２０ｋｅＶでドーズ量５×１０¹⁵ｃ
ｍ^-2イオン注入する。In this state, when forming an n-channel MOS transistor from above, As ions are accelerated to a voltage of 3
Ion implantation is performed with a dose of 3 × 10 ¹⁵ cm ^{-2 at 0} keV.
When forming a p-channel MOS transistor, BF
₂ ions with an acceleration voltage of 20 keV and a dose of 5 × 10 ¹⁵ c
m ⁻² ion implantation is performed.

【００４０】その後、８５０℃で２０分間Ｎ₂ 雰囲気中
でアニールすることにより、イオン注入した不純物を活
性化し、非晶質シリコン層３を導電性のゲート電極３と
し、ゲート電極両側にソース／ドレイン領域７、８を形
成する。Then, by annealing in a N ₂ atmosphere at 850 ° C. for 20 minutes, the ion-implanted impurities are activated and the amorphous silicon layer 3 is used as a conductive gate electrode 3, and the source / drain is formed on both sides of the gate electrode. Regions 7 and 8 are formed.

【００４１】次に、図１（Ｃ）に示すように、半導体基
板を希ＨＦ水溶液に浸漬することにより、キャップ酸化
膜４およびシリコン基板表面上の酸化膜５を除去する。
図１（Ｄ）に示すように、シリコン基板１表面上にスパ
ッタリングでＣｏ膜１１を厚さ約１０ｎｍ堆積し、さら
にその上にＴｉＮ膜１２を厚さ約２０ｎｍ堆積する。Next, as shown in FIG. 1C, the semiconductor substrate is dipped in a dilute HF aqueous solution to remove the cap oxide film 4 and the oxide film 5 on the surface of the silicon substrate.
As shown in FIG. 1D, a Co film 11 is deposited on the surface of the silicon substrate 1 by sputtering to a thickness of about 10 nm, and a TiN film 12 is further deposited thereon to a thickness of about 20 nm.

【００４２】続いて、図１（Ｅ）に示すように、４５０
℃で約３０分間Ａｒ雰囲気中の第１アニールを行なうこ
とにより、シリサイド化反応を行なわせる。シリサイド
化反応は、シリコンとＣｏが接触している領域でのみ発
生し、サリサイド化反応となる。このようにして、ゲー
ト電極３上にサリサイド電極１１ｇが形成され、ソース
／ドレイン領域７、８上にサリサイド電極１１ｓ、１１
ｄが形成される。Then, as shown in FIG.
The silicidation reaction is carried out by performing the first annealing in the Ar atmosphere at 30 ° C. for about 30 minutes. The silicidation reaction occurs only in the region where silicon and Co are in contact, and becomes a salicide reaction. In this way, the salicide electrode 11g is formed on the gate electrode 3, and the salicide electrodes 11s, 11 are formed on the source / drain regions 7, 8.
d is formed.

【００４３】図１（Ｆ）に示すように、残ったＴｉＮ膜
１２をＮＨ₄ ＯＨ：Ｈ₂ Ｏ₂ ：Ｈ₂Ｏ＝１：１：２の溶
液に６５℃で９０秒間浸漬することにより除去し、続い
て未反応のＣｏ膜１１をＨＣｌ：Ｈ₂ Ｏ₂ ＝３：１溶液
に室温で３分間浸漬することにより除去し、図に示す構
造を得る。その後、７５０℃で３０秒間Ａｒ雰囲気中の
第２アニールを行なうことにより、Ｃｏシリサイドの低
抵抗化を行なう。As shown in FIG. 1F, the remaining TiN film 12 is removed by immersing it in a solution of NH ₄ OH: H ₂ O ₂ : H ₂ O = 1: 1: 2 at 65 ° C. for 90 seconds. Then, the unreacted Co film 11 is removed by immersing it in a solution of HCl: H ₂ O ₂ = 3: 1 at room temperature for 3 minutes to obtain the structure shown in the figure. Then, the second annealing is performed at 750 ° C. for 30 seconds in an Ar atmosphere to reduce the resistance of Co silicide.

【００４４】このようにして、低抵抗のサリサイド電極
を有するＭＯＳトランジスタを得ることができる。上述
の工程に従い、種々のゲート長のサンプルを作成し、そ
れぞれのゲート電極におけるシート抵抗を測定した。図
２は、シート抵抗の測定結果を示すグラフである。横軸
はゲート長をμｍで示し、縦軸はシート抵抗をΩ／□で
示す。実線の曲線はｎチャネルＭＯＳトランジスタのゲ
ート電極について測定した結果を示し、破線はｐチャネ
ルＭＯＳトランジスタのゲート電極について測定した結
果を示す。In this way, a MOS transistor having a low resistance salicide electrode can be obtained. Samples having various gate lengths were prepared according to the above-described steps, and the sheet resistance of each gate electrode was measured. FIG. 2 is a graph showing the measurement results of sheet resistance. The horizontal axis represents the gate length in μm, and the vertical axis represents the sheet resistance in Ω / □. The solid line curve shows the result measured on the gate electrode of the n-channel MOS transistor, and the broken line shows the result measured on the gate electrode of the p-channel MOS transistor.

【００４５】ｐチャネルＭＯＳトランジスタにおいて
は、ゲート長が０．１μｍ以下に至るまでほぼ５−６Ω
／□程度の低いシート抵抗が実現されている。ｎチャネ
ルＭＯＳトランジスタにおいては、ゲート長が１μｍ以
下になるとシート抵抗は徐々に増大しているが、これ
は、できあがり寸法が０．１より細っているからであ
る。９Ω／□と測定されたシート抵抗は、実際はｎチャ
ネル同様５Ω／□になっていると思われる。ゲート長
０．１μｍにおいてもシート抵抗は約９Ω／□であり、
十分実用化に耐える値である。In the p-channel MOS transistor, the gate length is about 5-6Ω until the gate length reaches 0.1 μm or less.
A sheet resistance as low as / □ is realized. In the n-channel MOS transistor, the sheet resistance gradually increases when the gate length becomes 1 μm or less, because the finished dimension is smaller than 0.1. The sheet resistance measured as 9Ω / □ seems to be actually 5Ω / □ as in the n-channel. The sheet resistance is about 9Ω / □ even when the gate length is 0.1 μm.
It is a value that can be put to practical use.

【００４６】図１１に示す測定結果と比較すると、本実
施例にしたがって、短チャネルＭＯＳトランジスタのゲ
ート電極として極めて優れたシート抵抗が得られたこと
が判る。この原因を解明するため、ＳＩＭＳ（２次イオ
ン質量分析）測定を行なった。Comparison with the measurement results shown in FIG. 11 shows that according to this example, an extremely excellent sheet resistance was obtained as the gate electrode of the short channel MOS transistor. In order to elucidate the cause of this, SIMS (secondary ion mass spectrometry) measurement was performed.

【００４７】図３は、本実施例にしたがって作成したサ
ンプルのＳＩＭＳ測定結果を示すグラフである。図にお
いて、横軸は深さを表すエッチング時間を分でを示し、
縦軸は２次イオン強度をカウント／秒で示す。図３
（Ａ）は第１アニール前の状態を示し、図３（Ｂ）は第
１アニール後の状態を示す。FIG. 3 is a graph showing the SIMS measurement results of the sample prepared according to this example. In the figure, the horizontal axis shows the etching time in minutes, which represents depth.
The vertical axis represents the secondary ion intensity in counts / second. Figure 3
3A shows a state before the first annealing, and FIG. 3B shows a state after the first annealing.

【００４８】第１アニールによりＣｏとＳｉの反応が進
み、Ｃｏシリサイドが形成されていることが窺える。な
お、Ｏは意図して導入した元素ではないが表面近傍に分
布している。It can be seen that the reaction between Co and Si proceeds due to the first annealing and Co silicide is formed. Note that O is not an element introduced intentionally, but is distributed in the vicinity of the surface.

【００４９】図４は、図１１に結果を示した参考例のサ
ンプルについてのＳＩＭＳ測定結果を示す。横軸は図３
同様エッチング時間を分で示し、縦軸は２次イオン強度
をカウント／秒で示す。FIG. 4 shows SIMS measurement results for the sample of the reference example whose results are shown in FIG. The horizontal axis is Fig. 3
Similarly, the etching time is shown in minutes, and the vertical axis shows the secondary ion intensity in counts / second.

【００５０】図４において顕著なことは、第１アニール
前には表面近傍にのみ局在していたＯの分布が、第１ア
ニール後は深く侵入していることである。この酸素の進
入がシート抵抗低減に対する障害の原因ではないかと考
えられる。What is remarkable in FIG. 4 is that the distribution of O localized only near the surface before the first annealing penetrates deeply after the first annealing. It is considered that the invasion of oxygen is the cause of an obstacle to the reduction of the sheet resistance.

【００５１】このようにして、Ｃｏ層の上面をＴｉＮ層
で覆い、サリサイド反応を行なわせることにより、低い
シート抵抗を実現できることが判った。ところで、ｎチ
ャネルＭＯＳトランジスタにおいて、ソース／ドレイン
領域のコンタクト抵抗を低減させるため、Ａｓイオンの
注入量を増大させると、かえってシート抵抗が上昇し、
さらにはシリサイド膜が紙のように剥がれてしまう現象
が見出された。As described above, it was found that a low sheet resistance can be realized by covering the upper surface of the Co layer with the TiN layer and causing the salicide reaction. By the way, in the n-channel MOS transistor, if the implantation amount of As ions is increased in order to reduce the contact resistance of the source / drain regions, the sheet resistance rather rises.
Furthermore, it was found that the silicide film was peeled off like paper.

【００５２】図５は、種々の第１アニール条件でＡｓイ
オン注入量を変化させたときのシート抵抗の結果を示す
図表である。図表中、横方向に第１アニールの条件をと
り、縦方向にＡｓイオンの注入量を示す。なお、Ａｓイ
オンは加速電圧３０ｋｅＶで注入した。FIG. 5 is a table showing the results of sheet resistance when the As ion implantation amount is changed under various first annealing conditions. In the figure, the first annealing condition is taken in the horizontal direction and the As ion implantation amount is shown in the vertical direction. The As ions were implanted at an acceleration voltage of 30 keV.

【００５３】なお、第１アニール後、残存する金属をウ
ォッシュアウトし、その時点でのシート抵抗を測定し
た。そのシート抵抗は各欄の右上に示されている。ま
た、ウォッシュアウト後、７５０℃で３０秒間の第２ア
ニールを行なった。第２アニール後のシート抵抗は右下
に示されている。After the first annealing, the remaining metal was washed out, and the sheet resistance at that time was measured. The sheet resistance is shown in the upper right of each column. After the washout, the second annealing was performed at 750 ° C. for 30 seconds. The sheet resistance after the second anneal is shown in the bottom right.

【００５４】表中、○は十分低いシート抵抗を有する良
好なゲート電極を得られた場合を示し、△はシート抵抗
は下がっているがウォッシュアウト後の表面がやや白い
サンプルが得られた場合を示す。また、×はシート抵抗
が高い場合とサリサイド膜自体が剥がれてしまった場合
を示す。ＣｏＳｉ、ＣｏＳｉ₂ は本来ＨＣｌ＋Ｈ₂ Ｏ ₂
に不溶性であるはずだが、何らかの理由で性質が変化し
ていることが考えられる。In the table, ◯ means that the sheet resistance is sufficiently low.
Shows the case where a good gate electrode was obtained, △ indicates sheet resistance
Is down, but the surface after washout is slightly white
The case where a sample is obtained is shown. Also, × is the sheet resistance
Is high and the salicide film is peeled off
Indicates. CoSi, CoSi₂Is originally HCl + H₂O ₂
Should be insoluble in
It is possible that

【００５５】この表から、１次アニールとしては６００
−７５０℃の比較的高温よりも４５０℃付近の比較的低
温の方が好ましいことが判る。さらに、Ａｓイオン注入
量が５×１０¹⁵以上の場合には、第１アニールの温度が
比較的高温の場合はもちろん、第１アニールを比較的低
温にしても良好なサリサイド電極が得られないことが判
る。From this table, the primary annealing is 600
It can be seen that a relatively low temperature near 450 ° C. is preferable to a relatively high temperature of −750 ° C. Furthermore, when the As ion implantation amount is 5 × 10 ¹⁵ or more, not only when the temperature of the first annealing is relatively high, but also when the temperature of the first annealing is relatively low, a good salicide electrode cannot be obtained. I understand.

【００５６】したがって、ｎチャネルＭＯＳトランジス
タにおいてはソース／ドレイン領域形成のためのＡｓイ
オン注入は５×１０¹⁵ｃｍ^-2未満のドーズ量で行なうこ
とが必要である。Therefore, in the n-channel MOS transistor, As ion implantation for forming the source / drain regions must be performed with a dose amount of less than 5 × 10 ¹⁵ cm ^-2 .

【００５７】また、ゲート長が約０．３μｍ以下となる
と、ソース／ドレイン領域の深さは約１００ｎｍ以下と
浅くなる。このような状態において、堆積するＣｏ膜厚
を１５ｎｍを越えて厚くすると、サリサイド工程におい
て接合が破壊される危険性がある。When the gate length is about 0.3 μm or less, the depth of the source / drain region is about 100 nm or less, which is shallow. In such a state, if the deposited Co film thickness is made thicker than 15 nm, there is a risk of breaking the junction in the salicide process.

【００５８】図６（Ａ）は、スパッタ膜の厚さ（横軸）
とシリサイド後のシート抵抗（縦軸）の関係を示す。所
定厚さのＣｏ膜をスパッタリングで堆積し、Ａｒ雰囲気
中のラピッドサーマルアニール（ＲＴＡ）で約７００
℃、３０秒間のアニールを行なった結果、得たシート抵
抗を示す。参考のため、Ｔｉ膜の膜厚によるシート抵抗
の変化も調べた。FIG. 6A shows the thickness of the sputtered film (horizontal axis).
And the sheet resistance after suicide (vertical axis). A Co film having a predetermined thickness is deposited by sputtering, and a rapid thermal annealing (RTA) in an Ar atmosphere is performed to about 700.
The sheet resistance obtained as a result of annealing at 30 ° C. for 30 seconds is shown. For reference, the change in sheet resistance depending on the film thickness of the Ti film was also examined.

【００５９】所定厚さのＴｉ膜をスパッタリングで堆積
し、Ａｒ＋Ｎ₂ 雰囲気中で約６７５℃の第１アニールを
ＲＴＡで行ない、ウォッシュアウト後、Ａｒ雰囲気中約
８００℃の第２アニールをＲＴＡで行なった。得られる
シート抵抗は全体としてＣｏシリサイド膜の方がＴｉシ
リサイド膜よりも低い。A Ti film having a predetermined thickness is deposited by sputtering, a first anneal at about 675 ° C. is performed by RTA in an Ar + N ₂ atmosphere, and after a washout, a second anneal at about 800 ° C. in an Ar atmosphere is performed by RTA. It was The obtained sheet resistance of the Co silicide film is lower than that of the Ti silicide film as a whole.

【００６０】図６（Ａ）から明らかなように、Ｃｏ膜厚
を５ｎｍ未満とすると、得られるシート抵抗が増加して
しまう。したがって、堆積するＣｏ膜の厚さは５−１５
ｎｍの範囲とすることが好ましい。なお、最終的に得ら
れるＣｏサリサイド電極の厚さは、堆積したＣｏ膜の厚
さの約３．５倍である。As is clear from FIG. 6A, when the Co film thickness is less than 5 nm, the obtained sheet resistance increases. Therefore, the deposited Co film has a thickness of 5-15
It is preferably in the range of nm. The thickness of the finally obtained Co salicide electrode is about 3.5 times the thickness of the deposited Co film.

【００６１】なお、ゲート長が０．５μｍ以下の場合に
も同様の状況があり、この場合、Ｃｏ膜の厚さは５−２
０ｎｍの範囲が好ましい。さらに、ＴｉＮ膜でＣｏ膜を
覆い、表面から進入する酸素を遮蔽しても、Ｓｉ表面上
にもともと酸素原子が付着している場合がある。Ｓｉ表
面が酸素によって汚染されている場合、上述の工程を行
なっても良好なＣｏサリサイド電極が得難くなることが
ある。The same situation occurs when the gate length is 0.5 μm or less. In this case, the thickness of the Co film is 5-2.
The range of 0 nm is preferred. Further, even if the Co film is covered with a TiN film to block oxygen entering from the surface, oxygen atoms may originally adhere to the Si surface. When the Si surface is contaminated with oxygen, it may be difficult to obtain a good Co salicide electrode even if the above steps are performed.

【００６２】このような状況に対処するためには、Ｃｏ
膜の堆積前にＴｉ膜を薄く形成することが好ましい。す
なわち、Ｓｉ側からＴｉ／Ｃｏ／ＴｉＮの３層の積層を
形成し、サリサイド化を行なうことが好ましい。To deal with such a situation, Co
It is preferable to form a thin Ti film before depositing the film. That is, it is preferable to form a three-layer stack of Ti / Co / TiN from the Si side to perform salicidation.

【００６３】Ｃｏ膜の下にＴｉ膜を形成しておくと、Ｓ
ｉ表面に僅かの酸化膜があってもＴｉが酸化膜を還元
し、良好にサリサイド化が進行する。さらに、Ｔｉ膜上
のＣｏサリサイドはエピタキシャルに成長し、表面が平
坦になり、接合リークが減少する。If a Ti film is formed under the Co film, S
Even if there is a slight oxide film on the i surface, Ti reduces the oxide film, and salicide is satisfactorily promoted. Further, Co salicide on the Ti film grows epitaxially, the surface becomes flat, and the junction leak is reduced.

【００６４】図６（Ｂ）は、Ｔｉサリサイド、Ｐｔサリ
サイド、および上述のＴｉＮ層で覆ったＣｏ膜を用いた
Ｃｏサリサイドを用いたＣＭＯＳリングオッシレータの
遅延時間の測定結果を示す。横軸にゲート長ＧＬをμｍ
で示し、縦軸に１ゲート当たりの遅延時間ｔｐｄをピコ
秒で示す。FIG. 6B shows the measurement results of the delay time of the CMOS ring oscillator using the Ti salicide, the Pt salicide, and the Co salicide using the Co film covered with the TiN layer described above. Gate length GL is μm on the horizontal axis
And the vertical axis represents the delay time tpd per gate in picoseconds.

【００６５】Ｔｉサリサイドのリングオッシレータの場
合、ゲート長０．１μｍ以下でゲート抵抗が４０Ω／□
と異常に上昇する（図８参照）ため、ＣＭＯＳ動作速度
も急に遅くなった。In the case of a Ti salicide ring oscillator, the gate resistance is 40 Ω / □ when the gate length is 0.1 μm or less.
As a result, the CMOS operating speed suddenly slows down (see FIG. 8).

【００６６】Ｐｔサリサイドのリングオッシレータの場
合は、接合がリークしないようにＰｔ膜厚を薄くしたた
め、ゲート抵抗が全体的に４０Ω／□前後となり、ＣＭ
ＯＳ動作速度も遅くなった。In the case of the Pt salicide ring oscillator, since the Pt film thickness is made thin so that the junction does not leak, the gate resistance is generally around 40 Ω / □, and the CM
The OS operating speed also slowed down.

【００６７】ＴｉＮキャップＣｏサリサイドのリングオ
ッシレータの場合は、ゲート長によらず、ゲート抵抗が
約５Ω／□前後と低く、かつ一定に保て、ＣＭＯＳ動作
速度はゲート長が短くなるほど単調に速くなった。ゲー
ト長０．１μｍで２１ピコ秒の遅延時間に達した。ま
た、ゲート長０．７５μｍにおいては、ゲート当たりの
遅延時間が１８ピコ秒に達した。In the case of the TiN cap Co salicide ring oscillator, the gate resistance is kept low at around 5 Ω / □ regardless of the gate length and kept constant, and the CMOS operating speed is monotonically faster as the gate length becomes shorter. became. A delay time of 21 picoseconds was reached with a gate length of 0.1 μm. Further, when the gate length was 0.75 μm, the delay time per gate reached 18 picoseconds.

【００６８】図５に示す図表に関連し、Ａｓを多量にド
ープした場合にシリサイド膜の白濁や剥離が生じ得るこ
とを説明した。本発明者らは、この点をさらに解明すべ
く、研究、実験を行なった。With reference to the chart shown in FIG. 5, it has been explained that white turbidity or peeling of the silicide film may occur when a large amount of As is doped. The present inventors conducted research and experiments in order to further clarify this point.

【００６９】Ｓｉウエハ全面に、Ａｓをドース量５×１
０¹⁵ｃｍ^-2、加速エネルギ３０ｋｅＶでイオン注入し、
その上に厚さ約１０ｎｍのＣｏ膜と厚さ約２０ｎｍのＴ
ｉＮ膜をスパッタリングで堆積し、ランプ加熱によるＲ
ＴＡで約６５０℃で３０秒間アニールした。その後、Ｔ
ｉＮ膜をＮＨ₄ ＯＨ＋Ｈ₂ Ｏ₂ ＋Ｈ₂ Ｏで除去し、残っ
たＣｏ膜をＨＣｌ＋Ｈ₂ Ｏ₂ で除去した。As dose 5 × 1 on the entire surface of the Si wafer.
Ion implantation at 0 ¹⁵ cm ^-2 and acceleration energy of 30 keV,
On top of that, a Co film with a thickness of about 10 nm and a T film with a thickness of about 20 nm are formed.
The iN film is deposited by sputtering, and R is heated by lamp heating.
Annealed in TA at about 650 ° C. for 30 seconds. Then T
The iN film was removed with NH ₄ OH + H ₂ O ₂ + H ₂ O, and the remaining Co film was removed with HCl + H ₂ O ₂ .

【００７０】図１２は、このようにして作成したサンプ
ルウエハの表面の状態を概略的に示す。イオンインチＳ
ｉウエハ２０の中央部２１は、シリサイド膜が剥離し、
Ｓｉ表面が露出している。その周囲には、白濁したシリ
サイド膜領域２２が存在する。ウエハ２０のさらに周縁
部には、白濁を生じていない正常なシリサイド膜２３が
存在する。中央のＳｉ基板露出部２１と白濁シリサイド
領域２２の境界領域２４、および白濁領域２２と正常領
域２３の境界領域２５の走査型電子顕微鏡写真を以下に
示す。FIG. 12 schematically shows the surface condition of the sample wafer thus prepared. Ion inch S
In the central portion 21 of the i-wafer 20, the silicide film is peeled off,
The Si surface is exposed. A white turbid silicide film region 22 exists around it. A normal silicide film 23, which is not clouded, is present on the peripheral edge of the wafer 20. Scanning electron micrographs of a boundary region 24 between the exposed Si substrate 21 and the cloudy silicide region 22 and a boundary region 25 between the cloudy region 22 and the normal region 23 are shown below.

【００７１】図１３は、中央側の境界領域２４の５００
０倍写真を示す。図１４は、同じ領域の２００００倍写
真を示す。これらの写真から明らかなように、白濁領域
においては、ほぼ円錐状の突起が多数密集して発生して
いる。なお、写真下側に観察される突起のない領域は、
シリサイド膜が剥離したＳｉ基板表面を示している。FIG. 13 shows the boundary area 24 on the center side of 500.
A zero-time photograph is shown. FIG. 14 shows a 20000 × photograph of the same area. As is clear from these photographs, many conical protrusions are densely generated in the cloudy region. In addition, the area without protrusions observed on the lower side of the photograph is
The surface of the Si substrate from which the silicide film is peeled off is shown.

【００７２】図１５は、白濁領域と正常領域の境界部分
２５の５０００倍走査電子顕微鏡写真である。図１６
は、同じ領域の２００００倍写真である。FIG. 15 is a 5000 times scanning electron micrograph of the boundary portion 25 between the cloudy region and the normal region. FIG.
Is a 20000 times photograph of the same region.

【００７３】この領域においては、基板表面上の突起が
密集はしていないが、多数ランダムに発生している。ま
た、一部の突起はその頂上部分が破れ、内部が観察され
る。これらの写真から判断すると、突起部は皮膜状のも
ので内部は空洞となっているようである。In this region, the projections on the surface of the substrate are not dense, but they are randomly generated. Moreover, the top portion of some of the protrusions is broken, and the inside is observed. Judging from these photographs, it seems that the protrusions are film-like and the inside is hollow.

【００７４】図１７は、水と５０％ＨＦ水溶液を、Ｈ₂
Ｏ：ＨＦ＝１００：３の比で混合した１．５％希弗酸水
溶液にウエハを浸漬した後、その表面を観察した走査型
電子顕微鏡写真を示す。なお、観察している場所は外側
の境界領域２５であり、倍率は１００００倍である。弗
酸処理を行なった表面には突起が存在せず、突起の痕跡
のみが観察される。突起は希弗酸水溶液に溶解したもの
と考えられる。FIG. 17 shows that water and a 50% HF aqueous solution are mixed with H ₂
A scanning electron micrograph of the surface of a wafer after immersing the wafer in a 1.5% dilute aqueous solution of hydrofluoric acid mixed at a ratio of O: HF = 100: 3 is shown. The place being observed is the outer boundary region 25, and the magnification is 10,000 times. No protrusions are present on the surface treated with hydrofluoric acid, and only traces of protrusions are observed. It is considered that the protrusions are dissolved in a dilute aqueous solution of hydrofluoric acid.

【００７５】この結果、および後に説明する２次イオン
質量分析（ＳＩＭＳ）およびＸ線を用いた光電子化学分
析（ＥＳＣＡ）の結果等から、三角形の突起はシリコン
酸化膜でできているものと考えられる。シリコン酸化膜
は、ＨＦ処理によって溶解し、その後にはＳｉ表面が露
出しているようである。露出部の周囲は、ＣｏＳｉ₂と
考えられる。From these results and the results of secondary ion mass spectrometry (SIMS) and photoelectrochemical analysis (ESCA) using X-rays, which will be described later, it is considered that the triangular protrusions are made of a silicon oxide film. . It seems that the silicon oxide film is dissolved by the HF treatment and then the Si surface is exposed. The periphery of the exposed portion is considered to be CoSi ₂ .

【００７６】Ｓｉに対するｎ型不純物であるＡｓは、シ
リサイド中においては大きな拡散係数を有することが知
られている。Ａｓを高濃度にドープしたＳｉ表面上のシ
リサイド膜に、シリコン酸化物と考えられる突起が発生
する原因を以下のようにして究明した。It is known that As, which is an n-type impurity for Si, has a large diffusion coefficient in silicide. The cause of the formation of protrusions, which are considered to be silicon oxide, on the silicide film on the Si surface doped with As in a high concentration was investigated as follows.

【００７７】Ｃｏ膜、ＴｉＮ膜堆積後の第１アニール温
度を変化させた時の影響を調べた。まず、Ｓｉウエハに
Ａｓを加速エネルギ３０ｋｅＶ、ドーズ量５×１０¹⁵ｃ
ｍ^-2でイオン注入し、約８５０℃で窒素（Ｎ₂ ）雰囲気
中で約５分間の活性化熱処理を行なった。Ｓｉウエハ表
面を１．５％ＨＦ水溶液で約９０秒間処理し、表面の酸
化膜を除去した後、厚さ約１０ｎｍのＣｏ膜を加熱なし
で、続いて厚さ約２０ｎｍのＴｉＮ膜を約３００℃の基
板温度でスパッタリングによって堆積した。続いて、Ａ
ｒ雰囲気中で第１アニールを行なった。アニール温度は
６００℃から７５０℃の範囲で変化させ、処理時間は３
０秒に設定した。第１アニール後、アンモニア＋過酸化
水素＋水の水溶液によってＴｉＮ膜を約６５℃で９０秒
間でウォッシュアウトし、次にＨＣｌ＋過酸化水素液で
Ｃｏ膜を室温で約３分間ウォッシュアウトした。次に、
ウエハにＡｒ雰囲気中で約７５０℃、３０秒間の第２ア
ニールを行なった。The effect of changing the first annealing temperature after depositing the Co film and the TiN film was examined. First, As is applied to a Si wafer with an acceleration energy of 30 keV and a dose amount of 5 × 10 ¹⁵ c.
Ion implantation was performed at m ⁻² , and activation heat treatment was performed at about 850 ° C. for about 5 minutes in a nitrogen (N ₂ ) atmosphere. The surface of the Si wafer was treated with a 1.5% HF aqueous solution for about 90 seconds to remove the oxide film on the surface, the Co film with a thickness of about 10 nm was not heated, and then the TiN film with a thickness of about 20 nm was about 300. It was deposited by sputtering at a substrate temperature of ° C. Then, A
First annealing was performed in an r atmosphere. The annealing temperature is changed in the range of 600 to 750 ° C, and the processing time is 3
It was set to 0 seconds. After the first annealing, the TiN film was washed out with an aqueous solution of ammonia + hydrogen peroxide + water at about 65 ° C. for 90 seconds, and then with a HCl + hydrogen peroxide solution, the Co film was washed out at room temperature for about 3 minutes. next,
The wafer was subjected to a second annealing at about 750 ° C. for 30 seconds in Ar atmosphere.

【００７８】図１８は、この実験の結果を示す。○は良
好にシリサイド化が進行し、抵抗が下がったサンプルを
示す。×は白濁が生じ、高抵抗になったサンプルを示
す。図１８の結果から判断すると、白濁現象は第１アニ
ール温度にはあまり依存せず、Ａｓ濃度に強く依存して
いることが判る。すなわち、Ａｓ濃度が３〜４×１０¹⁵
／ｃｍ² 以上になると白濁が生じることが判る。FIG. 18 shows the results of this experiment. O indicates a sample in which the silicidation progressed well and the resistance decreased. X indicates a sample in which white turbidity occurred and the resistance became high. Judging from the results of FIG. 18, it can be seen that the white turbidity phenomenon does not much depend on the first annealing temperature but strongly depends on the As concentration. That is, the As concentration is 3 to 4 × 10 ¹⁵
It can be seen that white turbidity occurs when the density is higher than / cm ² .

【００７９】次に、第１アニールの温度の影響がシリサ
イド膜の白濁にどのように及ぶかを調べた。Ａｓ注入量
を５×１０¹⁵ｃｍ^-2に固定し、第１アニール温度をＲＴ
Ａ装置内で４５０℃と６５０℃とし、アニール時間を３
０秒、５分、１０分に変化してシリサイド化を行なっ
た。その後、ウエハを６５℃に保持したアンモニア＋過
酸化水素＋水に浸漬し、９０秒間ＴｉＮ膜をウォッシュ
アウトした。Next, the influence of the temperature of the first annealing on the cloudiness of the silicide film was examined. The As implantation amount is fixed at 5 × 10 ¹⁵ cm ^-2 , and the first annealing temperature is set to RT.
Annealing time is set to 3 at 450 ° C and 650 ° C in apparatus A.
The silicidation was performed at 0 seconds, 5 minutes, and 10 minutes. Then, the wafer was immersed in ammonia + hydrogen peroxide + water held at 65 ° C. to wash out the TiN film for 90 seconds.

【００８０】次に、ウエハを室温に保ったＨＣｌ＋過酸
化水素に浸漬し、３分間Ｃｏ膜をウォッシュアウトし
た。その後、Ａｒ雰囲気中で７５０℃、３０秒の第２ア
ニールを行なった。各サンプルについて、各工程終了後
のシート抵抗を測定した。Next, the wafer was immersed in HCl + hydrogen peroxide kept at room temperature, and the Co film was washed out for 3 minutes. Then, the second annealing was performed at 750 ° C. for 30 seconds in the Ar atmosphere. For each sample, the sheet resistance after each step was measured.

【００８１】図１９は、実験結果を示す図表である。従
来技術に対応する６５０℃、３０秒の第１アニールの場
合は、ＴｉＮウォッシュアウト後のシート抵抗は２７．
６Ω／□で白濁は観測されず、シリサイド膜はＣｏＳｉ
であると考えられる。しかし、このサンプルの未反応Ｃ
ｏ膜を塩酸＋過酸化水素液でウォッシュアウトすると、
表面は白濁し、高抵抗に変化した。このサンプルに、７
５０℃、３０秒のＲＴＡによる第２アニールを行なって
も、シート抵抗は高抵抗のままであった。FIG. 19 is a chart showing the experimental results. In the case of the first annealing at 650 ° C. for 30 seconds corresponding to the conventional technique, the sheet resistance after TiN washout is 27.
No cloudiness was observed at 6Ω / □, and the silicide film was CoSi
Is considered to be. However, the unreacted C of this sample
o When the membrane is washed out with hydrochloric acid + hydrogen peroxide solution,
The surface became cloudy and changed to high resistance. In this sample, 7
The sheet resistance remained high even after the second annealing by RTA at 50 ° C. for 30 seconds.

【００８２】この実験結果から、白濁は未反応Ｃｏ膜の
除去工程である塩酸＋過酸化水素処理で生じることが判
った。６５０℃の基板温度で第１アニール時間を５分、
１０分と長くした場合には、アンモニア溶液によるＴｉ
Ｎウォッシュアウト処理後のシート抵抗が２．７〜２．
８Ω／□と低抵抗に変化し、シリサイド膜がＣｏＳｉ ₂
に変化したものと考えられる。しかしながら、これらの
サンプルも塩酸＋過酸化水素によるＣｏウォッシュアウ
ト工程後はシリサイド膜が白濁し、高抵抗になった。す
なわち、シリサイド化の温度が高すぎると、ＨＣｌ＋Ｈ
₂ Ｏ₂ 処理後、表面は高抵抗化してしまうことが判っ
た。From the results of this experiment, white turbidity was observed in the unreacted Co film.
It was found that it occurs in the removal process of hydrochloric acid + hydrogen peroxide.
It was. The first annealing time is 5 minutes at a substrate temperature of 650 ° C.,
If the time is increased to 10 minutes, Ti with ammonia solution
The sheet resistance after N washout treatment is 2.7 to 2.
The resistance changed to 8Ω / □ and the silicide film was CoSi. ₂
It is thought to have changed to. However, these
Sample is Co washout with hydrochloric acid + hydrogen peroxide
After the step, the silicide film became cloudy and had a high resistance. You
That is, if the silicidation temperature is too high, HCl + H
₂O₂It was found that the surface had a high resistance after the treatment.
It was

【００８３】一方、４５０℃の第１アニールの場合は、
１０分間の第１アニールを行なった場合は、塩酸＋過酸
化水素の処理の後もシリサイド膜は白濁せず、良好にシ
リサイド化していることが観察された。このサンプルに
第２アニールを施すと、シート抵抗は２．７Ω／□と低
抵抗に変化した。第１アニールでＣｏＳｉが形成され、
第２アニールでＣｏＳｉ₂ に変化したものと考えられ
る。On the other hand, in the case of the first annealing at 450 ° C.,
When the first annealing for 10 minutes was performed, it was observed that the silicide film did not become cloudy even after the treatment with hydrochloric acid + hydrogen peroxide, and that the silicide film was well silicified. When the sample was subjected to the second annealing, the sheet resistance changed to 2.7 Ω / □, which is a low resistance. CoSi is formed by the first annealing,
It is considered that the second annealing changed to CoSi ₂ .

【００８４】４５０℃で３０秒間の第１アニールを行な
った場合は、ＴｉＮ膜のウォッシュアウト後のシート抵
抗は４７Ω／□と１０分間の第１アニールの場合とほぼ
同様な値を示したが、塩酸＋過酸化水素のウォッシュア
ウトにより、Ｃｏ膜が除去されると、Ｓｉ基板が露出し
た。シート抵抗９０Ω／□はＳｉ基板のシート抵抗に等
しい値である。すなわち、アニール時間が短く、シリサ
イド化がＣｏ₂ Ｓｉの段階までしか進まず、塩酸＋過酸
化水素によってＣｏと共にＣｏ₂ Ｓｉが除去されてしま
ったものと考えられる。When the first annealing was performed at 450 ° C. for 30 seconds, the sheet resistance of the TiN film after washout was 47 Ω / □, which was almost the same value as in the case of the first annealing for 10 minutes. When the Co film was removed by washing out hydrochloric acid + hydrogen peroxide, the Si substrate was exposed. The sheet resistance of 90Ω / □ is equal to the sheet resistance of the Si substrate. That is, it is considered that the annealing time was short, the silicidation proceeded only to the stage of Co ₂ Si, and Co ₂ Si was removed together with Co by hydrochloric acid + hydrogen peroxide.

【００８５】４５０℃で５分間の第１アニールを行なっ
た場合には、Ｃｏウォッシュアウト工程後もシリサイド
膜は存在し、第２アニールを行なった後のシート抵抗は
５．４Ω／□となった。この抵抗値からＣｏＳｉを形成
するシリサイド化は生じているが、シート抵抗の低下は
不十分であることが判る。アニール時間が不足していた
ため、ＣｏＳｉへのシリサイド化の進行が不十分であっ
たためと考えられる。When the first annealing was performed at 450 ° C. for 5 minutes, the silicide film was present even after the Co washout step, and the sheet resistance after the second annealing was 5.4 Ω / □. . From this resistance value, it is understood that the silicidation for forming CoSi has occurred, but the reduction of the sheet resistance is insufficient. It is considered that the progress of silicidation to CoSi was insufficient because the annealing time was insufficient.

【００８６】以上の実験結果から、Ａｓを高濃度に注入
した基板に対しても、第１アニールを低温で十分な時間
行なえば、良好にＣｏをシリサイド化できることが判っ
た。たとえば、４５０℃で少なくとも５分、好ましくは
１０分間の第１アニールを行なえば、Ｃｏ膜のシリサイ
ド化を進行させることができる。ただし、温度が低すぎ
たり、反応時間が不十分だと、ＨＣｌ＋Ｈ₂ Ｏ₂ 処理に
耐えることができない。From the above experimental results, it was found that Co can be satisfactorily silicidized even if the substrate in which As is implanted at a high concentration is subjected to the first annealing at a low temperature for a sufficient time. For example, if the first annealing is performed at 450 ° C. for at least 5 minutes, preferably 10 minutes, the silicidation of the Co film can be promoted. However, if the temperature is too low or the reaction time is insufficient, it cannot withstand the treatment of HCl + H ₂ O ₂ .

【００８７】次に、第１アニール後の基板内組成分布が
どのようになっているかをＳＩＭＳとＥＳＣＡで測定し
た。図２０は、ＳＩＭＳの測定結果を示すグラフであ
る。図２０（Ａ）は、第１アニールを行なう前のＣｏ膜
とＴｉＮ膜堆積後の構成元素の分布を示す。なお、Ｃｏ
膜の堆積は加熱なしのスパッタリングによって行ない、
ＴｉＮ膜の堆積は基板温度を３００℃とし、２０分間の
スパッタリングで行なった。Ｓｉ基板上に、ほぼＣｏ
膜、ＴｉＮ膜が形成されていることが観察される。Next, the composition distribution in the substrate after the first annealing was measured by SIMS and ESCA. FIG. 20 is a graph showing the SIMS measurement results. FIG. 20A shows the distribution of the constituent elements after the Co film and the TiN film are deposited before the first annealing. Note that Co
The deposition of the film is done by sputtering without heating,
The deposition of the TiN film was performed by sputtering at a substrate temperature of 300 ° C. for 20 minutes. Almost Co on the Si substrate
It is observed that the film and the TiN film are formed.

【００８８】図２０（Ｂ）は、４５０℃で３０秒間の第
１アニールを行なった後の構成元素の分布を示す。Ｓｉ
の分布とＣｏの分布がオーバラップしてＣｏシリサイド
を形成していることが窺える。ここで、不純物として注
入したＡｓの分布は、Ｓｉ基板内部にピークを有し、Ｓ
ｉ基板表面部分ではかなりその濃度が低下している。FIG. 20B shows the distribution of constituent elements after the first annealing at 450 ° C. for 30 seconds. Si
It can be seen that the distribution of Co and the distribution of Co overlap to form Co silicide. Here, the distribution of As implanted as impurities has a peak inside the Si substrate,
The i-substrate surface has a considerably reduced concentration.

【００８９】図２０（Ｃ）は、４５０℃で１０分間の第
１アニールを行なった後の分布を示す。Ｓｉの分布とＣ
ｏの分布がよりシリサイド化が進行していることを示し
ているようである。Ａｓの分布はほぼ図２０（Ｂ）の場
合と同様であるが、低温度部分はＣｏ表面にまで達して
いるようである。すなわち、Ｓｉ基板中に注入したＡｓ
は、４５０℃の熱処理によってはあまり拡散しないこと
が判る。FIG. 20C shows the distribution after the first annealing at 450 ° C. for 10 minutes. Si distribution and C
The distribution of o seems to indicate that the silicidation is more advanced. The distribution of As is almost the same as in the case of FIG. 20B, but it seems that the low temperature portion reaches the Co surface. That is, As implanted in the Si substrate
It can be seen that is not so diffused by the heat treatment at 450 ° C.

【００９０】図２０（Ｄ）、（Ｅ）は、６５０℃の第１
アニールを行なった場合の結果を示す。図２０（Ｄ）は
３０秒間の第１アニールを行なった場合を示し、図２０
（Ｅ）は１０分間の第１アニールを行なった場合の結果
を示す。図２０（Ｄ）においては、Ｓｉ基板表面におい
てＡｓ濃度はピークよりは低いが、かなり高い濃度を保
ち、さらにＣｏ表面まで達していることが判る。さら
に、図２０（Ｅ）においては、Ａｓ濃度はＳｉ基板内で
のピーク濃度を減らし、Ｃｏ濃度分布のピーク領域にお
いて、ほぼ一定の高い値を示している。すなわち、６５
０℃の第１アニールを行なった場合、Ｃｏシリサイド中
にはＡｓが高濃度に分布し、Ｃｏ表面にまで達している
ことが示されている。FIGS. 20D and 20E show the first temperature at 650 ° C.
The results when annealing is shown. FIG. 20D shows the case where the first annealing is performed for 30 seconds.
(E) shows the result when the first annealing is performed for 10 minutes. In FIG. 20D, it can be seen that the As concentration on the Si substrate surface is lower than the peak, but remains fairly high and reaches the Co surface. Further, in FIG. 20 (E), the As concentration decreases the peak concentration in the Si substrate and shows a substantially constant high value in the peak region of the Co concentration distribution. That is, 65
It is shown that when the first annealing at 0 ° C. is performed, As is distributed in the Co silicide in a high concentration and reaches the Co surface.

【００９１】Ｔｉ、Ｃｏ、Ｓｉの各分布は、４５０℃と
６５０℃の第１アニールにおいて大きな変化は示してお
らず、白濁はこのＡｓの分布に大きく影響されているも
のと考えられる。The respective distributions of Ti, Co, and Si do not show a great change in the first annealing at 450 ° C. and 650 ° C., and it is considered that the cloudiness is greatly influenced by the distribution of As.

【００９２】図２１は、４５０℃で１０分間の第１アニ
ールを行なったサンプルと、６５０℃で３０秒間の第１
アニールを行なったサンプルをウォッシュアウトした段
階でＥＳＣＡで分析し、表面の原子組成を測定した結果
を示す。ＴｉＮ膜のアンモニア溶液によるウォッシュア
ウト工程後と、Ｃｏ膜の塩酸＋過酸化水素液によるウォ
ッシュアウト工程後のそれぞれで測定を行なった。ま
た、６５０℃で３０秒間の第１アニールを行なったサン
プルについては、膜が剥がれてＳｉ基板表面が露出した
領域（ｂ）と、白濁を生じた領域（ａ）の２種類の表面
で測定を行なった。FIG. 21 shows a sample annealed at 450 ° C. for 10 minutes and a first annealing at 650 ° C. for 30 seconds.
The results of measuring the atomic composition of the surface by ESCA analysis of the annealed sample at the washout stage are shown. The measurement was performed after the washout process of the TiN film with the ammonia solution and after the washout process of the Co film with the hydrochloric acid + hydrogen peroxide solution. For the sample subjected to the first anneal at 650 ° C. for 30 seconds, measurement was performed on two types of surfaces, a region where the film was peeled off to expose the Si substrate surface (b) and a region where white turbidity occurred (a). I did.

【００９３】４５０℃で１０分間の第１アニールを行な
ったサンプルについては、ＴｉＮ膜除去後とＣｏ膜除去
後においてその組成はあまり変化しておらず、Ｓｉ（２
５％）、Ｃｏ（８−９％）、Ａｓ（０．６％）、Ｏ（４
６−５３％）であった。この結果は、図１９に示す４５
０℃で１０分間の第１アニールを行なったサンプルがＴ
ｉＮ膜除去後とＣｏ膜除去後においてほぼ等しいシート
抵抗を示していることに対応するであろう。なお、酸素
の量が多いのは、酸処理の工程でシリサイド表面が酸化
されたためと思われる。For the sample subjected to the first annealing at 450 ° C. for 10 minutes, the composition did not change much after the removal of the TiN film and the removal of the Co film.
5%), Co (8-9%), As (0.6%), O (4
6-53%). This result is shown in FIG.
The sample that has undergone the first annealing at 0 ° C. for 10 minutes is T
This may correspond to that the sheet resistances after removing the iN film and after removing the Co film are almost equal. The large amount of oxygen is considered to be due to the oxidation of the silicide surface during the acid treatment process.

【００９４】一方、６５０℃で３０秒間の第１アニール
を行なったサンプルは、ＴｉＮ膜除去後、Ｓｉ、Ｃｏ、
Ｏに関しては、４５０℃で１０分間の第１アニールを行
なったサンプルと、同程度の値を示している。しかしな
がら、Ａｓの組成は、１．１５％であり、４５０℃で１
０分間の第１アニールを行なった場合の約２倍の濃度と
なっている。この結果は、図２０において４５０℃で１
０分間の第１アニールを行なったサンプルにおいてＡｓ
はあまり表面には分布しておらず、６５０℃で３０秒間
の第１アニールを行なった場合には、かなり高い濃度で
表面に分布していることに対応している。アニール温度
が高いため、シリサイド中のＡｓの拡散が盛んに行なわ
れたものと思われる。On the other hand, in the sample which was subjected to the first annealing at 650 ° C. for 30 seconds, after removing the TiN film, Si, Co,
Regarding O, a value similar to that of the sample subjected to the first annealing at 450 ° C. for 10 minutes is shown. However, the composition of As is 1.15%, which is 1 at 450 ° C.
The concentration is about twice as high as when the first annealing for 0 minutes is performed. This result is 1 at 450 ° C. in FIG.
As in the sample subjected to the first annealing for 0 minutes
Corresponds to the fact that when the first annealing is carried out at 650 ° C. for 30 seconds, it is distributed at a considerably high concentration on the surface. It is considered that the diffusion of As in the silicide was actively performed because the annealing temperature was high.

【００９５】また、表面が白濁したサンプルについて
は、Ｃｏ膜除去後の表面にＳｉとＯのみが存在し、Ｃｏ
とＡｓが存在しないことから、表面にシリコン酸化物が
形成されていることが判る。For the sample whose surface was turbid, only Si and O were present on the surface after the removal of the Co film.
And As do not exist, it can be seen that silicon oxide is formed on the surface.

【００９６】また、膜が剥離した領域においては、表面
にＡｓは存在するが、Ｃｏは検出されないため、Ｃｏや
Ｃｏシリサイドは除去されてしまったものと考えられ
る。図２１の結果から、Ｓｉ基板表面におけるＡｓ濃度
が高温度になり約１％を越えると、白濁や剥離が生じる
ものと考えられる。Ａｓの表面濃度は１．１５％未満、
より好ましくは１％以下にすることが好ましい。In the region where the film is peeled off, As is present on the surface, but Co is not detected. Therefore, it is considered that Co and Co silicide have been removed. From the results of FIG. 21, it is considered that white turbidity and peeling occur when the As concentration on the surface of the Si substrate reaches a high temperature and exceeds about 1%. The surface concentration of As is less than 1.15%,
It is more preferably set to 1% or less.

【００９７】これらの結果から、高濃度にＡｓを注入し
たＳｉ基板上にＣｏ膜、ＴｉＮ膜をスパッタリングで堆
積し、第１アニールを行なった場合、第１アニール温度
が高すぎると、Ａｓの拡散が盛んとなり、シリサイド膜
中にＡｓが多量に拡散し、塩酸＋過酸化水素のＣｏ膜除
去工程でＣｏ、Ａｓが除去され、表面にシリコン酸化物
が形成されるものと考えられる。From these results, when the Co film and the TiN film were deposited by sputtering on the Si substrate in which As was injected at a high concentration and the first annealing was performed, if the first annealing temperature was too high, As diffusion occurred. It is considered that a large amount of As diffuses in the silicide film, Co and As are removed in the Co film removing step of hydrochloric acid + hydrogen peroxide, and silicon oxide is formed on the surface.

【００９８】図２２は、ＥＳＣＡ分析におけるバインデ
ィング（結合）エネルギの関数としての検出信号のスペ
クトルを示す。４５０℃で１０分間の第１アニールを行
なったサンプルについてＴｉＮ膜除去後とＣｏ膜除去後
の２つのスペクトルが示されている。両スペクトルはほ
ぼ同じ分布を示し、表面にＣｏが存在することを示して
いる。FIG. 22 shows the spectrum of the detected signal as a function of binding energy in ESCA analysis. Two spectra after the TiN film removal and the Co film removal are shown for the sample that has been subjected to the first annealing at 450 ° C. for 10 minutes. Both spectra show almost the same distribution, indicating that Co is present on the surface.

【００９９】６５０℃で３０秒間の第１アニールを行な
ったサンプルについては、ＴｉＮ膜除去後のスペクトル
にＣｏ−Ｏの結合が表れている。すなわち、Ｃｏ膜表面
が酸化されていることが示されている。すなわち、表面
に多量のＡｓが拡散しているＣｏ膜は、ＮＨ₄ ＯＨ＋Ｈ
₂ Ｏ₂ ＋Ｈ₂ Ｏ処理によっても酸化され易いことが示さ
れている。With respect to the sample subjected to the first annealing at 650 ° C. for 30 seconds, Co—O bond is shown in the spectrum after the TiN film is removed. That is, it is shown that the surface of the Co film is oxidized. That is, the Co film in which a large amount of As is diffused on the surface is NH ₄ OH + H
It has been shown that it is also easily oxidized by the ₂ O ₂ + H ₂ O treatment.

【０１００】Ｃｏ膜除去後のスペクトルは、白濁した領
域（ａ）においても、剥離を生じた領域（ｂ）において
もＣｏのピークが消滅している。すなわち、Ｃｏ膜除去
と共に表面からＣｏが存在しなくなっている。白濁領域
では表面がＳｉＯ₂ となり、剥離領域では表面がＳｉ表
面になると考えられる。In the spectrum after the Co film is removed, the Co peak disappears in both the cloudy region (a) and the peeled region (b). That is, Co is not present from the surface as the Co film is removed. It is considered that the surface becomes SiO ₂ in the cloudy region and the surface becomes the Si surface in the peeled region.

【０１０１】これらの結果から、６５０℃の高温で第１
アニールを行なった場合、シリサイド中にＡｓが大量に
混入し、耐酸性が低下し、アンモニア処理においても酸
化が進行し、塩酸処理ではＡｓ、Ｃｏが溶解するものと
考えられる。From these results, it was confirmed that the first
It is considered that when annealing is performed, a large amount of As is mixed in the silicide, the acid resistance is lowered, oxidation is promoted even in the ammonia treatment, and As and Co are dissolved in the hydrochloric acid treatment.

【０１０２】以上の実験結果をまとめると、図２３に示
すようなモデルが、仮説であるが、考えられる。Ｓｉ基
板３１表面にＡｓを加速エネルギ３０ｋｅＶ、ドーズ量
５×１０¹⁵でイオン注入し、その後８５０℃で５分間の
窒素雰囲気の熱処理を行なうと、Ｓｉ基板表面はＡｓを
ドープされた状態となる。希ＨＦ水溶液で表面処理した
後、厚さ約１０ｎｍのＣｏ膜、厚さ約２０ｎｍのＴｉＮ
膜をスパッタし、６５０℃の第１アニールを行なうと、
Ｃｏ膜はＣｏＳｉ₂ に変化するものと考えられる。When the above experimental results are summarized, the model shown in FIG. 23 is a hypothesis, but it is conceivable. When As is ion-implanted into the surface of the Si substrate 31 at an acceleration energy of 30 keV and a dose amount of 5 × 10 ¹⁵ , and then heat treatment is performed in a nitrogen atmosphere at 850 ° C. for 5 minutes, the surface of the Si substrate becomes a state in which As is doped. After surface treatment with a dilute HF aqueous solution, a Co film with a thickness of about 10 nm and a TiN film with a thickness of about 20 nm are formed.
When the film is sputtered and the first annealing at 650 ° C. is performed,
It is considered that the Co film changes to CoSi ₂ .

【０１０３】この状態で、ＴｉＮ膜をアンモニア＋過酸
化水素＋水の６５℃９０秒間の処理で除去し、その下の
Ｃｏ膜を塩酸＋過酸化水素の室温、３分間の処理で除去
すると、この塩酸処理中にＡｓを多量にドープされたＣ
ｏＳｉ₂ 中のＣｏ−Ａｓが塩酸中に溶解し、表面にＳｉ
が残り、塩酸によって酸化され、ＳｉＯ₂ に変化する。In this state, the TiN film is removed by a treatment of ammonia + hydrogen peroxide + water at 65 ° C. for 90 seconds, and the Co film underneath is removed by a treatment of hydrochloric acid + hydrogen peroxide at room temperature for 3 minutes. C which was heavily doped with As during this hydrochloric acid treatment
Co-As in oSi ₂ is dissolved in hydrochloric acid and Si
Remain, are oxidized by hydrochloric acid and converted to SiO ₂ .

【０１０４】その際、ＣｏＳｉ₂ よりもＳｉＯ₂ の方が
体積が多いため、ＳｉＯ₂ は上方に***し、三角形の突
起を形成するものと考えられる。したがって、ＨＣｌ＋
Ｈ₂Ｏ₂ 処理後には、Ｓｉ基板上に多数のシリサイド酸
化物の三角形の突起が発生するものと考えられる。[0104] At that time, since direction of SiO ₂ than CoSi ₂ is often volume, SiO ₂ is raised above, it is believed to form a projection of a triangle. Therefore, HCl +
It is considered that after the H ₂ O ₂ treatment, a large number of triangular protrusions of silicide oxide are generated on the Si substrate.

【０１０５】なお、図２１において、６５０℃、３０秒
間の第１アニールを行ない、膜が剥離した領域におい
て、Ｓｉ、Ａｓ、Ｏが観測された結果は、白濁として観
察されるシリサイド酸化物が剥がれ、Ｓｉ基板が露出し
た後、Ｓｉ基板表面が薄く酸化され、自然酸化膜程度の
酸化膜が形成されているものと考えられる。In FIG. 21, the first anneal was performed at 650 ° C. for 30 seconds, and Si, As, and O were observed in the region where the film was peeled off. It is considered that, after the Si substrate is exposed, the surface of the Si substrate is thinly oxidized, and an oxide film of about a natural oxide film is formed.

【０１０６】なお、第１アニールを比較的低温で行なえ
ば、上述のような現象は発生せず、Ａｓの拡散を抑える
ことができ、シリコン酸化物の形成を防止できることが
以上の実験結果より示されていると考えられる。第１ア
ニールの温度をどの程度にすれば良好な結果を得られる
かを調べるため、第１アニールの時間を１０分間とし、
温度を３５０℃から６５０℃まで種々に変化させ、各工
程後におけるシート抵抗を測定した。The above experimental results show that if the first annealing is performed at a relatively low temperature, the above phenomenon does not occur, As diffusion can be suppressed, and formation of silicon oxide can be prevented. It is considered to have been done. In order to find out what the temperature of the first annealing is to obtain good results, the time of the first annealing is set to 10 minutes,
The temperature was variously changed from 350 ° C. to 650 ° C., and the sheet resistance after each step was measured.

【０１０７】図２４は、測定結果のシート抵抗をΩ／□
の単位で示す。なお、ＴｉＮ膜スパッタリングまでの工
程は前述のサンプルと同様であり、第１アニールをＡｒ
雰囲気で１０分間各温度で行なった。その後、ＴｉＮ膜
はアンモニア＋過酸化水素＋水の６５℃、９０秒間の処
理で除去し、Ｃｏ膜の除去はＨＣｌ＋過酸化水素の室
温、３分間の処理で除去した。さらにその後、Ａｒ雰囲
気中で７５０℃、３０秒間の第２アニールを行なった。
図２４の図表は、ＴｉＮ膜除去後、Ｃｏ膜除去後、およ
び第２アニール終了後のシート抵抗を示す。FIG. 24 shows the sheet resistance of the measurement result as Ω / □.
Indicated in units of. The steps up to the TiN film sputtering are the same as those of the sample described above, and the first annealing is performed using Ar.
The atmosphere was carried out for 10 minutes at each temperature. After that, the TiN film was removed by treatment of ammonia + hydrogen peroxide + water at 65 ° C. for 90 seconds, and the Co film was removed by treatment of HCl + hydrogen peroxide at room temperature for 3 minutes. After that, second annealing was performed at 750 ° C. for 30 seconds in an Ar atmosphere.
The chart of FIG. 24 shows the sheet resistance after the TiN film is removed, the Co film is removed, and the second annealing is completed.

【０１０８】３５０℃の第１アニールを行なった場合、
ＴｉＮ膜除去後のシート抵抗は６３Ω／□であったが、
Ｃｏ膜除去後および第２アニール後は抵抗が無限大とな
った。これは、酸処理によってＣｏ膜およびシリサイド
膜（形成されたとして）が完全に除去され、Ｓｉ基板表
面が酸化されたものと考えられる。４００℃の第１アニ
ールの場合は、Ｃｏ膜除去後、および第２アニール終了
後もシート抵抗が測定でき、表面にシリサイド膜が形成
され、酸処理によっても表面に酸化膜が形成されていな
いことが判った。ただし、４００℃の第１アニールの場
合には得られるシート抵抗が高いものとなっている。第
１アニールのシリサイド化が不十分と考えられる。ただ
し、反応時間を長くすれば、最終的なシート抵抗は低下
させられるであろう。When the first annealing at 350 ° C. is performed,
The sheet resistance after removing the TiN film was 63Ω / □,
The resistance became infinite after removing the Co film and after the second annealing. It is considered that this is because the Co film and the silicide film (if formed) were completely removed by the acid treatment and the surface of the Si substrate was oxidized. In the case of the first anneal at 400 ° C., the sheet resistance can be measured after the Co film is removed and after the second anneal is completed, and the silicide film is formed on the surface, and the oxide film is not formed on the surface even by the acid treatment. I understood. However, in the case of the first annealing at 400 ° C., the obtained sheet resistance is high. It is considered that silicidation in the first annealing is insufficient. However, increasing the reaction time may reduce the final sheet resistance.

【０１０９】４５０℃の第１アニールの場合、ＴｉＮ膜
除去後、およびＣｏ膜除去後のシート抵抗は８０−８６
程度と比較的高く、第１アニール後のシリサイド膜がＣ
ｏリッチのシリサイド膜であることを示している。しか
しながら、第２アニール終了後のシート抵抗は３．９Ω
／□と十分低くなり、良好なＣｏＳｉ₂ が形成されてい
ると考えられる。In the case of the first annealing at 450 ° C., the sheet resistance after removing the TiN film and after removing the Co film is 80-86.
It is relatively high, and the silicide film after the first annealing is C
This indicates that the silicide film is rich in o. However, the sheet resistance after the second annealing is 3.9Ω.
/ □, which is sufficiently low, and it is considered that good CoSi ₂ is formed.

【０１１０】５００℃の第１アニールの場合は、シート
抵抗が幾分高めであるが、４５０℃の第１アニールの場
合と同様の傾向を示している。６５０℃の第１アニール
の場合、ＴｉＮ膜除去後のシート抵抗が既に３．１Ω／
□と低く、この時点でＣｏＳｉ₂ が形成されているもの
と考えられる。しかしながら、酸処理を行なうと表面の
抵抗は無限大となり、シリサイド膜中へ拡散したＡｓに
よりシリコン酸化物が形成されていることが判る。In the case of the first anneal at 500 ° C., the sheet resistance is somewhat higher, but it shows the same tendency as in the case of the first anneal at 450 ° C. In the case of the first annealing at 650 ° C., the sheet resistance after removing the TiN film is already 3.1Ω /
It is as low as □, and it is considered that CoSi ₂ is formed at this point. However, when the acid treatment is performed, the surface resistance becomes infinite, and it can be seen that silicon oxide is formed by As diffused in the silicide film.

【０１１１】図２４の実験結果から、第１アニールの温
度は４００℃〜５２５℃とするとこが好ましい。この温
度範囲よりも下の温度ではシリサイド化が十分進まず、
ＨＣｌ＋Ｈ₂ Ｏ₂ 処理に耐えにくい。この温度範囲より
も高い温度ではＡｓの拡散が盛んになりすぎてしまう。
より好ましくは、第１アニールの温度は４２５℃〜５０
０℃とする。From the experimental result of FIG. 24, it is preferable that the temperature of the first annealing is 400 ° C. to 525 ° C. At temperatures below this temperature range, silicidation does not proceed sufficiently,
Hard to withstand HCl + H ₂ O ₂ treatment. At a temperature higher than this temperature range, the diffusion of As becomes too active.
More preferably, the temperature of the first annealing is 425 ° C to 50 ° C.
Set to 0 ° C.

【０１１２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example,
It will be apparent to those skilled in the art that various changes, improvements, combinations and the like can be made.

【０１１３】[0113]

【発明の効果】以上説明したように、本発明によれば、
ゲート長を短くしても十分低いシート抵抗を有する半導
体装置が提供される。As described above, according to the present invention,
Provided is a semiconductor device having a sufficiently low sheet resistance even if the gate length is shortened.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図２】図１の実施例にしたがって作成したサンプルの
シート抵抗の測定値を示すグラフである。FIG. 2 is a graph showing measured values of sheet resistance of samples prepared according to the example of FIG.

【図３】図１の実施例にしたがって作成した半導体装置
のＳＩＭＳ測定結果を示すグラフである。FIG. 3 is a graph showing SIMS measurement results of a semiconductor device created according to the example of FIG.

【図４】参考例による半導体装置のＳＩＭＳ測定結果を
示すグラフである。FIG. 4 is a graph showing SIMS measurement results of a semiconductor device according to a reference example.

【図５】ソース／ドレイン形成のためのＡｓイオン注入
量によるサリサイド電極の性能を表す図表である。FIG. 5 is a chart showing the performance of a salicide electrode depending on the amount of As ion implantation for forming source / drain.

【図６】スパッタＣｏ膜厚によるシート抵抗の変化を参
考例のＴｉスパッタ膜厚によるシート抵抗の変化と共に
示すグラフ、および図１に示す実施例にしたがって形成
したＣＭＯＳトランジスタのリングオッシレータの遅延
時間を参考例によるＣＭＯＳトランジスタのリングオッ
シレータの遅延時間と共に示すグラフである。6 is a graph showing a change in sheet resistance depending on a sputtered Co film thickness together with a change in sheet resistance according to a Ti sputtered film of a reference example, and a delay time of a ring oscillator of a CMOS transistor formed according to the embodiment shown in FIG. 3 is a graph showing the delay time of the ring oscillator of the CMOS transistor according to the reference example.

【図７】予備実験に用いたサンプルの構成および製造プ
ロセスを示す断面図と図表である。7A and 7B are a cross-sectional view and a chart showing the structure and manufacturing process of a sample used in a preliminary experiment.

【図８】予備実験によって得たサンプルの実験結果を示
すグラフである。FIG. 8 is a graph showing experimental results of samples obtained by preliminary experiments.

【図９】予備実験によって得たサンプルの実験結果を示
すグラフである。FIG. 9 is a graph showing experimental results of samples obtained by preliminary experiments.

【図１０】予備実験によって得たサンプルの実験結果を
示すグラフである。FIG. 10 is a graph showing experimental results of samples obtained by preliminary experiments.

【図１１】予備実験によって得たサンプルの実験結果を
示すグラフである。FIG. 11 is a graph showing experimental results of samples obtained by preliminary experiments.

【図１２】実験に用いたＳｉウエハの概略平面図であ
る。FIG. 12 is a schematic plan view of a Si wafer used in an experiment.

【図１３】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。FIG. 13 is an electron micrograph showing a crystal structure on the surface of a sample.

【図１４】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。FIG. 14 is an electron micrograph showing a crystal structure on the surface of a sample.

【図１５】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。FIG. 15 is an electron micrograph showing a crystal structure on the surface of a sample.

【図１６】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。FIG. 16 is an electron micrograph showing a crystal structure on the surface of a sample.

【図１７】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。FIG. 17 is an electron micrograph showing a crystal structure on the surface of a sample.

【図１８】コンタクトの第１アニール温度と注入砒素濃
度に対する依存性を示す図表である。FIG. 18 is a chart showing the dependence of the contact on the first annealing temperature and the concentration of implanted arsenic.

【図１９】第１アニール条件による表面のシート抵抗の
変化を示す図表である。FIG. 19 is a chart showing changes in sheet resistance on the surface under the first annealing condition.

【図２０】第１アニール条件の差によるＡｓの分布の変
化を示すグラフである。FIG. 20 is a graph showing a change in As distribution due to a difference in first annealing conditions.

【図２１】第１アニール条件の異なるサンプル表面のＥ
ＳＣＡ分析の結果を示す図表である。FIG. 21: E of sample surface with different first annealing conditions
It is a chart which shows the result of SCA analysis.

【図２２】ＥＳＣＡ分析によるバインディングエネルギ
の関数としてのスペクトルを示すグラフである。FIG. 22 is a graph showing spectra as a function of binding energy by ESCA analysis.

【図２３】基板表面に発生する三角形の突起の発生機構
モデルを説明する概略図である。FIG. 23 is a schematic diagram illustrating a generation mechanism model of triangular protrusions generated on the substrate surface.

【図２４】Ａｓ注入Ｓｉ基板上のシート抵抗の第１アニ
ール温度依存性を示す図表である。FIG. 24 is a chart showing the first annealing temperature dependence of the sheet resistance on an As-implanted Si substrate.

【符号の説明】[Explanation of symbols]

１ シリコン基板 ２ ゲート酸化膜 ３ 非晶質シリコン層（ゲート電極） ４ キャップ酸化膜 ５ 酸化膜 ６ 側壁絶縁物領域 ７、８ ソース／ドレイン領域 １１ Ｃｏ膜 １２ ＴｉＮ膜 ２０ Ｓｉウエハ ２１ 中央の膜剥離領域 ２２ 白濁領域 ２３ 正常領域 ２４、２５ 境界領域 ３１ Ｓｉウエハ ３２ Ａｓドープ領域 ３３ 三角形の突起 1 Silicon Substrate 2 Gate Oxide Film 3 Amorphous Silicon Layer (Gate Electrode) 4 Cap Oxide Film 5 Oxide Film 6 Sidewall Insulator Region 7, 8 Source / Drain Region 11 Co Film 12 TiN Film 20 Si Wafer 21 Central Film Delamination Region 22 White turbid region 23 Normal region 24, 25 Border region 31 Si wafer 32 As-doped region 33 Triangular protrusion

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI technical display location H01L 29/43

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 シリコン（Ｓｉ）基板内のｐ型領域上に
側壁絶縁物領域を備えた絶縁ゲート構造を形成する工程
と、 前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを５×１０¹⁵ｃｍ^-2未満のドーズ量で
イオン注入する工程と、 表面上にＣｏ膜、ＴｉＮ膜を積層する工程と、 前記基板を加熱して前記Ｃｏ膜と下地Ｓｉ領域のサリサ
イド反応を行なわせる工程と、 前記ＴｉＮ膜を除去する工程とを含む半導体装置の製造
方法。1. A step of forming an insulated gate structure having a sidewall insulator region on a p-type region in a silicon (Si) substrate, and arsenic ions in regions to be source / drain regions on both sides of the insulated gate structure. A step of implanting ions at a dose of less than 5 × 10 ¹⁵ cm ^−2, a step of stacking a Co film and a TiN film on the surface, and heating the substrate to carry out a salicide reaction between the Co film and the underlying Si region. And a step of removing the TiN film, a method of manufacturing a semiconductor device. 【請求項２】 さらに、前記ＴｉＮ膜除去工程の後、未
反応のＣｏ膜を除去する工程を含む請求項１記載の半導
体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of removing an unreacted Co film after the TiN film removing step. 【請求項３】 シリコン（Ｓｉ）基板内のｐ型領域上に
側壁絶縁物領域を備えた絶縁ゲート構造を形成する工程
と、 前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを加速エネルギ３０ｋｅＶ以下、ドー
ズ量２×１０¹⁵ｃｍ^-2以上でイオン注入する工程と、 表面上にＣｏ膜、ＴｉＮ膜を積層する工程と、 前記砒素イオンが前記Ｃｏ膜と前記シリコン基板の界面
にまで拡散しないように、前記基板を加熱して前記Ｃｏ
膜と下地Ｓｉ領域のサリサイド反応を行なわせる工程
と、 前記ＴｉＮ膜を除去する工程と、 未反応のＣｏ膜を除去する工程とを含む半導体装置の製
造方法。3. A step of forming an insulated gate structure having a sidewall insulator region on a p-type region in a silicon (Si) substrate, and arsenic ions in regions to be source / drain regions on both sides of the insulated gate structure. Ion implantation at an acceleration energy of 30 keV or less and a dose amount of 2 × 10 ¹⁵ cm ^-2 or more, a step of depositing a Co film and a TiN film on the surface, and the arsenic ions at the interface between the Co film and the silicon substrate. The substrate is heated to prevent Co
A method of manufacturing a semiconductor device, comprising: a step of performing a salicide reaction between a film and an underlying Si region; a step of removing the TiN film; and a step of removing an unreacted Co film. 【請求項４】 前記未反応のＣｏ膜を除去する工程が、
塩酸を含む処理液を用いるものである請求項２または３
記載の半導体装置の製造方法。4. The step of removing the unreacted Co film,
2. A treatment liquid containing hydrochloric acid is used.
A method for manufacturing a semiconductor device as described above. 【請求項５】 前記絶縁ゲート構造がゲート長約０．５
μｍ以下のシリコン電極を有する請求項１〜３のいずれ
かに記載の半導体装置の製造方法。5. The insulated gate structure has a gate length of about 0.5.
The method for manufacturing a semiconductor device according to claim 1, further comprising a silicon electrode having a thickness of μm or less. 【請求項６】 前記Ｃｏ膜が５−２０ｎｍの範囲の厚さ
を有する請求項５記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the Co film has a thickness in the range of 5 to 20 nm. 【請求項７】 前記絶縁ゲート構造がゲート長約０．３
μｍ以下のシリコン電極を有する請求項１〜３のいずれ
かに記載の半導体装置の製造方法。7. The insulated gate structure has a gate length of about 0.3.
The method for manufacturing a semiconductor device according to claim 1, further comprising a silicon electrode having a thickness of μm or less. 【請求項８】 前記Ｃｏ膜が５−１５ｎｍの範囲の厚さ
を有する請求項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the Co film has a thickness in the range of 5 to 15 nm. 【請求項９】 前記Ｃｏ膜、ＴｉＮ膜の積層工程の前に
Ｔｉ膜を堆積させる工程を含む請求項１〜８のいずれか
に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of depositing a Ti film before the step of laminating the Co film and the TiN film.