JPH07211873A - アンチフュ−ズ素子 - Google Patents
アンチフュ−ズ素子Info
- Publication number
- JPH07211873A JPH07211873A JP6005790A JP579094A JPH07211873A JP H07211873 A JPH07211873 A JP H07211873A JP 6005790 A JP6005790 A JP 6005790A JP 579094 A JP579094 A JP 579094A JP H07211873 A JPH07211873 A JP H07211873A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- antifuse
- insulating layer
- layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 プログラム後の抵抗が十分低く、リソグラフ
ィ−で規定される寸法より小さなアンチフュ−ズ素子を
提供することを目的とする。 【構成】 シリコン基板１１上に第１の金属層２１及び
第１の絶縁膜２２とからなる第１の電極層２０を形成
後、アンチフュ−ズ絶縁膜１３を全面に形成し、第１の
電極層２０に対し、マトリクス状に第２の電極層３０を
アンチフュ−ズ絶縁膜１３上に形成し、アンチフュ−ズ
素子を第１の電極層２０の側壁部分に自己整合的に形成
する。
ィ−で規定される寸法より小さなアンチフュ−ズ素子を
提供することを目的とする。 【構成】 シリコン基板１１上に第１の金属層２１及び
第１の絶縁膜２２とからなる第１の電極層２０を形成
後、アンチフュ−ズ絶縁膜１３を全面に形成し、第１の
電極層２０に対し、マトリクス状に第２の電極層３０を
アンチフュ−ズ絶縁膜１３上に形成し、アンチフュ−ズ
素子を第１の電極層２０の側壁部分に自己整合的に形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電気的にプログラム可能なアンチフュ−ズ素子に関す
る。
電気的にプログラム可能なアンチフュ−ズ素子に関す
る。
【０００２】
【従来の技術】アンチフュ−ズ素子とは、電気的に非導
通と導通の２つの状態を持ち、電気的にあるいは物理的
方法を用いて、非導通状態から導通状態へ非可逆的に遷
移させることが可能であるようなスイッチ素子のことで
ある。それらアンチフュ−ズ素子は主にＥＰＲＯＭ（El
ectricallly Programmble Memory）やＦＰＧＡ（FieldP
rogrammable Gate Array ）に使用される。
通と導通の２つの状態を持ち、電気的にあるいは物理的
方法を用いて、非導通状態から導通状態へ非可逆的に遷
移させることが可能であるようなスイッチ素子のことで
ある。それらアンチフュ−ズ素子は主にＥＰＲＯＭ（El
ectricallly Programmble Memory）やＦＰＧＡ（FieldP
rogrammable Gate Array ）に使用される。
【０００３】通常、アンチフュ−ズ素子は２つの配線層
間に形成され、それらの配線層間に選択的に高電圧を印
加することによりアンチフュ−ズ素子をプログラム（非
導通状態から導通状態へ遷移させる）し、それら配線層
間を電気的に接続している。従って、高速かつ大容量の
ＥＰＲＯＭまたはＦＰＧＡに使用されるアンチフュ−ズ
素子の特性として、プログラム後の抵抗が十分低いこ
と、プログラム前の容量が十分小さいこと、更に、素子
の大きさが十分小さいことが要求されている。
間に形成され、それらの配線層間に選択的に高電圧を印
加することによりアンチフュ−ズ素子をプログラム（非
導通状態から導通状態へ遷移させる）し、それら配線層
間を電気的に接続している。従って、高速かつ大容量の
ＥＰＲＯＭまたはＦＰＧＡに使用されるアンチフュ−ズ
素子の特性として、プログラム後の抵抗が十分低いこ
と、プログラム前の容量が十分小さいこと、更に、素子
の大きさが十分小さいことが要求されている。
【０００４】以下、従来のアンチフュ−ズ素子を図５乃
至図８を用いて説明する。第１の例として、図５に示す
ように、アンチフュ−ズ素子は、半導体基板１０１表面
に形成された高濃度な拡散層１０３と、該拡散層１０３
上に形成された薄膜のアンチフュ−ズ絶縁膜１０４と、
その上に形成された電極層１０５とからなる（ＵＳＰ４
８２３１８１号明細書参照）。
至図８を用いて説明する。第１の例として、図５に示す
ように、アンチフュ−ズ素子は、半導体基板１０１表面
に形成された高濃度な拡散層１０３と、該拡散層１０３
上に形成された薄膜のアンチフュ−ズ絶縁膜１０４と、
その上に形成された電極層１０５とからなる（ＵＳＰ４
８２３１８１号明細書参照）。
【０００５】このような構造であると、次のような欠点
がある。第１の欠点として、拡散層１０３の寄生抵抗に
より、プログラム後のアンチフュ−ズ素子の抵抗がかな
り大きくなる（典型的には約５００Ω、場合によっては
数ＫΩ）。それゆえ、高速性を重視したＦＰＧＡへの適
用を難しくしている。また、第２の欠点として、素子領
域の大きさはＬＯＣＯＳ酸化膜１０２により決定される
ため、ある大きさより小さくすることは極めて困難であ
り、集積度に問題がある。
がある。第１の欠点として、拡散層１０３の寄生抵抗に
より、プログラム後のアンチフュ−ズ素子の抵抗がかな
り大きくなる（典型的には約５００Ω、場合によっては
数ＫΩ）。それゆえ、高速性を重視したＦＰＧＡへの適
用を難しくしている。また、第２の欠点として、素子領
域の大きさはＬＯＣＯＳ酸化膜１０２により決定される
ため、ある大きさより小さくすることは極めて困難であ
り、集積度に問題がある。
【０００６】また、第２の例として、図６に示すよう
に、アンチフュ−ズ素子は、半導体基板１０１上に絶縁
膜１０６を介して設けられた第１の電極層１０７と、該
第１の電極層１０７の上面にアンチフュ−ズ絶縁膜１０
４を介して設けれた第２の電極層１１０とからなり、第
１の電極層１０７と第２の電極層１１０を共に金属層と
している（'92 IEDM Technical Digest,pp611-614 ）。
この構造であると、電極層自体の抵抗を飛躍的に低くす
ることができるため、プログラム後の抵抗値が低くなる
ことが知られている。しかしながら、第１の電極層１０
７上の層間絶縁膜１０８を開口してコンタクトホ−ル１
０９を形成する必要がある。そのため、アンチフュ−ズ
素子の大きさはリソグラフィ工程で決められる最小寸法
以下にすることができない。
に、アンチフュ−ズ素子は、半導体基板１０１上に絶縁
膜１０６を介して設けられた第１の電極層１０７と、該
第１の電極層１０７の上面にアンチフュ−ズ絶縁膜１０
４を介して設けれた第２の電極層１１０とからなり、第
１の電極層１０７と第２の電極層１１０を共に金属層と
している（'92 IEDM Technical Digest,pp611-614 ）。
この構造であると、電極層自体の抵抗を飛躍的に低くす
ることができるため、プログラム後の抵抗値が低くなる
ことが知られている。しかしながら、第１の電極層１０
７上の層間絶縁膜１０８を開口してコンタクトホ−ル１
０９を形成する必要がある。そのため、アンチフュ−ズ
素子の大きさはリソグラフィ工程で決められる最小寸法
以下にすることができない。
【０００７】更に、第３の例として、図７に示すよう
に、アンチフュ−ズ素子を第１の電極層１０７の側壁部
分と、アンチフュ−ズ絶縁膜１０４と、第２の電極層１
０４とから構成する（ＵＳＰ５１７１７１５号明細書参
照）。本例によるアンチフュ−ズ素子は、第１の電極層
の側壁に形成されるため、アンチフュ−ズ素子自身の面
積を小さくすることができる。しかしながら、第１の電
極層１０７上の層間絶縁膜１０８を開口し、更に第１の
電極層１０７を貫通するように開口している。従って、
第２の例と同様に、コンタクトホ−ル１０９のパタ−ニ
ングが必要であり、そのためマスク合せ余裕を考慮する
と、大幅な集積度の向上は難しい。
に、アンチフュ−ズ素子を第１の電極層１０７の側壁部
分と、アンチフュ−ズ絶縁膜１０４と、第２の電極層１
０４とから構成する（ＵＳＰ５１７１７１５号明細書参
照）。本例によるアンチフュ−ズ素子は、第１の電極層
の側壁に形成されるため、アンチフュ−ズ素子自身の面
積を小さくすることができる。しかしながら、第１の電
極層１０７上の層間絶縁膜１０８を開口し、更に第１の
電極層１０７を貫通するように開口している。従って、
第２の例と同様に、コンタクトホ−ル１０９のパタ−ニ
ングが必要であり、そのためマスク合せ余裕を考慮する
と、大幅な集積度の向上は難しい。
【０００８】また、図８を参照して、第３の例のアンチ
フュ−ズ素子を平面的に説明する。第１の電極層１０７
と第２の電極層とはマトリクス状に形成されており、ア
ンチフュ−ズ素子は各コンタクトホ−ル１０９のエッジ
部分（太線部分）に形成されている。つまり、アンチフ
ュ−ズ素子の大きさはリソグラフィ工程で規定されるこ
とは明らかであり、高速化かつ高集積化されたＦＰＧＡ
を形成することは難しい。
フュ−ズ素子を平面的に説明する。第１の電極層１０７
と第２の電極層とはマトリクス状に形成されており、ア
ンチフュ−ズ素子は各コンタクトホ−ル１０９のエッジ
部分（太線部分）に形成されている。つまり、アンチフ
ュ−ズ素子の大きさはリソグラフィ工程で規定されるこ
とは明らかであり、高速化かつ高集積化されたＦＰＧＡ
を形成することは難しい。
【０００９】
【発明が解決しようとする課題】それ故に、本発明はプ
ログラム後の抵抗が十分低く、リソグラフィ−で規定さ
れる寸法より小さなアンチフュ−ズ素子を提供すること
を目的とする。
ログラム後の抵抗が十分低く、リソグラフィ−で規定さ
れる寸法より小さなアンチフュ−ズ素子を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明によるアンチフュ
−ズ素子は、半導体基板上に形成された第１の電極層
と、上記第１の電極層の上面のみに設けられた第１の絶
縁層と、上記第１の電極層の少なくとも一方の側壁部分
上に形成されたアンチフュ−ズ絶縁層と、上記アンチフ
ュ−ズ絶縁層を被覆する第２の電極層とを含む。
−ズ素子は、半導体基板上に形成された第１の電極層
と、上記第１の電極層の上面のみに設けられた第１の絶
縁層と、上記第１の電極層の少なくとも一方の側壁部分
上に形成されたアンチフュ−ズ絶縁層と、上記アンチフ
ュ−ズ絶縁層を被覆する第２の電極層とを含む。
【００１１】
【作用】上記アンチフュ−ズ素子は、上記第１の電極層
の側壁部分のみに形成されるため、コンタクトホ−ルら
のパタ−ニングが不要であり、集積度を大幅に向上させ
ることができる。
の側壁部分のみに形成されるため、コンタクトホ−ルら
のパタ−ニングが不要であり、集積度を大幅に向上させ
ることができる。
【００１２】
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。本発明による第１の実施例を図１乃至図２
を用いて説明する。まず、シリコン基板１１上に酸化膜
１２を形成後、全面にＡｌ合金（Ａｌ／Ｓｉ／Ｃｕ）か
らなる第１の金属層２１をスパッタリング法により１０
００オングストロ−ム（以下、Ａとする）程度形成す
る。その後、シリコン酸化膜等の第１の絶縁膜２２をプ
ラズマＣＶＤ法等を用いて３０００Ａ程度形成する（図
１（ａ））。
を説明する。本発明による第１の実施例を図１乃至図２
を用いて説明する。まず、シリコン基板１１上に酸化膜
１２を形成後、全面にＡｌ合金（Ａｌ／Ｓｉ／Ｃｕ）か
らなる第１の金属層２１をスパッタリング法により１０
００オングストロ−ム（以下、Ａとする）程度形成す
る。その後、シリコン酸化膜等の第１の絶縁膜２２をプ
ラズマＣＶＤ法等を用いて３０００Ａ程度形成する（図
１（ａ））。
【００１３】次に、第１の金属層２１と第１の絶縁層２
２を選択的にエッチングして、第１の電極層２０を形成
する（同図（ｂ））。更に、全面に例えば、シリコン窒
化膜からなるアンチフュ−ズ絶縁膜１３をプラズマＣＶ
Ｄ法を用いて２００Ａ程度形成する。その後、アンチフ
ュ−ズ絶縁膜１３上にＡｌ合金（Ａｌ／Ｓｉ／Ｃｕ）を
スパッタリング法により６０００Ａ程度堆積し、上記Ａ
ｌ合金をパタ−ニングして第２の電極層３０を形成する
（同図（ｃ））。
２を選択的にエッチングして、第１の電極層２０を形成
する（同図（ｂ））。更に、全面に例えば、シリコン窒
化膜からなるアンチフュ−ズ絶縁膜１３をプラズマＣＶ
Ｄ法を用いて２００Ａ程度形成する。その後、アンチフ
ュ−ズ絶縁膜１３上にＡｌ合金（Ａｌ／Ｓｉ／Ｃｕ）を
スパッタリング法により６０００Ａ程度堆積し、上記Ａ
ｌ合金をパタ−ニングして第２の電極層３０を形成する
（同図（ｃ））。
【００１４】また、図２に示すように、第１の電極層２
０と第２の電極層３０とはマトリクス状に形成されてい
る。アンチフュ−ズ素子４０（太線部分）は、第１の電
極層２０とアンチフュ−ズ絶縁膜１３と第２の電極層３
０とからなり、第１の電極層２０の両方の側壁部分に自
己整合的に形成される。
０と第２の電極層３０とはマトリクス状に形成されてい
る。アンチフュ−ズ素子４０（太線部分）は、第１の電
極層２０とアンチフュ−ズ絶縁膜１３と第２の電極層３
０とからなり、第１の電極層２０の両方の側壁部分に自
己整合的に形成される。
【００１５】本発明による第２の実施例を図３乃至図４
を説明する。但し、第１の実施例と異なるところのみ説
明する。図３に示すように、本実施例においても、第１
の電極層２０と第２の電極層３０とはマトリクス状に形
成されている。但し、第２の電極層３０は第２の金属層
３１と、第２の金属層３１とコンタクトホ−ル１５にて
接続された第３の金属層３２とから構成される。アンチ
フュ−ズ素子４０は第１の電極層２０の一方の側壁部
分、つまり隣接する２つの第１の電極層２０の対向する
側壁部分に形成される。
を説明する。但し、第１の実施例と異なるところのみ説
明する。図３に示すように、本実施例においても、第１
の電極層２０と第２の電極層３０とはマトリクス状に形
成されている。但し、第２の電極層３０は第２の金属層
３１と、第２の金属層３１とコンタクトホ−ル１５にて
接続された第３の金属層３２とから構成される。アンチ
フュ−ズ素子４０は第１の電極層２０の一方の側壁部
分、つまり隣接する２つの第１の電極層２０の対向する
側壁部分に形成される。
【００１６】次に、図４を参照して製造方法を説明す
る。先ず、第１の実施例と同様、シリコン基板１１上に
第１の電極層２０及びアンチフュ−ズ絶縁膜１３を形成
する。その後、全面にＴｉＮをスパッタリング法により
２０００Ａ堆積し、隣接する２つの第１の電極層２０の
互いに対向する側壁部分を含みかつその上面の一部に重
なるように上記ＴｉＮにパタ−ニングを施して、第２の
金属層３１を形成する（同図（ａ））。
る。先ず、第１の実施例と同様、シリコン基板１１上に
第１の電極層２０及びアンチフュ−ズ絶縁膜１３を形成
する。その後、全面にＴｉＮをスパッタリング法により
２０００Ａ堆積し、隣接する２つの第１の電極層２０の
互いに対向する側壁部分を含みかつその上面の一部に重
なるように上記ＴｉＮにパタ−ニングを施して、第２の
金属層３１を形成する（同図（ａ））。
【００１７】その後、全面に層間絶縁膜１４を形成す
る。第２の金属層３１上の層間絶縁膜１４にコンタクト
ホ−ル１５を形成後、Ａｌ合金（Ａｌ／Ｓｉ／Ｃｕ）か
らなる第３の金属層３２を形成する。第３の金属層３２
は第２の金属層３１とコンタクトホ−ル１５において接
続され、第２の電極層は上記第２の金属層３１と第３の
金属層３２とから形成される（同図（ｂ））。
る。第２の金属層３１上の層間絶縁膜１４にコンタクト
ホ−ル１５を形成後、Ａｌ合金（Ａｌ／Ｓｉ／Ｃｕ）か
らなる第３の金属層３２を形成する。第３の金属層３２
は第２の金属層３１とコンタクトホ−ル１５において接
続され、第２の電極層は上記第２の金属層３１と第３の
金属層３２とから形成される（同図（ｂ））。
【００１８】このように、アンチフュ−ズ素子４０は、
第１の電極層２０の片方の側壁のみに形成されるため、
容量を第１の実施例に比べて半分にすることができ、よ
り高性能なアンチフュ−ズ素子を形成することができ
る。尚、第１の実施例及び第２の実施例のいずれにおい
ても第１の金属層２１の膜厚を可能な限り薄膜化するこ
とにより容量を小さくすることができる。
第１の電極層２０の片方の側壁のみに形成されるため、
容量を第１の実施例に比べて半分にすることができ、よ
り高性能なアンチフュ−ズ素子を形成することができ
る。尚、第１の実施例及び第２の実施例のいずれにおい
ても第１の金属層２１の膜厚を可能な限り薄膜化するこ
とにより容量を小さくすることができる。
【００１９】本発明による第１の実施例及び第２の実施
例のいずれの場合も、アンチフュ−ズ素子４０は、第１
の電極層２０の側壁部分に形成される。従って、第１電
極層２０にコンタクトホ−ルを設ける必要がないため、
アンチフュ−ズ素子４０の大きさは、コンタクトホ−ル
を形成する際に必要なリソグラフィにおける最小寸法に
規定されることはない。そのため、アンチフュ−ズ素子
を高集積化することができると共に、低容量化を図るこ
とができる。
例のいずれの場合も、アンチフュ−ズ素子４０は、第１
の電極層２０の側壁部分に形成される。従って、第１電
極層２０にコンタクトホ−ルを設ける必要がないため、
アンチフュ−ズ素子４０の大きさは、コンタクトホ−ル
を形成する際に必要なリソグラフィにおける最小寸法に
規定されることはない。そのため、アンチフュ−ズ素子
を高集積化することができると共に、低容量化を図るこ
とができる。
【００２０】尚、第１及び第２の電極層として、Ａｌ合
金やＴｉＮに限ることなく、ド−プドポリシリコン、Ｔ
ｉ，Ｗ，Ｍｏなどの高融点金属及びその化合物ないしは
シリサイドなどの単層あるいは積層膜をもちることがで
きる。また、第１の電極層と第２の電極層を同じ種類に
する必要はない。更に、アンチフュ−ズ絶縁膜は、シリ
コン窒化膜に限ることなく、誘電体膜であればよく、ま
た積層膜としてもかまわなわない。
金やＴｉＮに限ることなく、ド−プドポリシリコン、Ｔ
ｉ，Ｗ，Ｍｏなどの高融点金属及びその化合物ないしは
シリサイドなどの単層あるいは積層膜をもちることがで
きる。また、第１の電極層と第２の電極層を同じ種類に
する必要はない。更に、アンチフュ−ズ絶縁膜は、シリ
コン窒化膜に限ることなく、誘電体膜であればよく、ま
た積層膜としてもかまわなわない。
【００２１】
【発明の効果】本発明によれば、アンチフュ−ズ素子
を、第１の電極層に開口部を設ける等の微細加工を必要
とせず、自己整合的に容易に形成することができる。ま
た、アンチフュ−ズ素子は、第１の電極層の側壁部分の
みに形成するため、高集積化かつ低容量化される。
を、第１の電極層に開口部を設ける等の微細加工を必要
とせず、自己整合的に容易に形成することができる。ま
た、アンチフュ−ズ素子は、第１の電極層の側壁部分の
みに形成するため、高集積化かつ低容量化される。
【図１】本発明による第１の実施例を示す模式的な工程
断面図である。
断面図である。
【図２】第１の実施例を示す平面図である。
【図３】本発明による第２の実施例を示す平面図であ
る。
る。
【図４】第２の実施例を示す模式的な工程断面図であ
る。
る。
【図５】従来における第１の例を示す断面図である。
【図６】従来における第２の例を示す断面図である。
【図７】従来における第３の例を示す断面図である。
【図８】従来における第３の例を示す平面図である。
【符号の説明】 １１…シリコン基板、１２…酸化膜、１３…アンチフュ
−ズ絶縁膜 １４…層間絶縁膜、１５…コンタクトホ−ル ２０…第１の電極層、２１…第１の金属層、２２…第１
の絶縁膜 ３０…第２の電極層、３１…第２の金属層、３２…第３
の金属層 ４０…アンチフュ−ズ素子
−ズ絶縁膜 １４…層間絶縁膜、１５…コンタクトホ−ル ２０…第１の電極層、２１…第１の金属層、２２…第１
の絶縁膜 ３０…第２の電極層、３１…第２の金属層、３２…第３
の金属層 ４０…アンチフュ−ズ素子
Claims (3)
- 【請求項１】 半導体基板上に形成された第１の電極層
と、上記第１の電極層の上面のみに設けられた第１の絶
縁層と、上記第１の電極層の少なくとも一方の側壁部分
上に形成されたアンチフュ−ズ絶縁層と、上記アンチフ
ュ−ズ絶縁層を被覆する第２の電極層とを具備するアン
チフュ−ズ素子。 - 【請求項２】 半導体基板上に列状に設けられた第１の
電極層群と、上記第１の電極層上にそれぞれ設けられた
第１の絶縁層と、上記第１の絶縁層及び第１の電極層群
を含む全面に設けれたアンチフュ−ズ絶縁層と、上記ア
ンチフュ−ズ絶縁層上に上記第１の電極層群に対しマト
リクス状に設けられた第２の電極層群とを具備するアン
チフュ−ズ素子。 - 【請求項３】 半導体基板上に列状に設けられた第１の
電極層群と、上記第１の電極層上にそれぞれ設けられた
第１の絶縁層と、上記第１の絶縁層及び第１の電極層群
を含む全面に設けれたアンチフュ−ズ絶縁層と、上記ア
ンチフュ−ズ絶縁層上に設けられると共に第１の電極層
群のうち互いに隣接する２本の第１の電極層の少なくと
も対向する側壁部分を含むように各々設けられた第２の
電極層群と、上記アンチフュ−ズ絶縁層上に設けられた
第２の絶縁層と、上記第２の絶縁層上に設けられかつ上
記第１の電極層群に対しマトリクス状に設けられると共
に上記第２の電極層群と接続された第３の電極層群とを
具備するアンチフュ−ズ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005790A JPH07211873A (ja) | 1994-01-24 | 1994-01-24 | アンチフュ−ズ素子 |
| KR1019950001151A KR0159450B1 (ko) | 1994-01-24 | 1995-01-24 | 앤티퓨즈소자 |
| US08/712,156 US5682059A (en) | 1994-01-24 | 1996-09-12 | Semiconductor device including anti-fuse element and method of manufacturing the device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005790A JPH07211873A (ja) | 1994-01-24 | 1994-01-24 | アンチフュ−ズ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211873A true JPH07211873A (ja) | 1995-08-11 |
Family
ID=11620893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005790A Pending JPH07211873A (ja) | 1994-01-24 | 1994-01-24 | アンチフュ−ズ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5682059A (ja) |
| JP (1) | JPH07211873A (ja) |
| KR (1) | KR0159450B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244255B1 (ko) * | 1997-04-28 | 2000-02-01 | 김영환 | 안티퓨즈 및 그 제조방법 |
| JP2000100979A (ja) * | 1998-09-18 | 2000-04-07 | Siemens Ag | 電気的にプログラム可能な不揮発性メモリセル装置及びこの不揮発性メモリセル装置を製造する方法 |
| JP2005064490A (ja) * | 2003-07-21 | 2005-03-10 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリの製造方法 |
| JP2005123575A (ja) * | 2003-08-15 | 2005-05-12 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリに対するプログラミング方法 |
| JP2006253667A (ja) * | 2005-02-10 | 2006-09-21 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
| JP2012212907A (ja) * | 2005-02-10 | 2012-11-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3489265B2 (ja) * | 1995-05-19 | 2004-01-19 | ソニー株式会社 | 半導体装置の製法 |
| US6524941B2 (en) * | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6222244B1 (en) | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6512284B2 (en) * | 1999-04-27 | 2003-01-28 | Hewlett-Packard Company | Thinfilm fuse/antifuse device and use of same in printhead |
| KR100322882B1 (ko) * | 1999-06-29 | 2002-02-08 | 박종섭 | 3전극 구조의 안티퓨즈 및 그 통합 메모리로직 반도체 소자 제조방법 |
| AU2001262953A1 (en) * | 2000-04-28 | 2001-11-12 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
| US8575719B2 (en) * | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US6653688B2 (en) * | 2001-04-10 | 2003-11-25 | Seiko Instruments Inc. | Semiconductor device |
| US6534841B1 (en) * | 2001-12-14 | 2003-03-18 | Hewlett-Packard Company | Continuous antifuse material in memory structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823181A (en) * | 1986-05-09 | 1989-04-18 | Actel Corporation | Programmable low impedance anti-fuse element |
| US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
| US5241496A (en) * | 1991-08-19 | 1993-08-31 | Micron Technology, Inc. | Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells |
| US5233206A (en) * | 1991-11-13 | 1993-08-03 | Micron Technology, Inc. | Double digitlines for multiple programming of prom applications and other anti-fuse circuit element applications |
| US5250464A (en) * | 1992-03-11 | 1993-10-05 | Texas Instruments Incorporated | Method of making a low capacitance, low resistance sidewall antifuse structure |
| US5308795A (en) * | 1992-11-04 | 1994-05-03 | Actel Corporation | Above via metal-to-metal antifuse |
-
1994
- 1994-01-24 JP JP6005790A patent/JPH07211873A/ja active Pending
-
1995
- 1995-01-24 KR KR1019950001151A patent/KR0159450B1/ko not_active IP Right Cessation
-
1996
- 1996-09-12 US US08/712,156 patent/US5682059A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244255B1 (ko) * | 1997-04-28 | 2000-02-01 | 김영환 | 안티퓨즈 및 그 제조방법 |
| JP2000100979A (ja) * | 1998-09-18 | 2000-04-07 | Siemens Ag | 電気的にプログラム可能な不揮発性メモリセル装置及びこの不揮発性メモリセル装置を製造する方法 |
| JP2005064490A (ja) * | 2003-07-21 | 2005-03-10 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリの製造方法 |
| JP2005123575A (ja) * | 2003-08-15 | 2005-05-12 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリに対するプログラミング方法 |
| JP2006253667A (ja) * | 2005-02-10 | 2006-09-21 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
| JP2012212907A (ja) * | 2005-02-10 | 2012-11-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8604547B2 (en) | 2005-02-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0159450B1 (ko) | 1999-02-01 |
| US5682059A (en) | 1997-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5248632A (en) | Method of forming an antifuse | |
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| JPH07211873A (ja) | アンチフュ−ズ素子 | |
| JPH1070244A (ja) | アナログ半導体装置及びその製造方法 | |
| US5410161A (en) | Semiconductor device equipped with characteristic checking element | |
| JPH06216125A (ja) | 高集積半導体素子のコンタクトホール形成方法 | |
| US5600170A (en) | Interconnection structure of semiconductor device | |
| US5557137A (en) | Voltage programmable link having reduced capacitance | |
| US5150178A (en) | Gate structure for a semiconductor memory device | |
| US5929505A (en) | Inter-metal-wiring antifuse device provided by self-alignment | |
| US5285110A (en) | Interconnection structure in semiconductor device | |
| US6700474B1 (en) | High value polysilicon resistor | |
| US5637526A (en) | Method of making a capacitor in a semiconductor device | |
| KR100340906B1 (ko) | 반도체 장치의 퓨즈 구조 | |
| US5618756A (en) | Selective WSix deposition | |
| KR20000013433A (ko) | 선택적 금속 실리사이드막 형성방법 | |
| JPH0669207A (ja) | 半導体装置 | |
| JPH0286160A (ja) | 半導体装置 | |
| JP3302989B2 (ja) | 半導体装置 | |
| JPH0955476A (ja) | 半導体装置 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPS5821861A (ja) | 半導体記憶装置 | |
| GB2381659A (en) | Contactless local interconnect process utilizing self-aligned silicide | |
| KR100358164B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR19980065743A (ko) | 안티 퓨즈를 구비하는 반도체장치 및 그 형성방법 |