JPH07211865A - インダクタ - Google Patents
インダクタInfo
- Publication number
- JPH07211865A JPH07211865A JP380194A JP380194A JPH07211865A JP H07211865 A JPH07211865 A JP H07211865A JP 380194 A JP380194 A JP 380194A JP 380194 A JP380194 A JP 380194A JP H07211865 A JPH07211865 A JP H07211865A
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- Japan
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- film
- inductor
- line
- permeability material
- substrate
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Abstract
(57)【要約】
【目的】 インダクタに関し，寸法を縮小し，低コスト
化を図る。 【構成】 １）基板上に形成されたインダクタであっ
て，隣接する線路が逆方向に電流が流れるように配置さ
れた線路 3と，該線路の少なくとも上部を覆う絶縁膜 4
と，該絶縁膜を覆って被覆され且つ真空より透磁率の大
きい高透磁率材料膜5とを有する, ２）基板上に形成されたインダクタであって，隣接する
線路が同方向に電流が流れるように配置された線路3A
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有し，該高透磁率材料膜が隣接する線路
間で分離されている。
化を図る。 【構成】 １）基板上に形成されたインダクタであっ
て，隣接する線路が逆方向に電流が流れるように配置さ
れた線路 3と，該線路の少なくとも上部を覆う絶縁膜 4
と，該絶縁膜を覆って被覆され且つ真空より透磁率の大
きい高透磁率材料膜5とを有する, ２）基板上に形成されたインダクタであって，隣接する
線路が同方向に電流が流れるように配置された線路3A
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有し，該高透磁率材料膜が隣接する線路
間で分離されている。
Description
【０００１】
【産業上の利用分野】本発明はモノリシックマイクロ波
IC(MMIC)等の基板上に形成されたインダクタに関する。
IC(MMIC)等の基板上に形成されたインダクタに関する。
【０００２】近年, マイクロ波IC(MIC) として, ハイブ
リッドICから半導体基板上にモノリシックに形成するMM
ICの開発が盛んに行われている。しかしながら，低周波
領域のMMIC形成技術として集中定数回路を用いるため，
受動回路素子の寸法が能動素子に比べて比較的大きい。
すなわち寸法が大きいためMMICの縮小化が難しく, 低コ
スト化が図りにくい。特に, 受動回路素子の１つである
インダクタの縮小化が望まれている。
リッドICから半導体基板上にモノリシックに形成するMM
ICの開発が盛んに行われている。しかしながら，低周波
領域のMMIC形成技術として集中定数回路を用いるため，
受動回路素子の寸法が能動素子に比べて比較的大きい。
すなわち寸法が大きいためMMICの縮小化が難しく, 低コ
スト化が図りにくい。特に, 受動回路素子の１つである
インダクタの縮小化が望まれている。
【０００３】
【従来の技術】従来より，MMIC上での集中定数型のイン
ダクタとしては，ミアンダラインやスパイラルライン等
がある。ミアンダラインは，中程度の大きさのインダク
タンスの場合使われ, スパイラルラインは比較的大きい
インダクタンスの場合に用いられる。
ダクタとしては，ミアンダラインやスパイラルライン等
がある。ミアンダラインは，中程度の大きさのインダク
タンスの場合使われ, スパイラルラインは比較的大きい
インダクタンスの場合に用いられる。
【０００４】いずれにしても，基本的には回路のインダ
クタンスを作成するのに線路を巻いた構造を用い, 且つ
その周囲は透磁率の小さい空気または真空であるため,
インダクタの面積は大きくなっている。
クタンスを作成するのに線路を巻いた構造を用い, 且つ
その周囲は透磁率の小さい空気または真空であるため,
インダクタの面積は大きくなっている。
【０００５】
【発明が解決しようとする課題】本発明では，MMIC上の
インダクタの構造として基本的に従来のミアンダライン
やスパイラルライン等の構造を利用して，寸法を縮小
し，低コスト化を図ることを目的とする。
インダクタの構造として基本的に従来のミアンダライン
やスパイラルライン等の構造を利用して，寸法を縮小
し，低コスト化を図ることを目的とする。
【０００６】
【課題を解決するための手段】上記課題の解決は (図
１，３参照）， １）基板上に形成されたインダクタであって，隣接する
線路が逆方向に電流が流れるように配置された線路 3
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有するインダクタ, あるいは， ２）基板上に形成されたインダクタであって，隣接する
線路が同方向に電流が流れるように配置された線路3A
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有し，該高透磁率材料膜が隣接する線路
間で分離されているインダクタにより達成される。
１，３参照）， １）基板上に形成されたインダクタであって，隣接する
線路が逆方向に電流が流れるように配置された線路 3
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有するインダクタ, あるいは， ２）基板上に形成されたインダクタであって，隣接する
線路が同方向に電流が流れるように配置された線路3A
と，該線路の少なくとも上部を覆う絶縁膜 4と，該絶縁
膜を覆って被覆され且つ真空より透磁率の大きい高透磁
率材料膜 5とを有し，該高透磁率材料膜が隣接する線路
間で分離されているインダクタにより達成される。
【０００７】
【作用】本発明では，インダクタの基板上での占有面積
を小さくする方法として, 前記のように従来のインダク
タの線路を用いるが, インダクタの周囲を高透磁率材料
で覆うことにより, インダクタに流れる電流により発生
する磁場を大きくし，これによりインダクタンスを大き
くし，結果的にインダクタの寸法を縮小化している。
を小さくする方法として, 前記のように従来のインダク
タの線路を用いるが, インダクタの周囲を高透磁率材料
で覆うことにより, インダクタに流れる電流により発生
する磁場を大きくし，これによりインダクタンスを大き
くし，結果的にインダクタの寸法を縮小化している。
【０００８】本発明に類似の技術として高透磁率材料の
基板上にインダクタを形成したり，あるいは基板上に装
着されたチップインダクタに高透磁率材料を被覆する等
の開示は公知である。
基板上にインダクタを形成したり，あるいは基板上に装
着されたチップインダクタに高透磁率材料を被覆する等
の開示は公知である。
【０００９】これに対し, 本発明は，基板上に形成され
るインダクタにおいて，ミアンダラインのように隣接す
る線路が逆方向に電流が流れるタイプのインダクタで
は，そのまま線路上または線路の周囲に高透磁率材料を
被覆することで, インダクタンスを増加させるようにし
ている。
るインダクタにおいて，ミアンダラインのように隣接す
る線路が逆方向に電流が流れるタイプのインダクタで
は，そのまま線路上または線路の周囲に高透磁率材料を
被覆することで, インダクタンスを増加させるようにし
ている。
【００１０】一方，スパイラルラインのように隣接する
線路に同方向の電流が流れる場合は, 隣接線路の磁場の
発生が逆方向であるため，高透磁率材料をインダクタン
ス全体にわたって一様に被覆しても効果は少ない。従っ
て, この場合は自己の線路が発生する磁場を高透磁率材
料で閉じ込めるように被覆する, すなわち隣接する線路
間の高透磁率材料を分離することにより, 自己インダク
タンスを増加させるようにしている。
線路に同方向の電流が流れる場合は, 隣接線路の磁場の
発生が逆方向であるため，高透磁率材料をインダクタン
ス全体にわたって一様に被覆しても効果は少ない。従っ
て, この場合は自己の線路が発生する磁場を高透磁率材
料で閉じ込めるように被覆する, すなわち隣接する線路
間の高透磁率材料を分離することにより, 自己インダク
タンスを増加させるようにしている。
【００１１】
【実施例】図１(A),(B) は本発明の実施例１の説明図で
ある。図１(A) は平面図, 図１(B) は断面図である。
ある。図１(A) は平面図, 図１(B) は断面図である。
【００１２】図において， 1は半絶縁性(SI-)GaAs 基
板, 2は絶縁膜で二酸化シリコン(SiO2)膜, 3はインダ
クタを構成する線路で金(Au)膜, 4は絶縁膜で窒化シリ
コン(Si3N4) 膜, 5は高透磁率材料膜でアモルファス金
属膜やフェライト膜等である。
板, 2は絶縁膜で二酸化シリコン(SiO2)膜, 3はインダ
クタを構成する線路で金(Au)膜, 4は絶縁膜で窒化シリ
コン(Si3N4) 膜, 5は高透磁率材料膜でアモルファス金
属膜やフェライト膜等である。
【００１３】この実施例は，従来のAu膜 3等の線路を用
いたミアンダライン上に厚さ 500ÅのSi3N4 膜 4を堆積
し，さらにその上に厚さ 1μｍのCoZrNi系等のアモルフ
ァス金属膜 5を堆積している。
いたミアンダライン上に厚さ 500ÅのSi3N4 膜 4を堆積
し，さらにその上に厚さ 1μｍのCoZrNi系等のアモルフ
ァス金属膜 5を堆積している。
【００１４】図２(A) 〜(C) は本発明の実施例２の説明
図である。この実施例は隣接する線路の電流方向が逆に
なるように巻いたインダクタの平面図で，断面図は図１
と同じである。
図である。この実施例は隣接する線路の電流方向が逆に
なるように巻いたインダクタの平面図で，断面図は図１
と同じである。
【００１５】図示のように, 実施例はいずれも隣接する
線路 3が, ミアンダラインのように逆方向の電流路とな
るように巻かれ，その上に絶縁膜 4として図１のSi3N4
膜の代わりに厚さ1000ÅのSiO2膜を堆積し，さらにその
上に厚さ 1μｍのアモルファス金属膜 5を堆積してい
る。
線路 3が, ミアンダラインのように逆方向の電流路とな
るように巻かれ，その上に絶縁膜 4として図１のSi3N4
膜の代わりに厚さ1000ÅのSiO2膜を堆積し，さらにその
上に厚さ 1μｍのアモルファス金属膜 5を堆積してい
る。
【００１６】図３(A),(B) は本発明の実施例３の説明図
である。図３(A) は平面図, 図３(B) は断面図である。
この実施例は，隣接する線路3Aがスパイラルラインのよ
うに同方向の電流路となるインダクタで，その上に厚さ
500ÅのSi3N4 膜 4を堆積し，さらにその上に厚さ0.5
μｍのアモルファス金属膜 5を堆積し, 且つ線路間のア
モルファス金属膜 5が分離された構造に形成する。
である。図３(A) は平面図, 図３(B) は断面図である。
この実施例は，隣接する線路3Aがスパイラルラインのよ
うに同方向の電流路となるインダクタで，その上に厚さ
500ÅのSi3N4 膜 4を堆積し，さらにその上に厚さ0.5
μｍのアモルファス金属膜 5を堆積し, 且つ線路間のア
モルファス金属膜 5が分離された構造に形成する。
【００１７】図４は本発明の実施例４の説明図である。
図は平面図を示し，断面図は図３と同様である。この実
施例では，インダクタはミアンダラインのように隣接す
る線路 3が逆方向の電流路となるように巻かれ，その上
に絶縁膜 4として厚さ1000ÅのSiO2膜を堆積し，さらに
その上に厚さ 1μｍのアモルファス金属膜 5を堆積し,
且つ線路間のアモルファス金属膜 5が分離された構造に
形成する。
図は平面図を示し，断面図は図３と同様である。この実
施例では，インダクタはミアンダラインのように隣接す
る線路 3が逆方向の電流路となるように巻かれ，その上
に絶縁膜 4として厚さ1000ÅのSiO2膜を堆積し，さらに
その上に厚さ 1μｍのアモルファス金属膜 5を堆積し,
且つ線路間のアモルファス金属膜 5が分離された構造に
形成する。
【００１８】図５は本発明の実施例５の説明図である。
図において，半導体基板 1上に絶縁膜として厚さ1000Å
のSiO2膜 4を堆積し，その上に厚さ2000Åのフェライト
膜 6を堆積し，この上に線路として厚さ 3μｍのAu膜 3
または3Aを形成し，これをマスクにしてフェライト膜 6
及びSiO2膜 4をエッチングし，さらにその上に厚さ1000
ÅのSiO2膜 4を堆積し，さらに高透磁率材料膜として厚
さ0.5 μｍのフェライト膜 5を堆積し, 且つ線路間のフ
ェライト膜 5が分離された構造に形成する。
図において，半導体基板 1上に絶縁膜として厚さ1000Å
のSiO2膜 4を堆積し，その上に厚さ2000Åのフェライト
膜 6を堆積し，この上に線路として厚さ 3μｍのAu膜 3
または3Aを形成し，これをマスクにしてフェライト膜 6
及びSiO2膜 4をエッチングし，さらにその上に厚さ1000
ÅのSiO2膜 4を堆積し，さらに高透磁率材料膜として厚
さ0.5 μｍのフェライト膜 5を堆積し, 且つ線路間のフ
ェライト膜 5が分離された構造に形成する。
【００１９】図６は本発明の実施例６の説明図である。
図において，半導体基板 1上に絶縁膜として厚さ1000Å
のSiO2膜 4を堆積し，この上に線路として厚さ 3μｍの
Au膜 3または3Aを形成し，これをマスクにしてSiO2膜 4
をエッチングし，さらにその上に厚さ1000ÅのSiO2膜 4
を堆積し，さらに高透磁率材料膜として厚さ0.5 μｍの
フェライト膜 5を堆積し, 且つ線路間のフェライト膜 5
が分離された構造に形成する。
図において，半導体基板 1上に絶縁膜として厚さ1000Å
のSiO2膜 4を堆積し，この上に線路として厚さ 3μｍの
Au膜 3または3Aを形成し，これをマスクにしてSiO2膜 4
をエッチングし，さらにその上に厚さ1000ÅのSiO2膜 4
を堆積し，さらに高透磁率材料膜として厚さ0.5 μｍの
フェライト膜 5を堆積し, 且つ線路間のフェライト膜 5
が分離された構造に形成する。
【００２０】図７は本発明の実施例７の説明図である。
図において，半絶縁性半導体基板 1上に直接線路として
厚さ 3μｍのAu膜3 または3Aを形成し，これをマスクに
して半導体基板をエッチングして掘り下げ，さらにその
上に厚さ1000ÅのSiO2膜 4を堆積し，さらに高透磁率材
料膜として厚さ0.5 μｍのフェライト膜 5を堆積し, 且
つ線路間のフェライト膜 5が分離された構造に形成す
る。
図において，半絶縁性半導体基板 1上に直接線路として
厚さ 3μｍのAu膜3 または3Aを形成し，これをマスクに
して半導体基板をエッチングして掘り下げ，さらにその
上に厚さ1000ÅのSiO2膜 4を堆積し，さらに高透磁率材
料膜として厚さ0.5 μｍのフェライト膜 5を堆積し, 且
つ線路間のフェライト膜 5が分離された構造に形成す
る。
【００２１】以上の実施例では高透磁率材料としてCoZr
Ni系のアモルファス金属膜，フェライトを用いたが，本
発明はこれに限るものではなく，例えば，その他各種の
パーマロイ, フェライト, アモルファス金属材料等を用
いてもよい。
Ni系のアモルファス金属膜，フェライトを用いたが，本
発明はこれに限るものではなく，例えば，その他各種の
パーマロイ, フェライト, アモルファス金属材料等を用
いてもよい。
【００２２】
【発明の効果】本発明によれぱ，MMIC上のインダクタの
構造として基本的に従来のメアンダラインやスパイラル
ライン等の構造を利用して，寸法を縮小し，且つ低コス
ト化を図ることができる。
構造として基本的に従来のメアンダラインやスパイラル
ライン等の構造を利用して，寸法を縮小し，且つ低コス
ト化を図ることができる。
【図１】 本発明の実施例１の説明図
【図２】 本発明の実施例２の説明図
【図３】 本発明の実施例３の説明図
【図４】 本発明の実施例４の説明図
【図５】 本発明の実施例５の説明図
【図６】 本発明の実施例６の説明図
【図７】 本発明の実施例７の説明図
1 半導体基板でSI-GaAs 基板 2 絶縁膜でSiO2膜 3，3A インダクタを構成する線路でAu膜 4 絶縁膜Si3N4 膜またはSiO2膜 5, 6 高透磁率材料膜でアモルファス金属膜またはフ
ェライト膜
ェライト膜
Claims (2)
- 【請求項１】 基板上に形成されたインダクタであっ
て，隣接する線路が逆方向に電流が流れるように配置さ
れた線路(3）と，該線路の少なくとも上部を覆う絶縁膜
(4）と，該絶縁膜を覆って被覆され且つ真空より透磁率
の大きい高透磁率材料膜(5) とを有することを特徴とす
るインダクタ。 - 【請求項２】 基板上に形成されたインダクタであっ
て，隣接する線路が同方向に電流が流れるように配置さ
れた線路(3A)と，該線路の少なくとも上部を覆う絶縁膜
(4）と，該絶縁膜を覆って被覆され且つ真空より透磁率
の大きい高透磁率材料膜(5) とを有し，該高透磁率材料
膜が隣接する線路間で分離されていることを特徴とする
インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP380194A JPH07211865A (ja) | 1994-01-19 | 1994-01-19 | インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP380194A JPH07211865A (ja) | 1994-01-19 | 1994-01-19 | インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211865A true JPH07211865A (ja) | 1995-08-11 |
Family
ID=11567308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP380194A Withdrawn JPH07211865A (ja) | 1994-01-19 | 1994-01-19 | インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181264A (ja) * | 1995-12-27 | 1997-07-11 | Nec Corp | 半導体装置およびその製造方法 |
| EP1542261A1 (en) * | 2003-12-10 | 2005-06-15 | Freescale Semiconductor, Inc. | Method of producing an element comprising an electrical conductor encircled by magnetic material |
-
1994
- 1994-01-19 JP JP380194A patent/JPH07211865A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181264A (ja) * | 1995-12-27 | 1997-07-11 | Nec Corp | 半導体装置およびその製造方法 |
| EP1542261A1 (en) * | 2003-12-10 | 2005-06-15 | Freescale Semiconductor, Inc. | Method of producing an element comprising an electrical conductor encircled by magnetic material |
| WO2005093789A1 (en) * | 2003-12-10 | 2005-10-06 | Freescale Semiconductor, Inc. | Method of producing an element comprising an electrical conductor encircled by magnetic material |
| CN100446174C (zh) * | 2003-12-10 | 2008-12-24 | 飞思卡尔半导体公司 | 制造包括被磁材料环绕的电导体的元件的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |