JPH0720044B2 - Variable tap control signal generation circuit - Google Patents
Variable tap control signal generation circuitInfo
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- JPH0720044B2 JPH0720044B2 JP1238648A JP23864889A JPH0720044B2 JP H0720044 B2 JPH0720044 B2 JP H0720044B2 JP 1238648 A JP1238648 A JP 1238648A JP 23864889 A JP23864889 A JP 23864889A JP H0720044 B2 JPH0720044 B2 JP H0720044B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変タップ制御信号発生回路に関し、特に符号
間干渉や交差偏波間干渉等に対する干渉補償回路に用い
られるトランスバーサルフィルタのタップを制御する可
変タップ制御信号発生回路に関する。Description: TECHNICAL FIELD The present invention relates to a variable tap control signal generation circuit, and particularly controls taps of a transversal filter used in an interference compensation circuit for intersymbol interference, cross polarization interference, and the like. The present invention relates to a variable tap control signal generation circuit.
従来、デジタル無線通信の分野では、伝送路で発生する
マルチパス・フェージングによる符号間干渉や交差偏波
間干渉に対して、トランスバーサルフィルタを用いた干
渉補償回路を用いて干渉補償する技術が提案されてい
る。Conventionally, in the field of digital wireless communication, there has been proposed a technology for compensating for intersymbol interference or cross-polarization interference due to multipath fading that occurs in a transmission line by using an interference compensation circuit using a transversal filter. ing.
第３図はその一例であり、符号間干渉を補償するトラン
スバーサル等化器を用いた復調系のブロック図を示す。
第３図の復調系は、受信信号入力端子41、トランスバー
サルフィルタ42、復調器43、可変タップ制御信号発生回
路44及び復調信号出力端子45,46により構成される。FIG. 3 is an example thereof and shows a block diagram of a demodulation system using a transversal equalizer for compensating for intersymbol interference.
The demodulation system shown in FIG. 3 includes a reception signal input terminal 41, a transversal filter 42, a demodulator 43, a variable tap control signal generation circuit 44, and demodulation signal output terminals 45 and 46.
前記可変タップ制御信号発生回路44は、復調器43におい
て復調後、識別再生された象限信号DP,DQ及び誤差信号E
P,EQを入力とし波形歪を等化するよう可変タップ制御信
号を修正し、トランスバーサルフィルタ42の各タップを
制御する。すなわち、トランスバーサルフィルタを中間
周波数帯に設けた場合には、可変タップ制御信号の実数
部Re及び虚数部Imについて、 Re＝EPDP＋EQDP …（１） Im＝EQDP−EPDQ …（２） の演算で与えられる。つまり、誤差信号EP,EQと象限信
号DP,DQを用いて一定時間関係のもとで（１），（２）
式の演算を行い、この可変タップ制御信号でトランスバ
ーサルフィルタ42の対応するタップを制御すると波形歪
を等化することができる（特開昭58−111519号参照）。The variable tap control signal generation circuit 44 includes a quadrant signal D P , D Q and an error signal E which are demodulated and reproduced by the demodulator 43.
P, modifies the variable tap control signal so as to equalize the waveform distortion as input E Q, controls each tap of the transversal filter 42. That is, when the transversal filter is provided in the intermediate frequency band, Re = E P D P + E Q D P (1) Im = E Q D P for the real part Re and the imaginary part Im of the variable tap control signal. −E P D Q … Given by calculation of (2). That is, using the error signals E P and E Q and the quadrant signals D P and D Q , (1) and (2)
The waveform distortion can be equalized by calculating the equation and controlling the corresponding tap of the transversal filter 42 with this variable tap control signal (see Japanese Patent Laid-Open No. 58-111519).
この制御法を用いると、復調器の搬送波が非同期となる
と、正しい誤差信号が得られない。すなわち誤差信号
は、例えば第４図に示すように各信号点の収束点からの
上方向へずれを“1"、下方向へのずれを“0"として表現
できる。本来、信号点位置Ｂで受かるべき信号が信号点
位置Ａと同Ｂの中央の閾値を越えて信号点位置Ａ側に寄
った信号位置Ｘで受信された場合、誤差信号は“0"とな
るからこの誤差信号は信号点位置Ａで受かるべき信号が
下方にずれて受信されたことを示すことになり誤った誤
差信号となる。この誤った誤差信号に基づいて生成した
可変タップ制御信号で制御されるトランスバーサル形等
化器の制御が発散してしまう。Using this control method, a correct error signal cannot be obtained if the demodulator carrier wave is asynchronous. That is, the error signal can be expressed as "1" indicating an upward shift and "0" indicating a downward shift from the convergence point of each signal point, as shown in FIG. Originally, when the signal to be received at the signal point position B is received at the signal position X which is close to the signal point position A side beyond the central threshold value of the signal point positions A and B, the error signal becomes “0”. Therefore, this error signal indicates that the signal to be received at the signal point position A is received with a downward shift, and becomes an erroneous error signal. The control of the transversal equalizer controlled by the variable tap control signal generated based on this erroneous error signal diverges.
そのため、搬送波非同期時にはあらかじめ定められた有
効領域内で受信されたと判定された時のみ誤差信号EP,E
Q及び象限信号DP,DQを用いて可変タップ制御信号を生成
する方法が考えられている。例えば、16QAM方式におい
て第５図に示すような４つの斜線部分に受信された信号
は、それぞれ信号点位置C,D,E,Fで受かるべき信号であ
る可能性が高い。そこで、この斜線部分を有効領域と定
め、復調器の搬送波非同期時には、この領域に受信され
たと判定された時のみ誤差信号EP,EQ、象限信号DP,DQを
用いて制御信号を生成する。トランスバーサル形等化器
の制御系を速やかに収束させることができる。Therefore, when the carrier wave is not synchronized, the error signals E P , E only when it is determined that the signals are received within the predetermined effective area.
A method of generating a variable tap control signal using Q and quadrant signals D P and D Q has been considered. For example, in the 16QAM system, the signals received in the four shaded areas as shown in FIG. 5 are highly likely to be the signals to be received at the signal point positions C, D, E and F, respectively. Therefore, this shaded area is defined as the effective area, and when the carrier wave of the demodulator is not synchronized, the control signal is generated by using the error signals E P and E Q and the quadrant signals D P and D Q only when it is determined that the signal is received in this area. To generate. The control system of the transversal equalizer can be swiftly converged.
上述した従来のトランスバーサルフィルタに用いられる
可変タップ制御信号発生回路は、誤差信号EP,EQと象限
信号DP,DQとの相関検出を変調速度、もしくは２倍の変
調速度により、行なっているため、回路を構成するICの
最高動作速度以上の変調速度を持つ変復調システムには
適用できないという問題がある。また、この種の回路を
簡単にLSI化できないという問題がある。The variable tap control signal generation circuit used in the above-mentioned conventional transversal filter performs the correlation detection between the error signals E P , E Q and the quadrant signals D P , D Q at the modulation speed or at the double modulation speed. Therefore, there is a problem that it cannot be applied to a modulation / demodulation system having a modulation speed higher than the maximum operation speed of the IC that constitutes the circuit. Further, there is a problem that this kind of circuit cannot be easily formed into an LSI.
本発明の目的は、IC及びLSIの最高動作速度を越える変
調速度をもつ変復調システムにおいても適用でき、かつ
LSI化を可能にした可変タップ制御信号発生回路を提供
することにある。The object of the present invention can be applied to a modulation / demodulation system having a modulation speed exceeding the maximum operating speed of IC and LSI, and
It is to provide a variable tap control signal generation circuit that can be integrated into an LSI.
本発明の可変タップ制御信号発生回路は、入力クロック
信号を２分の１に分周する分周回路と、復調器から入力
される誤差信号と象限信号を奇数系列及び偶数系列の並
列信号に変換する第１の直並列変換回路と、復調器から
入力される有効領域判別信号を奇数系列及び偶数系列の
並列信号に変換する第２の直並列変換回路と、前記第１
の直並列変換回路からの各系列の信号をそれぞれ相関検
出して実数部及び虚数部の各相関検出信号を出力する奇
数系列及び偶数系列の各相関検出回路と、前記各相関検
出回路からの相関検出信号を選択的に出力される奇数系
列及び偶数系列の各スイッチ回路と、前記各スイッチ回
路からの相関検出信号のうち実数部と虚数部の各信号を
それぞれ直列信号に変換する実数部及び虚数部の各並直
列変換回路と、各並直列変換回路の出力を積分処理して
前記トランスバーサルフィルタのタップ制御信号として
出力する積分回路と、搬送波非同期信号に基づいて前記
実数部及び虚数部の各並直列変換回路における奇数系列
と偶数系列の各信号の直列出力状態を変化制御させる非
同期時制御信号発生回路とを備えている。The variable tap control signal generation circuit of the present invention divides an input clock signal into halves, and converts an error signal and a quadrant signal input from a demodulator into parallel signals of odd series and even series. A first serial-parallel conversion circuit for converting the effective area determination signal input from the demodulator into an odd-sequence parallel signal and an even-sequence parallel signal;
Correlation detection circuits of the odd series and the even series which respectively detect the correlation signals of the respective series from the serial-parallel conversion circuit and output the respective correlation detection signals of the real number part and the imaginary number part, and the correlation from the respective correlation detection circuits. Odd series and even series switch circuits that selectively output detection signals, and real and imaginary numbers that convert each signal of the real part and the imaginary part of the correlation detection signal from each of the switch circuits into a serial signal, respectively. Of each parallel-serial conversion circuit, an integration circuit that performs an integration process on the output of each parallel-serial conversion circuit and outputs as a tap control signal of the transversal filter, and each of the real number part and the imaginary number part based on a carrier asynchronous signal. The parallel-serial conversion circuit includes an asynchronous control signal generation circuit that changes and controls the serial output state of each signal of the odd series and the even series.
そして、前記した各回路は前記２分周されたクロック信
号に同期して動作される。Each of the circuits described above is operated in synchronization with the clock signal divided by two.
また、前記各スイッチ回路は前記第２の直並列回路から
の奇数系列及び偶数系列のそれぞれの有効領域判別信号
の状態に基づいてその出力を選択するように制御され
る。Further, each of the switch circuits is controlled so as to select its output based on the states of the effective area discrimination signals of the odd series and the even series from the second serial-parallel circuit.
更に、前記非同期時制御信号発生回路は前記第２の直並
列回路からの奇数系列及び偶数系列の各有効領域判別信
号の相互状態に基づいてその出力状態を変化制御するよ
うに制御される。Further, the asynchronous control signal generation circuit is controlled to change and control the output state thereof based on the mutual state of the odd-numbered series and even-numbered series effective area discrimination signals from the second serial-parallel circuit.
この構成では、２分の１の分周クロックで誤差信号，象
限信号及び有効領域判別信号を並行処理して相関検出信
号を得ることで1/2の動作速度で可変タップ制御信号を
得ることができる。With this configuration, the variable tap control signal can be obtained at half the operating speed by parallel processing the error signal, the quadrant signal, and the effective area discrimination signal with the divided clock of ½ to obtain the correlation detection signal. it can.
また、非同期時においては、制御を速やかに収束するこ
とが可能となる。Further, in the asynchronous state, the control can be promptly converged.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図であり、こ
こでは（2n＋１）タップ（ｎは自然数）のトランスバー
サルフィルタのメインタップについて図示している。FIG. 1 is a block diagram showing an embodiment of the present invention, in which a main tap of a (2n + 1) tap (n is a natural number) transversal filter is shown.
図において、1,2,3,4は誤差信号EP,EQや象限信号DP,DQ
の各入力端子、５は有効領域判定信号Ｙの入力端子、６
は搬送波非同期信号AS入力端子、７はCLK信号入力端
子、8,9は可変タップ制御信号出力端子である。また、1
0,11は直並列変換回路、12は論理積（AND）回路、13は
非同期時制御信号発生回路、14は２分周回路、15,16は
相関検出回路、17,18はスイッチ回路、19,20は並直列変
換回路、21,22は積分処理回路である。In the figure, 1, 2, 3, and 4 are error signals E P and E Q and quadrant signals D P and D Q.
Input terminals 5 of the valid area determination signal Y, 6
Is a carrier wave asynchronous signal AS input terminal, 7 is a CLK signal input terminal, and 8 and 9 are variable tap control signal output terminals. Also, 1
Reference numerals 0 and 11 are serial-parallel conversion circuits, 12 is a logical product (AND) circuit, 13 is an asynchronous control signal generating circuit, 14 is a frequency dividing circuit, 15 and 16 are correlation detecting circuits, 17 and 18 are switch circuits, 19 , 20 are parallel-serial conversion circuits, and 21 and 22 are integration processing circuits.
端子1,2,3,4より入力された誤差信号EP(n),EQ(n)、象限
信号DP(n),DQ(n)（ｎは時間関係を示す整数であり、０
は現在，−１は1bit前の信号，＋１は1bit後の信号を示
す）は直並列変換回路10に入力され、２分周回路14の出
力により２列の並列信号に変換されて出力される。直並
列変換回路出力の偶数系列の象限信号DP(2K)DQ(2K),誤
差信号EP(2K),EQ(2K)は相関検出回路15に入力され、相
関検出信号RO(2K),IO(2K)を次式で演算して出力する。Error signals E P ( n ) , E Q ( n ) input from terminals 1, 2, 3, 4 and quadrant signals D P ( n ) , D Q ( n ) (n is an integer indicating a time relationship, 0
Is a signal before 1 bit, and +1 is a signal after 1 bit) is input to the serial-parallel conversion circuit 10 and converted into two columns of parallel signals by the output of the frequency dividing circuit 14 and output. . The even series quadrant signals D P (2K) D Q (2K) and the error signals E P (2K) , E Q (2K) of the series-parallel conversion circuit output are input to the correlation detection circuit 15 and the correlation detection signal R O ( 2K) , I O (2K) are calculated by the following formula and output.
RO(2K)＝DP(2K)EP(2K)＋DQ(2K)EQ(2K) …（３） IO(2K)＝DP(2K)EQ(2K)−DQ(2K)EP(2K) …（４） 同様にして、相関検出回路16においては奇数系列の象限
信号DP(2K-1),DQ(2K-1)及び誤差信号EP(2K-1),EQ(2K-1)
から、相関検出信号RO(2K-1)、IO(2K-1)演算し出力す
る。R O (2K) = D P (2K) E P (2K) + D Q (2K) E Q (2K) … (3) I O (2K) = D P (2K) E Q (2K) −D Q ( 2K) E P (2K) (4) Similarly, in the correlation detection circuit 16, the odd series quadrant signals D P (2K-1) , D Q (2K-1) and the error signal E P (2K-1) ) , E Q (2K-1)
Then, the correlation detection signals R O (2K-1) and I O (2K-1) are calculated and output.
これらの相関検出信号RO(2K),IO(2K)はスイッチ回路17
に入力され、制御信号Ｙ′(2K)が“H"のときはRO(2K),I
O(2K)をそのまま出力し、Ｙ′(2K)が“L"のときは2bit
前の相関検出信号RO(2(K-1)),IO(2(K-1))を出力する。These correlation detection signals R O (2K) and I O (2K) are sent to the switch circuit 17
, And when the control signal Y ' (2K) is "H", R O (2K) , I
O (2K) is output as it is, 2 bits when Y ' (2K) is "L"
The previous correlation detection signals R O (2 (K-1)) and I O (2 (K-1)) are output.
同様にスイッチ回路18も制御信号Y(2K-1)により、R
O(2K-1)もしくはRO(2K-3),IO(2K-3)のいずれかを出力す
る。これらのスイッチ回路17,18の出力Ｒ′O(2K),R′
O(2K-1)とIO(2K),I′P(2K-1)は実数部（Ｒ′O(.)）と虚
数部（Ｉ′O(.)）の信号がそれぞれ並直列変換回路19,2
0に出力される。Similarly, the switch circuit 18 also receives the R signal by the control signal Y (2K-1) .
Outputs either O (2K-1) or R O (2K-3) , I O (2K-3) . The outputs R'O (2K) , R'of these switch circuits 17, 18
O (2K-1) and I O (2K) , I'P (2K-1) are parallel-serial conversion of the signals of the real part (R ' O ( . ) ) And the imaginary part (I' O ( . ) ) Circuit 19,2
Output to 0.
並直列変換回路19では非同期時制御信号発生回路13の出
力信号により、同期時には、奇数系列RO(2m-1)と偶数系
列RO(2m)とを交互に出力する。ただしｍは整数。一方非
同期時には、Ｙ′(2K)が“H"かつＹ′(2K-1)が“L"のと
きは偶数系列RO(2K)を出力し、Ｙ′(2K)が“L"かつＹ′
(2K-1)が“H"のときは奇数系列RO(2K-1)を出力する。ま
た、Ｙ′(2K)が“H"でＹ′(2K-1)が“H"のときは１タイ
ムスロット中に奇数系列RO(2K-1),偶数系列RO(2K)の順
に出力する。またＹ′(2K)が“L"かつＹ′(2K-1)が“L"
のときは直前に出力していた偶数系列または奇数系列を
そのまま出力する。The parallel-serial conversion circuit 19 alternately outputs the odd-numbered series R O (2 m −1) and the even-numbered series R O (2 m ) by the output signal of the asynchronous control signal generation circuit 13 at the time of synchronization. However, m is an integer. On the other hand, when asynchronous, Y ' (2K) is "H" and Y' (2K-1) is "L", an even sequence R O (2K) is output, and Y ' (2K) is "L" and Y. ′
When (2K-1) is "H", odd number sequence R O (2K-1) is output. When Y ' (2K) is "H" and Y' (2K-1) is "H", odd-numbered sequence R O (2K-1) and even-numbered sequence R O (2K) are ordered in one time slot. Output. Y ' (2K) is "L" and Y' (2K-1) is "L".
In case of, the even series or odd series that was output immediately before is output as it is.
並直列変換回路20においても同様に偶数系列IO(2K)及び
奇数系列IO(2K-1)を選択し、出力する。Similarly, the parallel-serial conversion circuit 20 also selects and outputs the even series I O (2K) and the odd series I O (2K-1) .
更に、並直列変換回路19,20の出力を積分処理回路21,22
により平均化することにより、可変タップ制御信号RO,I
Oを得る。Furthermore, the outputs of the parallel-serial conversion circuits 19 and 20 are integrated into the integration processing circuits 21 and 22.
The variable tap control signal R O , I
Get O.
第２図はスイッチ回路17,18、並直列変換回路19,20及び
非同期時制御信号発生回路13の具体的回路の一例を示し
ている。図において、23〜26は選択回路、27〜31はフリ
ップフロップである。また、32はJKフリップフロップ、
33,34は反転回路、35〜37は論理積回路、38,39は論理和
回路である。FIG. 2 shows an example of specific circuits of the switch circuits 17 and 18, the parallel-serial conversion circuits 19 and 20, and the asynchronous control signal generation circuit 13. In the figure, 23 to 26 are selection circuits, and 27 to 31 are flip-flops. Also, 32 is a JK flip-flop,
33 and 34 are inverting circuits, 35 to 37 are AND circuits, and 38 and 39 are OR circuits.
第２図の構成により、非同期時にY(2K)が“H"（有効領
域）の場合には、スイッチ回路17よりRO(2K)及びIO(2K)
が出力される。Y(2K)が“L"（非有効領域）の場合に
は、スイッチ回路17の出力は直前の状態が保持される。According to the configuration of FIG. 2, when Y (2K) is “H” (effective area) at the asynchronous time, the switch circuit 17 causes R O (2K) and I O (2K).
Is output. When Y (2K) is "L" (ineffective region), the output of the switch circuit 17 retains the previous state.
同様に、非同期時にはY(2K-1)が“H"（有効領域）の場
合にはスイッチ回路18よりRO(2K-1)及びIO(2K-1)が出力
され、Y(2K-1)が“L"（非有効領域）の場合にはスイッ
チ回路18の出力は直前に状態が保持される。Similarly, when Y (2K-1) is "H" (effective area) in asynchronous mode, R O (2K-1) and I O (2K-1) are output from the switch circuit 18, and Y (2K- When 1) is "L" (ineffective region), the output of the switch circuit 18 is maintained in the state immediately before.
性の高い電界効果トランジスタを得ることができる。A highly effective field effect transistor can be obtained.
また、Y(2K-1)が“L"でY(2K)が“H"の場合には、論理和
回路39より“H"が出力され、Y(2K-1)が“H"でY(2K)が
“L"の場合には論理和回路39より“L"が出力される。When Y (2K-1) is "L" and Y (2K) is "H", "H" is output from the OR circuit 39 and Y (2K-1) is "H" and Y When (2K) is "L", the logical sum circuit 39 outputs "L".
Y(2K-1)及びY(2K)がともに“H2の場合には、論理和回路
39よりCLK′が出力され、Y(2K-1)及びY(2K)がともに
“L"の場合にはJKフリップフロップ32の出力は直前に状
態に保持され、そのJKフリップフロップ32の出力が論理
和回路39より出力される。When Y (2K-1) and Y (2K) are both "H2," OR circuit
When CLK ′ is output from 39 and both Y (2K-1) and Y (2K) are “L”, the output of the JK flip-flop 32 is held in the state immediately before and the output of the JK flip-flop 32 is It is output from the OR circuit 39.
この論理和回路39の出力及びその反転信号により並直列
変換回路19が制御されて、Y(2K-1)が“L"でY(2K)が“H"
の場合にはスイッチ回路17より供給されるRO(2K)が並直
列変換回路19より出力される。Y(2K-1)が“H"でY(2K)が
“L"の場合にはスイッチ回路18より供給されるRO(2K-1)
が並直列変換回路19より出力される。The parallel-serial conversion circuit 19 is controlled by the output of the logical sum circuit 39 and its inverted signal so that Y (2K-1) is "L" and Y (2K) is "H".
In this case, R O (2K) supplied from the switch circuit 17 is output from the parallel-serial conversion circuit 19. R O (2K-1) supplied from switch circuit 18 when Y (2K-1) is "H" and Y (2K) is "L"
Is output from the parallel-serial conversion circuit 19.
Y(2K-1)及びY(2K)が共に“H"の場合には、並直列変換回
路19の出力はRO(2K-1),RO(2K)の順に出力される。When both Y (2K-1) and Y (2K) are "H", the output of the parallel-serial conversion circuit 19 is output in the order of R O (2K-1) , R O (2K) .
Y(2K-1)及びY(2K)が共に“L"の場合には、スイッチ回路
17,18及び論理和回路39の出力は全て直前の状態を保持
するため、並直列回路19の出力も直前に状態が保持され
る。If Y (2K-1) and Y (2K) are both "L", switch circuit
Since all the outputs of 17, 18 and the OR circuit 39 retain the immediately preceding state, the output of the parallel series circuit 19 also retains the immediately preceding state.
ここで、Y(2K-1)及びY(2K)が共に“H"で、次のタイムス
ロットにおいてY(2K-1)及びY(2K+2)が共に“L"の場合に
は、並直列変換回路19の出力はRO(2K-1),RO(2K)の順に
出力された後、次のタイムスロットではRO(2K)の状態が
保持される。Here, if both Y (2K-1) and Y (2K) are "H" and both Y (2K-1) and Y (2K + 2) are "L" in the next time slot, then The output of the serial conversion circuit 19 is output in the order of R O (2K-1) and R O (2K) , and then the state of R O (2K) is held in the next time slot.
並直列変換回路20についても同様に動作する。The parallel-serial conversion circuit 20 operates similarly.
以上のように、第２図の構成により、搬送波非同期時に
予め定められた有効領域内で受信されたと判定されたと
きのみ、その誤差信号及び象限信号を用いて可変タップ
制御信号を並列処理にて生成することが可能となる。As described above, with the configuration of FIG. 2, the variable tap control signal is parallel processed by using the error signal and the quadrant signal only when it is determined that the signal is received within the predetermined effective area when the carrier wave is not synchronized. It becomes possible to generate.
以上、メインタップについてのタップ制御信号発生回路
について説明したが、第＋Ｎ′タップ及び第−Ｎ′タッ
プのタップ制御信号発生回路は、相関検出信号 として、次式を演算すればよい。The tap control signal generation circuit for the main tap has been described above. However, the tap control signal generation circuit for the + N'th tap and the -N'th tap has a correlation detection signal. Then, the following equation may be calculated.
Ｒ±Ｎ′(2K)＝DP(2K)EP(2K±Ｎ′） ＋DQ(2K)EQ(2K±Ｎ′） Ｉ±Ｎ′(2K)＝DP(2K)EQ(2K±Ｎ′） ＋DQ(2K)EQ(2K±Ｎ′） Ｒ±Ｎ′(2K-1)＝DP(2K-1)EP(2K±Ｎ′-1) ＋DQ(2K-1)EQ(2K±Ｎ′-1) Ｉ±Ｎ′(2K-1)＝DP(2K-1)EQ(2K±Ｎ′-1)＋DQ(2K-1)
EP(2K±Ｎ′-1) 〔発明の効果〕 以上説明したように本発明は、誤差信号，象限信号及び
有効領域判別信号を並列処理して相関検出信号を得るこ
とにより、従来の1/2の動作速度で同等の可変タップ制
御信号を得ることができ、ICやLSIの最高動作速度を越
える変調速度をもつ変復調システムにおいてもトランス
バーサルフィルタに用いられる可変タップ制御信号発生
回路を構成することが可能となり、かつそのLSI化が可
能となる。また、非同期時には予め定められた有効領域
内で受信されたと判定されたときのみ、その誤差信号及
び象限信号を用いて可変タップ制御信号を生成すること
ができ、制御を速やかに収束することができる効果もあ
る。R ± N ' (2K) = D P (2K) E P (2K ± N ' ) + D Q (2K) E Q (2K ± N ' ) I ± N ' (2K) = D P (2K) E Q ( 2K ± N ′ ) + D Q (2K) E Q (2K ± N ′ ) R ± N ′ (2K-1) = D P (2K-1) E P (2K ± N ′ -1) + D Q (2K- 1) E Q (2K ± N ′ -1) I ± N ′ (2K-1) = D P (2K-1) E Q (2K ± N ′ -1) + D Q (2K-1)
E P (2K ± N ′ −1) [Effect of the Invention] As described above, the present invention provides the correlation detection signal by parallel processing the error signal, the quadrant signal and the effective area discriminating signal. A variable tap control signal generation circuit that can obtain an equivalent variable tap control signal at an operating speed of / 2 and is used for a transversal filter even in a modulation / demodulation system with a modulation speed exceeding the maximum operating speed of ICs or LSIs is configured. It becomes possible, and the LSI can be realized. Further, in the asynchronous state, only when it is determined that the signal is received within the predetermined effective area, the variable tap control signal can be generated by using the error signal and the quadrant signal, and the control can be quickly converged. There is also an effect.
第１図は本発明の可変タップ制御信号発生回路の一実施
例をメインタップについて示したブロック図、第２図は
第１図の回路一部の具体的な回路図、第３図は従来のト
ランスバーサル等化器を用いた復調系のブロック図、第
４図は非同期時に誤った誤差信号が得られることを説明
するレベル図、第５図は16QAM方式における有効領域の
一例を示す図である。 1,2……誤差信号入力端子、3,4……象限信号入力端子、
５……有効領域判別信号入力端子、６……非同期検出信
号入力端子、７……クロック信号入力端子、8,9……可
変タップ制御信号出力端子、10,11……直並列変換回
路、12……論理積回路、13……非同期時制御信号発生回
路、14……２分周回路、15,16……相関検出回路、17,18
……スイッチ回路、19,20……並直列変換回路、21,22…
…積分処理回路、23〜26……選択回路、27〜31……フリ
ップフロップ、32……JKフリップフロップ、33,34……
反転回路、35〜37……論理積回路、38,39……論理和回
路、40……反転回路、41……受信信号入力端子、42……
トランスバーサルフィルタ、43……復調器、44……可変
タップ制御信号発生回路、45,46……復調信号出力端
子。FIG. 1 is a block diagram showing an embodiment of a variable tap control signal generating circuit of the present invention for a main tap, FIG. 2 is a concrete circuit diagram of a part of the circuit of FIG. 1, and FIG. FIG. 4 is a block diagram of a demodulation system using a transversal equalizer, FIG. 4 is a level diagram for explaining that an erroneous error signal is obtained when asynchronous, and FIG. 5 is a diagram showing an example of an effective area in the 16QAM system. . 1,2 …… Error signal input terminal, 3,4 …… Quadrant signal input terminal,
5 ... Effective area discrimination signal input terminal, 6 ... Asynchronous detection signal input terminal, 7 ... Clock signal input terminal, 8, 9 ... Variable tap control signal output terminal, 10, 11 ... Serial-parallel conversion circuit, 12 …… AND circuit, 13 …… Control signal generation circuit at non-synchronization, 14 …… Dividing circuit by 2, 15,16 …… Correlation detection circuit, 17,18
...... Switch circuit, 19,20 …… Parallel-to-serial conversion circuit, 21,22…
… Integration processing circuit, 23-26 …… Selection circuit, 27-31 …… Flip-flop, 32 …… JK flip-flop, 33,34 ……
Inversion circuit, 35 to 37 ... AND circuit, 38, 39 ... OR circuit, 40 ... Inversion circuit, 41 ... Received signal input terminal, 42 ...
Transversal filter, 43 ... demodulator, 44 ... variable tap control signal generation circuit, 45, 46 ... demodulation signal output terminal.
Claims (1)
に用いられる可変タップ制御信号発生回路において、入
力クロック信号を２分の１に分周する分周回路と、復調
器から入力される誤差信号と象限信号を奇数系列及び偶
数系列の並列信号に変換する第１の直並列変換回路と、
復調器から入力される有効領域判別信号を奇数系列及び
偶数系列の並列信号に変換する第２の直並列変換回路
と、前記第１の直並列変換回路からの各系列の信号をそ
れぞれ相関検出して実数部及び虚数部の各相関検出信号
を出力する偶数系列及び奇数系列の各相関検出回路と、
前記各相関検出回路からの相関検出信号を選択的に出力
させる奇数系列及び偶数系列の各スイッチ回路と、前記
各スイッチ回路からの相関検出信号のうち実数部と虚数
部の各信号をそれぞれ直列信号に変換する実数部及び虚
数部の各並列変換回路と、前記各並直列変換回路の出力
を積分処理して前記トランスバーサルフィルタのタップ
制御信号として出力する積分回路と、搬送波非同期信号
に基づいて前記実数部及び虚数部の各並直列変換回路に
おける奇数系列と偶数系列の各相関検出信号の直列出力
状態を変化制御させる非同期時制御信号発生回路とを備
え前記各回路は前記２分周されたクロック信号に同期し
て動作され、前記各スイッチ回路は前記第２の直並列回
路からの奇数系列及び偶数系列のそれぞれの有効領域判
別信号の状態に基づいてその出力を選択するように制御
され、前記非同期時制御信号発生回路は前記第２の直並
列回路からの奇数系列及び偶数系列の各有効領域判別信
号の相互状態に基づいてその出力状態を変化制御するよ
うに構成したことを特徴とする可変タップ制御信号発生
回路。1. A variable tap control signal generation circuit used for a transversal filter having a plurality of taps, a frequency dividing circuit for dividing an input clock signal by half, an error signal input from a demodulator, and a quadrant. A first serial-parallel conversion circuit for converting a signal into an odd-sequence and an even-sequence parallel signal;
A second serial-parallel conversion circuit for converting the effective area discrimination signal input from the demodulator into an odd-numbered series and an even-numbered series of parallel signals, and the respective series of signals from the first serial-parallel conversion circuit are subjected to correlation detection. An even-numbered sequence and an odd-numbered sequence detection circuit for outputting each correlation detection signal of the real number part and the imaginary number part,
Odd series and even series switch circuits that selectively output the correlation detection signals from the correlation detection circuits, and serial signals of the real number part and the imaginary number part of the correlation detection signals from the switch circuits, respectively. Each parallel conversion circuit of the real number part and the imaginary number part to be converted into, an integration circuit that performs integration processing of the output of each parallel-serial conversion circuit and outputs as a tap control signal of the transversal filter, and based on a carrier asynchronous signal, An asynchronous-time control signal generation circuit that controls the serial output state of each odd-numbered and even-numbered correlation detection signal in each parallel-serial conversion circuit of the real number part and the imaginary number part is provided, and each circuit is divided into two clocks. Each switch circuit is operated in synchronization with a signal, and each switch circuit is based on the states of the effective area discrimination signals of the odd series and the even series from the second serial-parallel circuit. The output signal is controlled to select its output, and the asynchronous control signal generating circuit changes its output state based on the mutual state of the odd-series and even-series effective area discrimination signals from the second serial-parallel circuit. A variable tap control signal generating circuit characterized by being configured to control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238648A JPH0720044B2 (en) | 1989-09-14 | 1989-09-14 | Variable tap control signal generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238648A JPH0720044B2 (en) | 1989-09-14 | 1989-09-14 | Variable tap control signal generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101514A JPH03101514A (en) | 1991-04-26 |
| JPH0720044B2 true JPH0720044B2 (en) | 1995-03-06 |
Family
ID=17033257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238648A Expired - Lifetime JPH0720044B2 (en) | 1989-09-14 | 1989-09-14 | Variable tap control signal generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720044B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243747A (en) * | 1999-02-18 | 2000-09-08 | Kokusai Electric Co Ltd | Substrate preparing apparatus |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1278347C (en) * | 1987-09-22 | 1990-12-27 | Shoichi Mizoguchi | Correlation detecting circuit operable in a low frequency |
-
1989
- 1989-09-14 JP JP1238648A patent/JPH0720044B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03101514A (en) | 1991-04-26 |
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