JPH07199223A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Abstract
線パターンと画素電極形成領域の画素電極層との短絡を
防止すること。 【構成】 ガラス基板1上にゲート絶縁層3を形成し、
画素電極層9を形成する領域と信号配線層(ドレインパ
ターン)8を形成する領域との間のゲート絶縁層3をエ
ッチング除去して凹部6を形成する。その後、画素電極
層3及びドレインパターン8をゲート絶縁層3上に形成
する。
Description
法、たとえばアクティブマトリクス型液晶表示装置の製
造方法に関する。
各画素に対してスイッチング素子としての薄膜トランジ
スタ(TFT)を有しており、この薄膜トランジスタが
アモルファスシリコン(a−Si)により構成できるの
で、安価かつ大面積の表示装置を実現できる。
ティブマトリクス型液晶表示装置を説明する。なお、図
6の(A)は平面図、図6の(B)は図6の(A)のVI
−VI線断面図、図7の(A)は図6の(A)の薄膜トラ
ンジスタ部分の断面図である。図6の(A)に示すよう
に、薄膜トランジスタは、透明画素電極109に接続さ
れたソースパターン107とドレインパターン108と
の間に形成され、ゲートパターン(ゲート層)102の
電位によってスイッチングされる。図6の(B)及び図
7の(A)を参照して詳細を説明すると、ガラス基板1
01上に、ゲート層102が形成され、その上に、Ta
O、SiO等による第1層のゲート絶縁層1031、S
iN等による第2層のゲート絶縁層1032を積層して
ゲート絶縁層を形成する。さらに、その上に、薄膜トラ
ンジスタのチャネルを形成するI層アモルファスシリコ
ン層104、低抵抗コンタクトを形成するためのN型ア
モルファスシリコン層105を形成する。そして、C
r、Mo−Ta、AlあるいはAl/Ta等の単層ある
いは多層構造のソースパターン107及びドレインパタ
ーン108を形成し、次いで、ITOからなる透明画素
電極109及び絶縁保護層110を形成する。
す(参照:特開平4−324988号公報)。図7の
(B)においては、ゲート層102がガラス基板101
の凹部101aに埋設されている。つまり、ガラス基板
101上にフォトレジストを用いてゲートパターンの開
口部を有するエッチングマスクを形成する。次にこの基
板101をArによるイオンビームミリング装置により
エッチング処理する。エッチング深さはゲート層102
とほぼ等しい量とする。このようにしてゲート層102
はガラス基板101の凹部101aに充填されるように
し、この結果、ガラス基板面とゲート層とが面一の平坦
面となる。従って、薄膜トランジスタの基板面からの高
さ(厚み)が低くなり、配向不良の防止、液晶層のギャ
ップ制御材による欠陥の減少、また凹部の深さを十分に
取ることによりゲート層の厚みを増加できて抵抗値が減
少できる。
クス型液晶表示装置の製造方法を示し、ゲート絶縁層と
絶縁保護層とが同時に形成されている(参照:特開平2
−234126号公報)。すなわち、図8の(A)に示
すように、ガラス基板上にCrからなる第1導電膜g1
をスパッタしゲートラインGL、ゲート電極GT、ゲー
ト端子GTMの第1層及び保持容量Cadd の電極膜を形
成する。次に、A1等からなる第2の導電膜をスパッタ
し、ゲートラインGLの第2層及びゲート端子GTM上
にも第2層を形成する。この場合、ゲート端子GTM上
の第2導電膜g2の端部が保護膜の周縁の外側に位置す
るようにする。次に、図8の(B)に示すように、プラ
ズマCVD法により窒化シリコン、I型非結晶シリコ
ン、N+ 型シリコン膜を設け、I型半導体層を形成す
る。次に、Crからなる第1導電膜層d1をスパッタ
し、ドレインラインDL、ソース電極SD1及びドレイ
ン電極SD2、ドレイン端子DTMの第1層を形成す
る。次に、レジストを除去する前にドライエッチングに
より、N+ 型半導体層d0を形成する。次に、A1等に
より第2の導電膜を成膜し、映像信号線DL、ソース電
極SD1及びドレイン電極SD2の第2層を形成すると
共に、ドレイン端子DTM上にも第2導電膜d2を形成
する。この場合、ドレイン端子DTM上の第2導電膜d
2の端部が、保護膜PSV1の周縁の外側に位置するよ
うにする。次に、ITO膜からなる第3導電膜d3をス
パッタし、映像信号線DL、ソース電極SD1及びドレ
イン電極SD2の第3層、透明画素電極ITO1を形成
する。次にプラズマCVD法により膜厚が1μmの窒化
シリコン膜を設ける。次に、図9の(A)に示すよう
に、ドライエッチングにより保護膜PSV1及び絶縁膜
G1のパターン形成を行う。次に、図9の(B)に示す
ように、レジストを除去する前にゲート端子GTMの第
1導電膜g1上の第2導電膜g2、ドレイン端子DTM
の第1導電膜d1上の第2導電膜d2を除去する。次
に、ITO膜をスパッタし、ゲート端子GTM及びドレ
イン端子DTMの最上層TMLを形成する。このよう
に、絶縁膜のパターン形成と保護膜のパターン形成を同
時に行うため、ゲート絶縁膜として使用される絶縁膜に
レジストのピンホールが転写されることがないため、ゲ
ートライン、ゲート電極とドレインライン、ソース電
極、ドレイン電極とがショートすることがないため、歩
留まり向上することができる。
従来のアクティブマトリクス型液晶表示装置の製造方法
においては、信号配線領域の信号配線パターン(ドレイ
ンパターン)と画素電極形成領域の画素電極層とが同一
平面内のゲート絶縁層上に形成されるために、高密度表
示構成で双方が短絡し易いという課題がある。特に、薄
膜トランジスタのアモルファスシリコンのパターニング
の際のエッチング不良によるアモルファスシリコン残り
があると、ドレインパターンと画素電極層の短絡もしく
は近接する画素電極層同士の短絡が発生し、これによ
り、点欠陥不良が発生する。従って、本発明の目的は、
信号配線領域の信号配線パターンと画素電極形成領域の
画素電極層との短絡を防止することにある。
めに本発明は、絶縁基板上にゲート絶縁層を形成する工
程と、信号配線領域のゲート絶縁層上に信号配線パター
ンを形成する工程と、画素電極形成領域のゲート絶縁層
上に画素電極層を形成する工程と、信号配線パターン及
び画素電極層を保護する絶縁保護層を形成する工程と、
を具備する液晶表示装置の製造方法において、画素電極
形成領域と信号配線領域との間のゲート絶縁層の部分を
エッチング除去する工程、もしくは画素電極形成領域と
信号配線領域との間の絶縁保護層の部分及びゲート絶縁
層の部分をエッチング除去する工程を設けたものであ
る。
との間もしくは近接する画素電極層間のゲート絶縁層上
にアモルファスシリコン層のエッチング残りが存在する
場合でも、このエッチング残りも同時にエッチング除去
される。
クス型液晶表示装置の第1の実施例を示し、図1の
(A)は平面図、図1の(B)は図1の(A)のI−I
線断面図、図2は図1の(A)の薄膜トランジスタ部分
の断面図である。以下、その製造方法を詳細に説明す
る。まず、ガラス基板1上にスパッタ法によりCrを成
膜し、フォトリソグラフィによりゲート層(パターン)
2を形成する。次に、プラズマ化学気相推積(PCV
D)法によりSiN、アモルファスシリコン、N+ 型ア
モルファスシリコンを順次推積してゲート絶縁層3、I
型アモルファスシリコン層4、N+ 型アモルファスシリ
コン層5を積層する。次に、ドライエッチングによりN
+ 型アモルファスシリコン層5の所定パターンを除去
し、さらに同一パターンのI型アモルファスシリコン層
4を必要部分だけ残して除去する。さらに、その後、ド
ライエッチングにより周辺端子部等で後述のソースパタ
ーン7、ドレインパターン8との導通のために所定パタ
ーン(図示せず)でゲート絶縁層3をエッチングする。
このとき、電極形成領域とドレインパターン形成領域と
の間のゲート絶縁層3をも同時にエッチング除去して凹
部6を形成する。次に、Cr、Mo−Ta、Alあるい
はAl/Ta等の単層あるいは多層構造を成膜し、パタ
ーニングしてソースパターン7及びドレインパターン8
を形成する。次いで、スパッタによりITOを推積して
パターニングして透明画素電極層9を形成する。さら
に、ドライエッチングによりN+ 型アモルファスシリコ
ン層5及びI型アモルファスシリコン層4のチャネル堀
込みを行い、その上に、絶縁保護層10を形成する。こ
れにより、アクティブマトリクス型液晶表示装置が完成
する。このように第1の実施例では、ゲート絶縁層3に
コンタクトをドライエッチングにより形成する際に、こ
れと同時にドレインパターン8と画素電極層9との間の
所定パターン部のゲート絶縁層3をエッチング除去する
ことで、前工程でのアモルファスシリコン層のパターニ
ング不良によるアモルファスシリコン残りがドレインパ
ターン8と画素電極層9との間もしくは近接する画素電
極層9間にあっても、工程を増加することなく、これを
エッチング除去することができる。
型液晶表示装置の第2の実施例を示し、図3の(A)は
平面図、図3の(B)は図3の(A)のIII−III 線断
面図である。第2の実施例では、コンタクト形成工程の
ドライエッチングで除去したゲート絶縁層3の凹部6に
画素電極層9の一部を埋設してある。これにより、ドレ
インパターン8と画素電極層9の間の距離が非常に近接
している場合でも、アモルファスシリコン残りの除去を
確実に行うことができる。
型液晶表示装置の第3の実施例を示し、図4の(A)は
平面図、図4の(B)は図4の(A)のIV−IV線断面図
である。第3の実施例においては、コンタクト形成工程
のドライエッチングで除去するゲート絶縁層3の部分を
ドレインパターン8の形成領域まで拡散し、従って、図
示のごとく、凹部6’を形成する。この結果、ドレイン
パターン8はこの凹部6’に埋設される。この第3の実
施例によれば、第2の実施例同様、ドレインパターン8
と画素電極層9の間の距離が非常に近接している場合で
もアモルファスシリコン残りの除去を確実に行うことが
できる。
型液晶表示装置の第4の実施例を示し、図5の(A)は
平面図、図5の(B)は図5の(A)のV−V線断面図
である。第4の実施例においては、I型アモルファスシ
リコン層4及びN+ 型アモルファスシリコン層5のパタ
ーニングまでは第1の実施例と同じである。その後、コ
ンタクト工程でのゲート絶縁層3のパターニングの際に
は画素電極形成領域のゲート絶縁層のエッチング除去は
行わない。その後、さらに、ソースパターン7、ドレイ
ンパターン8の形成、さらに透明画素電極層9の形成を
行う。この後、チャネル堀込みを行い、その上に絶縁保
護層10の形成を行う。そして、絶縁保護層加工工程
(パッシベーション工程)の際、同時に画素電極層9の
まわりの所定パターンの絶縁保護層10及びゲート絶縁
層3のエッチング除去を行って凹部6" を形成する。エ
ッチング深さはゲート絶縁膜の厚みとほぼ等しい量とす
る。これにより、第1の実施例同様、アモルファスシリ
コン層のパターニング不良によるアモルファスシリコン
残りをエッチング除去することができる。
レインパターン(信号配線パターン)と画素電極層間、
もしくは連続する画素電極層間にアモルファスシリコン
層パターニング不良によるエッチング残りがあっても、
これを同時に除去でき、ドレインパターンと画素電極層
もしく連続する画素電極層間の短絡による点欠陥不良を
低減することができる。なお、試作段階の結果では、本
発明の採用により、点気間不良が従来比で40%程度に
なった。
装置の第1の実施例を示し、(A)は平面図、(B)は
(A)のI−I線断面図である。
装置の第1の実施例を示す断面図である。
装置の第2の実施例を示し、(A)は平面図、(B)は
(A)のIII−III 線断面図である。
装置の第3の実施例を示し、(A)は平面図、(B)は
(A)のIV−IV線断面図である。
装置の第4の実施例を示し、(A)は平面図、(B)は
(A)のV−V線断面図である。
示し、(A)は平面図、(B)は(A)のVI−VI線断面
図である。
置を示す断面図である。
置を示す断面図である。
ドレインパターン(信号配線パターン)と画素電極層
間、もしくは連続する画素電極層間にアモルファスシリ
コン層パターニング不良によるエッチング残りがあって
も、これを同時に除去でき、ドレインパターンと画素電
極層もしく連続する画素電極層間の短絡による点欠陥不
良を低減することができる。なお、試作段階の結果で
は、本発明の採用により、点欠陥不良が従来比で40%
程度になった。 ─────────────────────────────────────────────────────
示す(参照:特開平4−324938号公報)。図7の
(B)においては、ゲート層102がガラス基板101
の凹部101aに埋設されている。つまり、ガラス基板
101上にフォトレジストを用いてゲートパターンの開
口部を有するエッチングマスクを形成する。次にこの基
板101をArによるイオンビームミリング装置により
エッチング処理する。エッチング深さはゲート層102
とほぼ等しい量とする。このようにしてゲート層102
はガラス基板101の凹部101aに充填されるように
し、この結果、ガラス基板面とゲート層とが面一の平坦
面となる。従って、薄膜トランジスタの基板面からの高
さ(厚み)が低くなり、配向不良の防止、液晶層のギャ
ップ制御材による欠陥の減少、また凹部の深さを十分に
取ることによりゲート層の厚みを増加できて抵抗値が減
少できる。
リクス型液晶表示装置の製造方法を示し、ゲート絶縁層
と絶縁保護層とが同時に形成されている(参照:特開平
2−234126号公報)。すなわち、図8の(A)に
示すように、ガラス基板G0上にCrからなる導電膜g
1をスパッタしゲートラインGL、ゲート電極GT、ゲ
ート端子GTMの第1層及び保持容量(図示せず)の電
極膜を形成する。次に、A1等からなる導電膜をスパッ
タし、ゲートラインGLの第2層及びゲート端子GTM
上にも第2層を形成する。この場合、ゲート端子GTM
上の導電膜g2の端部が保護膜(図9のPSV1)の周
縁の外側に位置するようにする。次に、図8の(B)に
示すように、プラズマCVD法により窒化シリコン膜G
1、I型非結晶シリコン膜AS、N+ 型シリコン膜d0
を設け、I型半導体層を形成する。次に、Crからなる
導電膜d1をスパッタし、ドレインラインDL、ソース
電極SD1及びドレイン電極SD2、ドレイン端子DT
Mの第1層を形成する。次に、レジストを除去する前に
ドライエッチングにより、N+ 型半導体層d0をパター
ニングする。次に、A1等により第2の導電膜を成膜
し、映像信号線DL、ドレイン電極SD1及びソース電
極SD2の第2層を形成すると共に、ドレイン端子DT
M上にも導電膜d2を形成する。この場合、ドレイン端
子DTM上の導電膜d2の端部が、保護膜(図9のPS
V1)の周縁の外側に位置するようにする。次に、IT
O膜からなる導電膜d3をスパッタし、映像信号線D
L、ドレイン電極SD1及びソース電極SD2の第3
層、透明画素電極(図示せず)を形成する。次にプラズ
マCVD法により膜厚が1μmの窒化シリコン膜PSV
1を設ける。次に、図9の(A)に示すように、ドライ
エッチングにより保護膜PSV1及び絶縁膜G1のパタ
ーン形成を行う。次に、図9の(B)に示すように、レ
ジストを除去する前にゲート端子GTMの導電膜g1上
の導電膜g2、ドレイン端子DTMの導電膜d1上の導
電膜d2を除去する。次に、ITO膜をスパッタし、ゲ
ート端子GTM及びドレイン端子DTMの最上層TMT
を形成する。このように、絶縁膜のパターン形成と保護
膜のパターン形成を同時に行うため、ゲート絶縁膜とし
て使用される絶縁膜にレジストのピンホールが転写され
ることがないため、ゲートライン、ゲート電極とドレイ
ンライン、ソース電極、ドレイン電極とがショートする
ことがないため、歩留まり向上することができる。
Claims (4)
- 【請求項1】 絶縁基板(1)上にゲート絶縁層(3)
を形成する工程と、 画素電極形成領域と信号配線領域との間の前記ゲート絶
縁層の部分をエッチング除去する工程と、 前記信号配線領域のゲート絶縁層上に信号配線パターン
(8)を形成する工程と、 前記画素電極形成領域のゲート絶縁層上に画素電極層
(9)を形成する工程とを具備する液晶表示装置の製造
方法。 - 【請求項2】 前記画素電極層形成工程は、前記ゲート
絶縁層がエッチング除去された絶縁基板上にも前記画素
電極層を形成する請求項1に記載の液晶表示装置の製造
方法。 - 【請求項3】 前記ゲート絶縁層エッチング除去工程
は、前記信号配線領域の前記ゲート絶縁層の部分をもエ
ッチング除去する請求項1に記載の液晶表示装置の製造
方法。 - 【請求項4】 絶縁基板(1)上にゲート絶縁層(3)
を形成する工程と、 画素電極形成領域と信号配線領域との間の前記ゲート絶
縁層の部分をエッチング除去する工程と、 前記信号配線領域のゲート絶縁層上に信号配線パターン
(8)を形成する工程と、 前記画素電極形成領域のゲート絶縁層上に画素電極層
(9)を形成する工程と前記信号配線パターン及び前記
画素電極層を保護する絶縁保護層(10)を形成する工
程と、 画素電極形成領域と信号配線領域との間の前記絶縁保護
層の部分及び前記ゲート絶縁層の部分をエッチング除去
する工程とを具備する液晶表示装置の製造方法。
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