JPH07193252A - Thin film transistor and its manufacture - Google Patents
Thin film transistor and its manufactureInfo
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- JPH07193252A JPH07193252A JP34847393A JP34847393A JPH07193252A JP H07193252 A JPH07193252 A JP H07193252A JP 34847393 A JP34847393 A JP 34847393A JP 34847393 A JP34847393 A JP 34847393A JP H07193252 A JPH07193252 A JP H07193252A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に低リ−ク電流の薄膜トランジス
タ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly to a low leak current thin film transistor and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、多結晶シリコン薄膜トランジスタ
（以下、ｐ−ＳｉＴＦＴと略称）は、液晶表示装置、密
着センサ、Ｓ−ＲＡＭ等に実用化されるようになり、更
に開発が活発に進められている。2. Description of the Related Art In recent years, polycrystalline silicon thin film transistors (hereinafter abbreviated as p-SiTFTs) have come into practical use in liquid crystal display devices, contact sensors, S-RAMs, etc., and are being actively developed. There is.
【０００３】また、特に液晶表示装置において、その画
素部分のスイッチング用ＴＦＴと、その画像表示を行な
う部分の周辺の同一基板上に画素を駆動するための周辺
駆動回路系（いわゆるＬＣＤドライバ―；液晶駆動回
路）とをＴＦＴにより作り込んだ構成の液晶表示装置が
開発されている。上述のｐ−ＳｉＴＦＴは、特にこの分
野に好適の技術として注目されている。In a liquid crystal display device, a peripheral driving circuit system (so-called LCD driver; liquid crystal) for driving pixels on the same substrate around the switching TFT of the pixel portion and the portion for displaying the image. A liquid crystal display device having a structure in which a driving circuit) and a TFT are formed has been developed. The above-mentioned p-Si TFT has been attracting attention as a technique particularly suitable for this field.
【０００４】ところで、このｐ−ＳｉＴＦＴの特性を向
上させるに際しての課題の一つに、リ―ク電流の低減が
ある。これは、特にｐ−ＳｉＴＦＴの場合、ドレイン接
合部の近傍に電場が集中して異常なリ―ク電流が発生す
るためである。このようなリ―ク電流は、オフ時（ｎ型
のＴＦＴではゲ―ト電圧が０Ｖからマイナスの時）に発
生し、該トランジスタのオン／オフのスイッチング動作
を十分に機能させないことになる。By the way, one of the problems in improving the characteristics of the p-Si TFT is reduction of the leak current. This is because, especially in the case of p-Si TFT, the electric field is concentrated near the drain junction and an abnormal leak current is generated. Such a leak current is generated when the transistor is off (when the gate voltage is 0 V in the n-type TFT is minus), and the on / off switching operation of the transistor does not sufficiently function.
【０００５】このようなｐ−ＳｉＴＦＴのオフ時のリ―
ク電流を低減させるための対策としては、ゲ―ト・ドレ
イン間の電場の集中を避けることが考えられる。これを
実現するための既に知られた技術として、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造がある。こ
れは、ドレイン近傍で電荷分布を持たせることにより電
場をそれに伴って分布させ、ドレイン接合部に電場が集
中しなくなるようにし、トランジスタのオフ時のリ―ク
電流を低減しようとするものである。When the p-Si TFT is turned off,
As a measure for reducing the peak current, it is possible to avoid concentration of the electric field between the gate and drain. As a known technique for realizing this, LDD (Li
There is a ghtly doped drain) structure. This aims to reduce the leak current when the transistor is off by distributing the electric field along with it by giving a charge distribution near the drain so that the electric field is not concentrated at the drain junction. .
【０００６】しかしながら、ＬＤＤ構造のｐ−ＳｉＴＦ
Ｔでは、ＬＤＤの形成を行なう追加の工程が必要である
ため、異なった注入量で２回の不純物注入工程が必要で
あるなど、工程数が増加し、工程の煩雑化を招くという
問題がある。However, LDD-structured p-SiTF
In T, since an additional process for forming the LDD is required, the impurity implantation process needs to be performed twice with different implantation amounts, and thus the number of processes is increased and the process is complicated. .
【０００７】[0007]
【発明が解決しようとする課題】上述のように、従来の
ｐ−ＳｉＴＦＴでは、オフ時には逆バイアスがかかり、
ドレイン近傍が高電界になり、リ―ク電流が大きくなる
という問題があった。As described above, in the conventional p-Si TFT, reverse bias is applied when it is off,
There is a problem that a high electric field is generated in the vicinity of the drain and the leak current becomes large.
【０００８】また、リ―ク電流の少ないＬＤＤ構造とす
るには、不純物の濃度勾配をつけるために２回の不純物
注入をする等、工程の煩雑化を招くという問題があっ
た。Further, in order to make the LDD structure with a small leak current, there is a problem that the process is complicated, for example, the impurity implantation is performed twice in order to make the impurity concentration gradient.
【０００９】本発明は、上記問題を考慮してなされ、低
リ―ク電流の薄膜半導体装置及びその製造方法を提供す
ることにある。The present invention has been made in view of the above problems, and provides a low-leak current thin-film semiconductor device and a method of manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、多結晶シリコン膜に設けられた、ソ−ス
領域、ドレイン領域、及びこれらソ−ス及びドレイン領
域に挟まれたチャンネル領域を具備する薄膜トランジス
タにおいて、前記ドレイン領域、又はソ―ス及びドレイ
ン領域は、前記チャネル領域に隣接する第１の領域と、
第２の領域とからなり、前記第１の領域と第２の領域
は、同一又は近似する（不純物濃度差が１桁以下）不純
物濃度を有し、前記第１の領域の抵抗値は、前記第２の
領域よりも高いことを特徴とする薄膜トランジスタを提
供する。In order to solve the above-mentioned problems, the present invention provides a source region, a drain region, and a source region and a drain region sandwiched between the source region and the drain region. In a thin film transistor having a channel region, the drain region, or the source and drain regions, and a first region adjacent to the channel region,
A second region, the first region and the second region have the same or similar impurity concentration (impurity concentration difference is one digit or less), and the resistance value of the first region is A thin film transistor having a height higher than that of the second region is provided.
【００１１】また、本発明は、多結晶シリコン膜上にゲ
−ト電極を形成する工程と、前記ゲ−ト電極をマスクと
して用いて前記多結晶シリコン膜に不純物を導入し、ソ
−ス及びドレイン領域を形成する工程と、前記ドレイン
領域、又はソ―ス及びドレイン領域のチャンネル領域に
隣接する部分を絶縁膜で覆った状態で、前記ソ−ス及び
ドレイン領域にレ−ザ光を照射して、不純物を活性化
し、前記ドレイン領域、又はソ―ス及びドレイン領域
に、前記絶縁膜で覆われた第１の領域と、前記絶縁膜で
覆われない、前記第１の領域よりも低い抵抗値を有する
第２の領域とを形成する工程とを具備する薄膜トランジ
スタの製造方法を提供する。Further, according to the present invention, a step of forming a gate electrode on the polycrystalline silicon film, and an impurity being introduced into the polycrystalline silicon film by using the gate electrode as a mask, A step of forming a drain region and irradiating the source and drain regions with laser light in a state where the drain region or a portion of the source and drain regions adjacent to the channel region is covered with an insulating film. And activate impurities to lower the resistance in the drain region, or in the source and drain regions, the first region covered with the insulating film and the first region not covered with the insulating film. A second region having a value, and a step of forming a second region having a value.
【００１２】[0012]
【作用】本発明の薄膜トランジスタでは、ドレイン領
域、又はソ―ス、ドレイン領域内に、不純物濃度は同一
又は近似しているが抵抗値が異なる２つの領域が形成さ
れ、高抵抗の領域がチャンネル領域側に設けられてい
る。In the thin film transistor of the present invention, two regions having the same or similar impurity concentration but different resistance values are formed in the drain region or the source and drain regions, and the high resistance region is the channel region. It is provided on the side.
【００１３】このような不純物濃度は同一又は近似して
いるが抵抗値の異なる領域は、図１に示したように、ソ
―ス・ドレイン領域上の一部が絶縁膜で覆われた状態で
レ―ザアニ―ルを行なうことにより形成することが出来
る。この際、絶縁膜直下のソ―ス・ドレイン領域では、
前記絶縁膜によりレ―ザ光の一部が反射されるととも
に、レ―ザ光の波長によっては吸収され、ソ―ス・ドレ
イン領域に照射される正味のレ―ザ光のエネルギ―が減
少する。そのため、絶縁膜により覆われた部分と覆われ
ない部分とで、ソ―ス・ドレイン領域内に照射されたレ
―ザエネルギ―強度の異なる領域が形成される。不純物
をレ―ザアニ―リング法により活性化する場合、同じ不
純物濃度でも、抵抗値はレ―ザ光の強度に依存する。そ
のため、ソ―ス・ドレイン領域内に抵抗値の異なる２つ
の領域を形成することが出来る。As shown in FIG. 1, the regions having the same or similar impurity concentrations but different resistances are covered with an insulating film on the source / drain regions. It can be formed by performing laser annealing. At this time, in the source / drain region directly below the insulating film,
A part of the laser light is reflected by the insulating film and is absorbed depending on the wavelength of the laser light, and the energy of the net laser light applied to the source / drain region is reduced. . Therefore, a region having different laser energy intensity is formed in the source / drain region between the portion covered with the insulating film and the portion not covered with the insulating film. When the impurities are activated by the laser annealing method, the resistance value depends on the intensity of the laser light even with the same impurity concentration. Therefore, two regions having different resistance values can be formed in the source / drain region.
【００１４】このように、ソ―ス・ドレイン領域内に抵
抗値の異なる２つの領域を有する本発明の構造は、ＬＤ
Ｄ構造のように不純物の濃度勾配を作ることなく、多結
晶シリコンＴＦＴのリ―ク電流を減少することが可能で
ある。As described above, the structure of the present invention having the two regions having different resistance values in the source / drain region is the LD
It is possible to reduce the leak current of the polycrystalline silicon TFT without forming a concentration gradient of impurities as in the D structure.
【００１５】また、本発明の製造方法によると、従来の
ＴＦＴの製造工程の工程数を増加させることなく低リ―
ク電流のＴＦＴを作成することが可能である。特に、Ｌ
ＤＤ構造のＴＦＴの製造工程と比較すると、低濃度不純
物領域形成の為の不純物注入工程、及びこの際のレジス
トや酸化膜などのマスクを形成する工程等を削減するこ
とが出来、少ない工程数でリ―ク電流を減少することが
可能である。Further, according to the manufacturing method of the present invention, a low leak is achieved without increasing the number of steps of manufacturing a conventional TFT.
It is possible to create a TFT with a large current. In particular, L
Compared with the manufacturing process of the TFT of the DD structure, the impurity injection process for forming the low-concentration impurity region and the process of forming a mask such as a resist or an oxide film at this time can be omitted, and the number of processes can be reduced It is possible to reduce the leak current.
【００１６】[0016]
【実施例】以下、本発明の実施例を示し、本発明を詳細
に説明する。EXAMPLES The present invention will be described in detail below by showing Examples of the present invention.
【００１７】図２は、本発明の一実施例に係るｎチャネ
ルのコプラナ型ＴＦＴの製造プロセスを示す断面図であ
る。FIG. 2 is a sectional view showing a manufacturing process of an n-channel coplanar TFT according to an embodiment of the present invention.
【００１８】まず、図２（ａ）に示すように、ガラス基
板からなる透光性絶縁基板１上にプラズマＣＶＤ法等に
よりＳｉＯx 等からなるバッファ層２を形成する。更
に、プラズマＣＶＤ法等によりアモルファスシリコン膜
を被着し、エキシマ―レ―ザアニ―ル法により多結晶シ
リコンとした後に、フォトリソグラフィ―及びエッチン
グにより多結晶シリコンパタ―ン３を形成する。First, as shown in FIG. 2A, a buffer layer 2 made of SiO x or the like is formed on a translucent insulating substrate 1 made of a glass substrate by a plasma CVD method or the like. Further, an amorphous silicon film is deposited by the plasma CVD method or the like and made into polycrystalline silicon by the excimer laser annealing method, and then the polycrystalline silicon pattern 3 is formed by photolithography and etching.
【００１９】次いで、図２（ｂ）に示すように、ＰＥＣ
ＶＤ法等によりＳｉＮx からなるゲ―ト絶縁膜４を形成
する。次に、図２（ｃ）に示すように、このゲ―ト絶縁
膜４上にスパッタリング法等によりＭｏ、Ｃｒ、ＭｏＴ
ａ等の金属膜を被着し、リソグラフィ―及びエッチング
によりパタ−ニングして、ゲ―ト電極５を形成する。そ
の後、ゲ―ト電極５をマスクとして用いて、リンをイオ
ンド―ピング法により導入し、図２（ｄ）に示すよう
に、ソ―ス領域６ａ及びドレイン領域６ｂを形成する。Then, as shown in FIG. 2B, the PEC
The gate insulating film 4 made of SiN x is formed by the VD method or the like. Next, as shown in FIG. 2C, Mo, Cr, MoT are formed on the gate insulating film 4 by a sputtering method or the like.
A metal film such as a is deposited and patterned by lithography and etching to form a gate electrode 5. Then, using the gate electrode 5 as a mask, phosphorus is introduced by an ion doping method to form a source region 6a and a drain region 6b as shown in FIG. 2 (d).
【００２０】次に、図３（ａ）に示すように、プラズマ
ＣＶＤ法によりＳｉＯx からなる層間絶縁膜７を形成し
た後、フォトリソグラフィ―及びエッチングにより、コ
ンタクトホ―ル８ａ，８ｂを形成する。次に、例えばＫ
ｒＦレ―ザを用いてエキシマレ―ザアニ―ル法により不
純物を活性化する。このとき、コンタクトホ―ル直下以
外のソ―ス・ドレイン領域は、活性層とゲ―ト絶縁膜、
ゲ―ト絶縁膜と層間絶縁膜などの界面での反射、さらに
はＳｉＮx からなるゲ―ト絶縁膜による吸収により、正
味のレ―ザ光強度はコンタクトホ―ル直下の不純物注入
領域より小さくなり、高抵抗領域６ｃとなる。コンタク
トホ―ル直下の領域は、シリコン膜と雰囲気との界面で
しかエネルギ―の損失がないので、低抵抗領域６ｄとな
る。このようにして、チャネル領域と低抵抗領域との間
に高抵抗領域を有する構造が得られる。Next, as shown in FIG. 3A, after the interlayer insulating film 7 made of SiO x is formed by the plasma CVD method, the contact holes 8a and 8b are formed by photolithography and etching. . Then, for example, K
The impurities are activated by an excimer laser annealing method using an rF laser. At this time, the source / drain region other than directly under the contact hole, the active layer and the gate insulating film,
Due to reflection at the interface between the gate insulating film and the interlayer insulating film, and absorption by the gate insulating film made of SiN x , the net laser light intensity is smaller than that of the impurity implantation region directly below the contact hole. And becomes the high resistance region 6c. The region immediately below the contact hole is a low resistance region 6d because energy is lost only at the interface between the silicon film and the atmosphere. In this way, a structure having a high resistance region between the channel region and the low resistance region is obtained.
【００２１】次に、図２（ｇ）に示すように、スパッタ
リング法によりアルミニウム等を被着し、フォトリソグ
ラフィ―及びエッチングによりソ―ス電極９ａ、ドレイ
ン電極９ｂを形成することにより、コプラナ型のＴＦＴ
が完成する。Next, as shown in FIG. 2 (g), aluminum or the like is deposited by a sputtering method, and a source electrode 9a and a drain electrode 9b are formed by photolithography and etching to form a coplanar type. TFT
Is completed.
【００２２】従来の構造のｐ−ＳｉＴＦＴのリ―ク電流
が１０-9Ａ程度であるのに比べて、上記のようにして製
造されたｐ−ＳｉＴＦＴのリ―ク電流は１０-10 Ａ程度
であり、１０分の１に低減することができる。The leak current of the p-Si TFT having the conventional structure is about 10 -9 A, whereas the leak current of the p-Si TFT manufactured as described above is about 10 -10 A. And can be reduced to 1/10.
【００２３】上記実施例では、不純物の導入にイオンド
―ピングを用いたが、イオンド―ピングに限らずイオン
注入等を用いてもよい。また、波長１９３ｎｍ（６．４
ｅＶ）のＡｒＦレ―ザ又は波長３０８ｎｍ（４．０ｅ
Ｖ）のＸｅＣｌレ―ザでも窒化膜の吸収係数がそれぞれ
１０5 、１０3 ｃｍ-1のオ―ダであるので、これらのレ
―ザを用いても良い。また、ゲ−ト酸化膜としては、窒
化膜に限らず酸化膜でもよく、層間絶縁膜としては酸化
膜に限らず窒化膜でもよい。In the above embodiment, the ion doping is used for introducing the impurities, but the ion doping may be used instead of the ion doping. In addition, the wavelength is 193 nm (6.4
eV) ArF laser or wavelength 308 nm (4.0e)
Even in XeCl laser of V), since the absorption coefficient of the nitride film is on the order of 10 5 and 10 3 cm -1 , these lasers may be used. Further, the gate oxide film is not limited to the nitride film and may be an oxide film, and the interlayer insulating film is not limited to the oxide film and may be a nitride film.
【００２４】一方、これまで、ゲ―ト電極としては、不
純物を導入することにより低抵抗化したシリコン膜を用
いていたが、より低抵抗にするためには上記実施例のよ
うに金属膜によるゲ―ト電極が必要となる。しかし、金
属膜をゲ―ト電極に用いた場合、次のような問題が発生
することがわれわれの研究で明らかになった。On the other hand, until now, the gate electrode has been made of a silicon film whose resistance has been lowered by introducing impurities. However, in order to further lower the resistance, a metal film is used as in the above embodiment. A gate electrode is required. However, our research revealed that the following problems occur when a metal film is used for the gate electrode.
【００２５】すなわち、ゲ―ト電極としてＭｏＴａ合金
などの金属膜を用いた際、不純物の活性化のためのレ―
ザ―アニ―ルを行った場合、ゲ―ト金属が下地絶縁膜か
らはがれるたり、またはクラックが入るなどの問題点が
あった。That is, when a metal film such as a MoTa alloy is used as a gate electrode, a layer for activating impurities is used.
When performing the annealing, there was a problem that the gate metal was peeled off from the underlying insulating film or cracked.
【００２６】以下に、このような問題点を解決した本発
明の第２及び第３の実施例について説明する。The second and third embodiments of the present invention which solve the above problems will be described below.
【００２７】図４は、本発明の第２の実施例に係る薄膜
トランジスタの製造工程を示す断面図である。FIG. 4 is a sectional view showing a manufacturing process of a thin film transistor according to the second embodiment of the present invention.
【００２８】まず、透明絶縁性基板１０（または透明絶
縁膜をコ―トした基板）上にプラズマＣＶＤ法、ＬＰＣ
ＶＤ法などの方法によりアモルファスシリコン膜を形成
した後、このアモルファスシリコン膜にレ―ザ―を照射
することによりアニ―ルし、結晶化する。ついで、図４
（ａ）に示すように、多結晶化したシリコン膜をパタ―
ニングし、多結晶シリコン膜パタ−ン１１を形成する。
または、ＣＶＤ法により基板上に直接多結晶シリコン膜
を形成し、パタ―ニングして図４（ａ）の構造を得ても
よい。First, on the transparent insulating substrate 10 (or a substrate coated with a transparent insulating film), plasma CVD method, LPC
After forming an amorphous silicon film by a method such as the VD method, the amorphous silicon film is annealed and crystallized by irradiating it with a laser. Then, Fig. 4
As shown in (a), a polycrystallized silicon film is patterned.
Then, a polycrystalline silicon film pattern 11 is formed.
Alternatively, a polycrystalline silicon film may be directly formed on the substrate by the CVD method and patterned to obtain the structure shown in FIG.
【００２９】次いで、図４（ｂ）に示すように、シリコ
ン酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法など
で形成して、ゲ―ト絶縁膜１２とする。その後、ＭｏＴ
ａ合金、Ａｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法
などで形成した後、パタ―ニングして、ゲ―ト電極１３
を形成する。このゲ―ト電極をマスクとして燐（Ｐ）な
どの不純物を、イオン注入などの方法により半導体膜に
導入する。Next, as shown in FIG. 4B, an insulating film such as a silicon oxide film or a silicon nitride film is formed by a CVD method or the like to form a gate insulating film 12. Then MoT
After forming a metal film of a alloy, Al, Cr, MoW or the like by a sputtering method or the like, patterning is performed to form a gate electrode 13
To form. Impurities such as phosphorus (P) are introduced into the semiconductor film by a method such as ion implantation using the gate electrode as a mask.
【００３０】次に、図４（ｃ）に示すように、シリコン
酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法などで
形成して、層間絶縁膜１５とする。次いで、層間絶縁膜
１５とゲ―ト絶縁膜１２を通してレ―ザ―を照射し、シ
リコン膜に注入した不純物を活性化する。Next, as shown in FIG. 4C, an insulating film such as a silicon oxide film or a silicon nitride film is formed by a CVD method or the like to form an interlayer insulating film 15. Then, the laser is irradiated through the interlayer insulating film 15 and the gate insulating film 12 to activate the impurities implanted in the silicon film.
【００３１】その後、図４（ｄ）に示すように、コンタ
クトホ―ルを形成した後、ソ―ス電極１０６、ドレイン
電極１０７を形成し、コプラナ型多結晶ＳｉＴＦＴが完
成する。Thereafter, as shown in FIG. 4 (d), after forming a contact hole, a source electrode 106 and a drain electrode 107 are formed to complete a coplanar type polycrystalline SiTFT.
【００３２】図５は、本発明の第３の実施例に係る薄膜
トランジスタの製造工程を示す断面図である。FIG. 5 is a sectional view showing a manufacturing process of a thin film transistor according to the third embodiment of the present invention.
【００３３】まず、図４に示す実施例と同様にして、図
５（ａ）に示す構造を得る。即ち、透明絶縁性基板１０
（または透明絶縁膜をコ―トした基板）上にプラズマＣ
ＶＤ法、ＬＰＣＶＤ法などの方法によりアモルファスシ
リコン膜を形成した後、このアモルファスシリコン膜に
レ―ザ―を照射することによりアニ―ルし、結晶化す
る。次いで、多結晶化したシリコン膜をパタ―ニング
し、多結晶シリコン膜パタ−ンを形成する。または、Ｃ
ＶＤ法により基板上に直接多結晶シリコン膜を形成し、
パタ―ニングしてもよい。次いで、シリコン酸化膜、シ
リコン窒化膜などの絶縁膜をＣＶＤ法などで形成して、
ゲ―ト絶縁膜１２とする。その後、ＭｏＴａ合金、Ａ
ｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法などで形成
した後、パタ―ニングして、ゲ―ト電極１３を形成す
る。このゲ―ト電極をマスクとして燐（Ｐ）などの不純
物を、イオン注入などの方法により半導体膜に導入し
て、図５（ａ）に示す構造を得る。First, similarly to the embodiment shown in FIG. 4, the structure shown in FIG. 5A is obtained. That is, the transparent insulating substrate 10
Plasma C (or a substrate coated with a transparent insulating film)
After forming an amorphous silicon film by a method such as VD method or LPCVD method, the amorphous silicon film is annealed and crystallized by irradiating it with a laser. Then, the polycrystallized silicon film is patterned to form a polycrystal silicon film pattern. Or C
A polycrystalline silicon film is directly formed on the substrate by the VD method,
You may pattern. Then, an insulating film such as a silicon oxide film or a silicon nitride film is formed by a CVD method or the like,
The gate insulating film 12 is used. After that, MoTa alloy, A
After forming a metal film of l, Cr, MoW or the like by a sputtering method or the like, patterning is performed to form the gate electrode 13. Impurities such as phosphorus (P) are introduced into the semiconductor film by a method such as ion implantation using this gate electrode as a mask to obtain the structure shown in FIG.
【００３４】次に、図５（ｂ）に示すように、ゲ―ト電
極１３を陽極酸化し、陽極酸化膜２５を形成する。次い
で、陽極酸化膜２５、ゲ―ト絶縁膜１３を通してレ―ザ
―を照射し、アニ―ルを行い、シリコン膜に注入した不
純物を活性化する。Next, as shown in FIG. 5B, the gate electrode 13 is anodized to form an anodized film 25. Next, the laser is irradiated through the anodic oxide film 25 and the gate insulating film 13 to anneal, and the impurities implanted into the silicon film are activated.
【００３５】次いで、図５（ｃ）に示すように、コンタ
クトホ―ルを形成した後、ソ―ス電極２６、ドレイン電
極２７を形成することにより、コプラナ型多結晶ＳｉＴ
ＦＴが完成する。Next, as shown in FIG. 5C, after forming a contact hole, a source electrode 26 and a drain electrode 27 are formed to form a coplanar type polycrystalline SiT.
FT is completed.
【００３６】以上の図４及び図５に示す実施例におい
て、ＴＦＴは、ゲ―ト電極を２つ有する構造のダブルゲ
―ト構造でも、また、ドレイン領域に低濃度で不純物を
添加したＬＤＤ構造のものでもよい。また、半導体膜を
活性化するために導入する不純物は、Ｐのほか、Ａｓ、
Ｂなどでも良い。また、不純物の導入方法は、イオン注
入、イオンド―ピングなどを用いてもよい。また、初め
からド―プされた多結晶シリコン膜を形成し、それを活
性化しても構わない。In the embodiments shown in FIGS. 4 and 5, the TFT has a double gate structure having two gate electrodes or an LDD structure in which the drain region is doped with impurities at a low concentration. It may be one. Impurities introduced for activating the semiconductor film include P, As,
It may be B or the like. Further, as a method of introducing impurities, ion implantation, ion doping, or the like may be used. It is also possible to form a doped polycrystalline silicon film from the beginning and activate it.
【００３７】以上の実施例２及び３によると、ゲ―ト電
極上に酸化膜を形成した後に、レ―ザ―光による加熱を
行い、シリコンに導入された不純物の活性化を行うの
で、酸化膜の存在によりゲ―ト電極の浮き上がりが抑え
ら、その結果、ゲ―ト電極の剥がれが防止される。According to Examples 2 and 3 above, after the oxide film is formed on the gate electrode, heating by laser light is performed to activate the impurities introduced into the silicon. The presence of the film prevents the gate electrode from rising, and as a result, the gate electrode is prevented from peeling off.
【００３８】[0038]
【発明の効果】以上述べたように、本発明の構造の薄膜
トランジスタでは、ソ―ス・ドレイン領域とチャネル領
域との間に、不純物濃度はソ―ス・ドレインと同程度で
ありながら高抵抗の領域を設けることにより、オフ時の
リ―ク電流を低減することができる。また、本発明の薄
膜トランジスタの製造方法によれば、ＬＤＤ構造を得る
場合のように、低濃度イオン注入、またそのためのフォ
トリソグラフィ―工程がなく、低リ―ク電流の薄膜トラ
ンジスタを効率よく製造することが可能である。As described above, in the thin film transistor having the structure of the present invention, the impurity concentration between the source / drain region and the channel region is about the same as that of the source / drain, but the resistance is high. By providing the region, it is possible to reduce the leak current when off. Further, according to the method of manufacturing a thin film transistor of the present invention, unlike a case where an LDD structure is obtained, there is no low concentration ion implantation and a photolithography process therefor, and a thin film transistor of low leak current can be efficiently manufactured. Is possible.
【図１】本発明の第１の実施例のレ−ザアニ−ル工程を
示す断面図。FIG. 1 is a sectional view showing a laser annealing process according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。FIG. 2 is a cross-sectional view showing the manufacturing process of the thin film transistor according to the first embodiment of the present invention.
【図３】本発明の第１の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。FIG. 3 is a cross-sectional view showing the manufacturing process of the thin film transistor according to the first embodiment of the present invention.
【図４】本発明の第２の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。FIG. 4 is a cross-sectional view showing the manufacturing process of the thin film transistor according to the second embodiment of the present invention.
【図５】本発明の第３の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。FIG. 5 is a cross-sectional view showing the manufacturing process of the thin film transistor according to the third embodiment of the present invention.
１…基板 ２…バッファ―層 ３…多結晶シリコン ４…ゲ―ト絶縁膜 ５…ゲ―ト電極 ６ａ，６ｂ…不純物注入領域 ６ｃ…高抵抗領域 ６ｄ…低抵抗領域 ７…層間絶縁膜 ８ａ，８ｂ…コンタクト孔 ９ａ…ソ―ス電極 ９ｂ…ドレイン電極 DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Buffer layer 3 ... Polycrystalline silicon 4 ... Gate insulating film 5 ... Gate electrode 6a, 6b ... Impurity implantation area 6c ... High resistance area 6d ... Low resistance area 7 ... Interlayer insulation film 8a, 8b ... Contact hole 9a ... Source electrode 9b ... Drain electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 充雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 鈴木 光明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mitsuo Nakajima 1 Komukai-Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Toshiba Research & Development Center (72) Inventor Mitsuaki Suzuki Komukai-Toshiba, Saiwai-ku, Kawasaki-shi, Kanagawa Town No. 1 Toshiba Corporation Research & Development Center
Claims (2)
領域、ドレイン領域、及びこれらソ−ス及びドレイン領
域に挟まれたチャンネル領域を具備する薄膜トランジス
タにおいて、前記ドレイン領域、又はソ―ス及びドレイ
ン領域は、前記チャネル領域に隣接する第１の領域と、
第２の領域とからなり、前記第１の領域と第２の領域
は、同一又は近似する不純物濃度を有し、前記第１の領
域の抵抗値は、前記第２の領域よりも高いことを特徴と
する薄膜トランジスタ。1. A thin film transistor having a source region, a drain region, and a channel region sandwiched between the source region and the drain region, the thin film transistor provided in the polycrystalline silicon film, wherein the drain region or the source region is provided. And a drain region and a first region adjacent to the channel region,
A second region, wherein the first region and the second region have the same or similar impurity concentrations, and the resistance value of the first region is higher than that of the second region. Characteristic thin film transistor.
する工程と、前記ゲ−ト電極をマスクとして用いて前記
多結晶シリコン膜に不純物を導入し、ソ−ス及びドレイ
ン領域を形成する工程と、前記ドレイン領域、又はソ―
ス及びドレイン領域のチャンネル領域に隣接する部分を
絶縁膜で覆った状態で、前記ソ−ス及びドレイン領域に
レ−ザ光を照射して、不純物を活性化し、前記ドレイン
領域、又はソ―ス及びドレイン領域に、前記絶縁膜で覆
われた第１の領域と、前記絶縁膜で覆われない、前記第
１の領域よりも低い抵抗値を有する第２の領域とを形成
する工程とを具備する薄膜トランジスタの製造方法。2. A step of forming a gate electrode on the polycrystalline silicon film, and an impurity is introduced into the polycrystalline silicon film by using the gate electrode as a mask to form a source and drain region. And the drain region or source
The source and drain regions are irradiated with laser light in a state in which a portion of the source and drain regions adjacent to the channel region is covered with an insulating film to activate the impurities, and thereby the drain region or the source region is sourced. And forming, in the drain region, a first region covered with the insulating film and a second region not covered with the insulating film and having a resistance value lower than that of the first region. Method of manufacturing thin film transistor.
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