JPH07192494A - 集積回路のメモリテスト回路 - Google Patents
集積回路のメモリテスト回路Info
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- JPH07192494A JPH07192494A JP5331885A JP33188593A JPH07192494A JP H07192494 A JPH07192494 A JP H07192494A JP 5331885 A JP5331885 A JP 5331885A JP 33188593 A JP33188593 A JP 33188593A JP H07192494 A JPH07192494 A JP H07192494A
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Abstract
(57)【要約】
【目的】 集積回路チップ内に複数のメモリ回路ブロッ
クを備える場合、そのメモリテスト用データ出力バスの
配線によるチップ面積増加を抑える。 【構成】 第１、２、３のメモリ回路ブロック１００、
１１０、１２０の出力に３ステートバッファ１０８、１
１８、１２８の入力を接続し、その各バッファの出力を
テスト用データ出力バス１３４に共通に接続する。各メ
モリ回路ブロックのメモリテストを行う場合は、テスト
すべきメモリにデータを書き込んだ後、そのメモリ回路
ブロックに繋がる３ステートバッファのみを”ON”した
状態でアドレスを与えることにより、メモリからデータ
を読み出して共通メモリテスト用データ出力バス１３４
に出力し、その出力データと、書き込んだデータとを外
部で比較する。
クを備える場合、そのメモリテスト用データ出力バスの
配線によるチップ面積増加を抑える。 【構成】 第１、２、３のメモリ回路ブロック１００、
１１０、１２０の出力に３ステートバッファ１０８、１
１８、１２８の入力を接続し、その各バッファの出力を
テスト用データ出力バス１３４に共通に接続する。各メ
モリ回路ブロックのメモリテストを行う場合は、テスト
すべきメモリにデータを書き込んだ後、そのメモリ回路
ブロックに繋がる３ステートバッファのみを”ON”した
状態でアドレスを与えることにより、メモリからデータ
を読み出して共通メモリテスト用データ出力バス１３４
に出力し、その出力データと、書き込んだデータとを外
部で比較する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路チップ内のメ
モリをテストするメモリテスト回路の改良に関する。
モリをテストするメモリテスト回路の改良に関する。
【０００２】
【従来の技術】図３に従来の集積回路チップ内のメモリ
テスト回路の構成概略を示す。ここでは、集積回路内に
３つのメモリ回路ブロックが存在する場合について説明
する。図３において、５００、５１０、５２０は各々第
１、２、３、のメモリ回路ブロック、５０２、５１２、
５２２は各々、前記第１、２、３のメモリ回路ブロック
５００、５１０、５２０のデータ入力datain1 、2 、3
に対して、通常動作時のノーマル入力データndatain1、
2 、3 と、メモリテスト時のテスト入力データtdatain
との何れか一方を選択切り替えして入力するセレクタで
ある。
テスト回路の構成概略を示す。ここでは、集積回路内に
３つのメモリ回路ブロックが存在する場合について説明
する。図３において、５００、５１０、５２０は各々第
１、２、３、のメモリ回路ブロック、５０２、５１２、
５２２は各々、前記第１、２、３のメモリ回路ブロック
５００、５１０、５２０のデータ入力datain1 、2 、3
に対して、通常動作時のノーマル入力データndatain1、
2 、3 と、メモリテスト時のテスト入力データtdatain
との何れか一方を選択切り替えして入力するセレクタで
ある。
【０００３】また、５０４、５１４、５２４は各々前記
第１、２、３のメモリ回路ブロック５００、５１０、５
２０のアドレス入力addressin1、2 、3 に対して、通常
動作時のノーマル入力アドレスnaddressin1 、2 、3
と、メモリテスト時のテスト入力アドレスtaddressinと
の何れか一方を選択切り替えして入力するセレクタ、５
０６、５１６、５２６は、各々前記第１、２、３のメモ
リ回路ブロック５００、５１０、５２０のライトイネー
ブル入力we1 、2 、3 に対して、通常動作時のノーマル
ライトイネーブル入力nwe1、2 、3 と、メモリテスト時
のテストライトイネーブル入力twe1、2 、3 との何れか
一方を選択切り替えして入力するセレクタである。
第１、２、３のメモリ回路ブロック５００、５１０、５
２０のアドレス入力addressin1、2 、3 に対して、通常
動作時のノーマル入力アドレスnaddressin1 、2 、3
と、メモリテスト時のテスト入力アドレスtaddressinと
の何れか一方を選択切り替えして入力するセレクタ、５
０６、５１６、５２６は、各々前記第１、２、３のメモ
リ回路ブロック５００、５１０、５２０のライトイネー
ブル入力we1 、2 、3 に対して、通常動作時のノーマル
ライトイネーブル入力nwe1、2 、3 と、メモリテスト時
のテストライトイネーブル入力twe1、2 、3 との何れか
一方を選択切り替えして入力するセレクタである。
【０００４】更に、５３０はメモリテスト時のテスト入
力アドレスtaddressinの信号を伝送するメモリテスト用
アドレス入力バス、５３２はメモリテスト時のテスト入
力データtdatain の信号を伝送するメモリテスト用デー
タ入力バス、５３４は第１のメモリ回路ブロック５００
のデータ出力dataout1からの通常動作時のノーマル出力
データndataout1 より分岐したメモリテスト出力データ
tdataout1 の信号を伝送するメモリテスト用データ出力
バス、５３６は第２のメモリ回路ブロック５１０のデー
タ出力dataout2からの通常動作時のノーマル出力データ
ndataout2 より分岐したメモリテスト出力データtdatao
ut2 の信号を伝送するメモリテスト用データ出力バス、
５３８は第３のメモリ回路ブロック５２０のデータ出力
dataout3からの通常動作時のノーマル出力データndatao
ut3 より分岐したメモリテスト出力データtdataout3 の
信号を伝送するメモリテスト用データ出力バスである。
力アドレスtaddressinの信号を伝送するメモリテスト用
アドレス入力バス、５３２はメモリテスト時のテスト入
力データtdatain の信号を伝送するメモリテスト用デー
タ入力バス、５３４は第１のメモリ回路ブロック５００
のデータ出力dataout1からの通常動作時のノーマル出力
データndataout1 より分岐したメモリテスト出力データ
tdataout1 の信号を伝送するメモリテスト用データ出力
バス、５３６は第２のメモリ回路ブロック５１０のデー
タ出力dataout2からの通常動作時のノーマル出力データ
ndataout2 より分岐したメモリテスト出力データtdatao
ut2 の信号を伝送するメモリテスト用データ出力バス、
５３８は第３のメモリ回路ブロック５２０のデータ出力
dataout3からの通常動作時のノーマル出力データndatao
ut3 より分岐したメモリテスト出力データtdataout3 の
信号を伝送するメモリテスト用データ出力バスである。
【０００５】前記第１、２、３のメモリ回路ブロック５
００、５１０、５２０に対しては、各々、データ入力da
tain1 、2 、3 にデータを、アドレス入力addressin1、
2 、3 にアドレスを与えておき、ライトイネーブル入力
we1 、2 、3 をロウレベル（以後”Ｌ”とする）からハ
イレベル（以後”Ｈ”とする）とすることにより、指定
したアドレスのメモリへの書き込みを行う。また、ライ
トイネーブル入力 we1 、2 、3 を”Ｌ”にした状態で
アドレス入力addressin1、2 、3 にアドレスを与えるこ
とにより、指定したアドレスのメモリ内のデータをデー
タ出力 dataout1、2 、3 に出力させる。
００、５１０、５２０に対しては、各々、データ入力da
tain1 、2 、3 にデータを、アドレス入力addressin1、
2 、3 にアドレスを与えておき、ライトイネーブル入力
we1 、2 、3 をロウレベル（以後”Ｌ”とする）からハ
イレベル（以後”Ｈ”とする）とすることにより、指定
したアドレスのメモリへの書き込みを行う。また、ライ
トイネーブル入力 we1 、2 、3 を”Ｌ”にした状態で
アドレス入力addressin1、2 、3 にアドレスを与えるこ
とにより、指定したアドレスのメモリ内のデータをデー
タ出力 dataout1、2 、3 に出力させる。
【０００６】通常動作時においては、各セレクタ５０
２、５０４、５０６、５１２、５１４、５１６、５２
２、５２４、５２６を用いて、第１、２、３のメモリ回
路ブロック５００、５１０、５２０のアドレス入力addr
essin1、2 、3 にノーマル入力アドレスnaddressin1 、
2 、3 を、データ入力datain1 、2 、3 にノーマル入力
データndatain1、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御して、メモリへのデータの書
き込み、又はメモリからのデータの読み出しを行う。
２、５０４、５０６、５１２、５１４、５１６、５２
２、５２４、５２６を用いて、第１、２、３のメモリ回
路ブロック５００、５１０、５２０のアドレス入力addr
essin1、2 、3 にノーマル入力アドレスnaddressin1 、
2 、3 を、データ入力datain1 、2 、3 にノーマル入力
データndatain1、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御して、メモリへのデータの書
き込み、又はメモリからのデータの読み出しを行う。
【０００７】メモリテスト時においては、各セレクタ５
０２、５０４、５０６、５１２、５１４、５１６、５２
２、５２４、５２６により第１、２、３のメモリ回路ブ
ロック５００、５１０、５２０のアドレス入力addressi
n1、2 、3 にテスト入力アドレスtaddressinを、データ
入力datain1 、2 、3 にテスト入力データtdatain を、
ライトイネーブル入力we1 、2 、3 にテストライトイネ
ーブル入力twe1、2 、3 を各々入力するよう制御する。
例えば、第１のメモリ回路ブロック５００のテストを行
う場合は、テスト入力アドレスtaddressinとテスト入力
データtdatain とを与えておき、第１のメモリ回路ブロ
ック５００のテストライトイネーブル入力twe1を”Ｌ”
から”Ｈ”とすることにより、第１のメモリ回路ブロッ
ク５００への書き込みを行い、その後、全てのテストラ
イトイネーブル入力twe1、2 、3 を”Ｌ”とした後、テ
スト入力アドレスtaddressinを与え、第1のメモリ回路
ブロック５００のメモリテスト用データ出力バス５３４
に出力されるメモリテスト出力データtdataout1 と、先
に入力したテスト入力データtdatain とを比較して、メ
モリテストを行っていた。同様に、テスト入力アドレス
taddressinとテスト入力データtdatain とを与えてお
き、第２のメモリ回路ブロック５１０のテストを行う場
合は、テストライトイネーブル入力twe2のみを”Ｌ”か
ら”Ｈ”に、第３のメモリ回路ブロック５２０のテスト
を行う場合は、テストライトイネーブル入力twe3のみ
を”Ｌ”から”Ｈ”に対して、メモリへのデータ書き込
みを行い、その後、全てのテストライトイネーブル入力
twe1、2 、3 を”Ｌ”とした後、テスト入力アドレスta
ddressinを与え、第２又は第３のメモリ回路ブロック５
１０、５２０のメモリテスト用データ出力バス５３６又
は５３８に出力されるメモリテスト出力データtdataout
2 又はtdataout3 と、先に入力したテスト入力データtd
atain とを比較して、メモリテストを行っていた。
０２、５０４、５０６、５１２、５１４、５１６、５２
２、５２４、５２６により第１、２、３のメモリ回路ブ
ロック５００、５１０、５２０のアドレス入力addressi
n1、2 、3 にテスト入力アドレスtaddressinを、データ
入力datain1 、2 、3 にテスト入力データtdatain を、
ライトイネーブル入力we1 、2 、3 にテストライトイネ
ーブル入力twe1、2 、3 を各々入力するよう制御する。
例えば、第１のメモリ回路ブロック５００のテストを行
う場合は、テスト入力アドレスtaddressinとテスト入力
データtdatain とを与えておき、第１のメモリ回路ブロ
ック５００のテストライトイネーブル入力twe1を”Ｌ”
から”Ｈ”とすることにより、第１のメモリ回路ブロッ
ク５００への書き込みを行い、その後、全てのテストラ
イトイネーブル入力twe1、2 、3 を”Ｌ”とした後、テ
スト入力アドレスtaddressinを与え、第1のメモリ回路
ブロック５００のメモリテスト用データ出力バス５３４
に出力されるメモリテスト出力データtdataout1 と、先
に入力したテスト入力データtdatain とを比較して、メ
モリテストを行っていた。同様に、テスト入力アドレス
taddressinとテスト入力データtdatain とを与えてお
き、第２のメモリ回路ブロック５１０のテストを行う場
合は、テストライトイネーブル入力twe2のみを”Ｌ”か
ら”Ｈ”に、第３のメモリ回路ブロック５２０のテスト
を行う場合は、テストライトイネーブル入力twe3のみ
を”Ｌ”から”Ｈ”に対して、メモリへのデータ書き込
みを行い、その後、全てのテストライトイネーブル入力
twe1、2 、3 を”Ｌ”とした後、テスト入力アドレスta
ddressinを与え、第２又は第３のメモリ回路ブロック５
１０、５２０のメモリテスト用データ出力バス５３６又
は５３８に出力されるメモリテスト出力データtdataout
2 又はtdataout3 と、先に入力したテスト入力データtd
atain とを比較して、メモリテストを行っていた。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のようなメモリテスト回路では、各メモリから数多く
のメモリテスト用出力データバス配線がチップ上を走っ
ており、通常動作時には必要のないこれらの配線のため
にチップ面積が増加してしまうという課題があった。例
えば、仮に、集積回路チップ内に１０個のメモリ回路ブ
ロックが存在し、全てのメモリテスト用データ出力バス
幅が１６ビットであり、配線１本当たり３ミクロンの幅
が必要であるとすると、メモリテスト用のデータ出力バ
ス配線は４８０ミクロン（＝１６×１０×３）もの幅に
渡って占めることになる。
来のようなメモリテスト回路では、各メモリから数多く
のメモリテスト用出力データバス配線がチップ上を走っ
ており、通常動作時には必要のないこれらの配線のため
にチップ面積が増加してしまうという課題があった。例
えば、仮に、集積回路チップ内に１０個のメモリ回路ブ
ロックが存在し、全てのメモリテスト用データ出力バス
幅が１６ビットであり、配線１本当たり３ミクロンの幅
が必要であるとすると、メモリテスト用のデータ出力バ
ス配線は４８０ミクロン（＝１６×１０×３）もの幅に
渡って占めることになる。
【０００９】また、通常動作時にも、これらのテスト用
出力データの配線の負荷容量を駆動しなければならず、
不必要な電力を消費する欠点があった。
出力データの配線の負荷容量を駆動しなければならず、
不必要な電力を消費する欠点があった。
【００１０】本発明はこのような課題を解消して、チッ
プ面積の増加を抑えることができ、しかも低消費電力で
動作する，集積回路チップに対するメモリテスト回路を
提供することを目的とする。
プ面積の増加を抑えることができ、しかも低消費電力で
動作する，集積回路チップに対するメモリテスト回路を
提供することを目的とする。
【００１１】
【課題を解決するための手段】前記技術的課題を解決す
るために、本発明では、１つのメモリテスト用出力バス
を複数のメモリ回路ブロックで共用できる構成を採用す
る。
るために、本発明では、１つのメモリテスト用出力バス
を複数のメモリ回路ブロックで共用できる構成を採用す
る。
【００１２】すなわち、請求項１記載の発明の集積回路
のメモリテスト回路は、集積回路が有する複数個のメモ
リ回路ブロックの機能をテストする回路であって、前記
各メモリ回路に対応して設けられ、対応するメモリ回路
のデータ出力を入力とする３ステートバッファと、前記
各３ステートバッファの出力が接続されるメモリテスト
用共通出力バスとを設ける構成とする。
のメモリテスト回路は、集積回路が有する複数個のメモ
リ回路ブロックの機能をテストする回路であって、前記
各メモリ回路に対応して設けられ、対応するメモリ回路
のデータ出力を入力とする３ステートバッファと、前記
各３ステートバッファの出力が接続されるメモリテスト
用共通出力バスとを設ける構成とする。
【００１３】また、請求項２記載の発明では、前記請求
項１記載の発明のメモリテスト用共通出力バスを特定し
て、メモリテスト用共通出力バスを、各メモリ回路ブロ
ックにテストデータを入力するためのメモリテスト用共
通入力バスによって兼用する構成とする。
項１記載の発明のメモリテスト用共通出力バスを特定し
て、メモリテスト用共通出力バスを、各メモリ回路ブロ
ックにテストデータを入力するためのメモリテスト用共
通入力バスによって兼用する構成とする。
【００１４】
【作用】上記した構成により、請求項１記載の発明の集
積回路のメモリテスト回路では、複数個のメモリ回路ブ
ロックのうち、テストしようとする回路ブロックに対応
する３ステートバッファをＯＮして、そのメモリ回路ブ
ロックの出力のみをメモリテスト用共通出力バスに接続
することを、順次、各メモリ回路ブロックついて行う。
積回路のメモリテスト回路では、複数個のメモリ回路ブ
ロックのうち、テストしようとする回路ブロックに対応
する３ステートバッファをＯＮして、そのメモリ回路ブ
ロックの出力のみをメモリテスト用共通出力バスに接続
することを、順次、各メモリ回路ブロックついて行う。
【００１５】ここに、メモリテスト用共通出力バスは、
複数個のメモリ回路ブロックで共用されているので、メ
モリテスト用出力バスの配線本数が減少して、チップ面
積の増大が抑えられる。また、通常動作時には、全ての
３ステートバッファをＯＦＦして、メモリテスト用共通
出力バスを全てのメモリ回路ブロックから電気的に切離
すことができるので、通常動作時での駆動すべき負荷容
量を軽減することができ、低消費電力で動作する集積回
路を提供することができる。
複数個のメモリ回路ブロックで共用されているので、メ
モリテスト用出力バスの配線本数が減少して、チップ面
積の増大が抑えられる。また、通常動作時には、全ての
３ステートバッファをＯＦＦして、メモリテスト用共通
出力バスを全てのメモリ回路ブロックから電気的に切離
すことができるので、通常動作時での駆動すべき負荷容
量を軽減することができ、低消費電力で動作する集積回
路を提供することができる。
【００１６】特に、請求項２記載の発明の集積回路のメ
モリテスト回路では、メモリテスト用共通出力バスがメ
モリテスト用共通入力バスによって兼用されているの
で、メモリテスト用出力バスとして専用のバス配線が不
要となって、より一層にチップ面積の増大を抑えること
ができる。
モリテスト回路では、メモリテスト用共通出力バスがメ
モリテスト用共通入力バスによって兼用されているの
で、メモリテスト用出力バスとして専用のバス配線が不
要となって、より一層にチップ面積の増大を抑えること
ができる。
【００１７】
（第１の実施例）以下、本発明の第１の実施例のメモリ
テスト回路の構成について、図面を参照しながら説明す
る。
テスト回路の構成について、図面を参照しながら説明す
る。
【００１８】図１に本発明の第１の実施例のメモリテス
ト回路の概略構成図を示す。
ト回路の概略構成図を示す。
【００１９】図１において、１００、１１０、１２０は
各々バス幅ｎビットのデータ出力dataout1, 2,3 を有す
る第１、２、３のメモリ回路ブロック、１３０はメモリ
テスト時のテスト入力アドレスtaddressinの信号を伝送
するメモリテスト用アドレス入力バス、１３２はメモリ
テスト時のテスト入力データtdatain の信号を伝送する
メモリテスト用データ入力バス、１３４はメモリテスト
時のテスト出力データtdataoutの信号を伝送するメモリ
テスト用データ出力バスである。
各々バス幅ｎビットのデータ出力dataout1, 2,3 を有す
る第１、２、３のメモリ回路ブロック、１３０はメモリ
テスト時のテスト入力アドレスtaddressinの信号を伝送
するメモリテスト用アドレス入力バス、１３２はメモリ
テスト時のテスト入力データtdatain の信号を伝送する
メモリテスト用データ入力バス、１３４はメモリテスト
時のテスト出力データtdataoutの信号を伝送するメモリ
テスト用データ出力バスである。
【００２０】また、１０２、１１２、１２２は各々第
１、２、３のメモリ回路ブロック１００、１１０、１２
０のデータ入力datain1 、2 、3 に対して、通常動作時
のノーマル入力データndatain1、2 、3 と、メモリテス
ト時のテスト入力データtdatain との何れか一方を選択
切り替えして入力するセレクタ、１０４、１１４、１２
４は各々第１、２、３のメモリ回路ブロック１００、１
１０、１２０のアドレス入力addressin1、2 、3 に対し
て、通常動作時のノーマル入力アドレスnaddressin1 、
2 、3 と、メモリテスト時のテスト入力アドレスtaddre
ssinとの何れか一方を選択切り替えして入力するセレク
タ、１０６、１１６、１２６は各々第１、２、３のメモ
リ回路ブロック１００、１１０、１２０のライトイネー
ブル入力we1 、2 、3 に対して、通常動作時のノーマル
ライトイネーブル入力nwe1、2 、3 と、メモリテスト時
のテストライトイネーブル入力twe1、2 、3との何れか
一方を選択切り替えして入力するセレクタである。
１、２、３のメモリ回路ブロック１００、１１０、１２
０のデータ入力datain1 、2 、3 に対して、通常動作時
のノーマル入力データndatain1、2 、3 と、メモリテス
ト時のテスト入力データtdatain との何れか一方を選択
切り替えして入力するセレクタ、１０４、１１４、１２
４は各々第１、２、３のメモリ回路ブロック１００、１
１０、１２０のアドレス入力addressin1、2 、3 に対し
て、通常動作時のノーマル入力アドレスnaddressin1 、
2 、3 と、メモリテスト時のテスト入力アドレスtaddre
ssinとの何れか一方を選択切り替えして入力するセレク
タ、１０６、１１６、１２６は各々第１、２、３のメモ
リ回路ブロック１００、１１０、１２０のライトイネー
ブル入力we1 、2 、3 に対して、通常動作時のノーマル
ライトイネーブル入力nwe1、2 、3 と、メモリテスト時
のテストライトイネーブル入力twe1、2 、3との何れか
一方を選択切り替えして入力するセレクタである。
【００２１】そして、本発明の特徴として、１０８、１
１８、１２８は、バス幅ｎビットに対応してｎ×ｍ（ｍ
＝３）個備えられる３ステートバッファであって、これ
等３ステートバッファは、各々、第１、２、３のメモリ
回路ブロック１００、１１０、１２０のデータ出力data
out1、2 、3 からの通常動作時のノーマル出力データnd
ataout1 、2 、3 より分岐したデータを入力とすると共
に、メモリテスト用制御信号toe1、2 、3 により制御さ
れる。
１８、１２８は、バス幅ｎビットに対応してｎ×ｍ（ｍ
＝３）個備えられる３ステートバッファであって、これ
等３ステートバッファは、各々、第１、２、３のメモリ
回路ブロック１００、１１０、１２０のデータ出力data
out1、2 、3 からの通常動作時のノーマル出力データnd
ataout1 、2 、3 より分岐したデータを入力とすると共
に、メモリテスト用制御信号toe1、2 、3 により制御さ
れる。
【００２２】また、１３４はバス幅ｎビットのメモリテ
スト用データ出力バスであって、前記メモリテスト用デ
ータ出力バス１３４には、前記各３ステートバッファが
接続されて、各３ステートバッファからのメモリテスト
出力データtdataoutが出力される。
スト用データ出力バスであって、前記メモリテスト用デ
ータ出力バス１３４には、前記各３ステートバッファが
接続されて、各３ステートバッファからのメモリテスト
出力データtdataoutが出力される。
【００２３】ここで、第１、２、３、のメモリ回路ブロ
ック１００、１１０、１２０のデータ入力datain1 、2
、3 、データ出力dataout1、2 、3 及びアドレス入力a
ddressin1、2 、3 の各々のビット幅は同じであると仮
定する。
ック１００、１１０、１２０のデータ入力datain1 、2
、3 、データ出力dataout1、2 、3 及びアドレス入力a
ddressin1、2 、3 の各々のビット幅は同じであると仮
定する。
【００２４】前記第１、２、３のメモリ回路ブロック１
００、１１０、１２０については、各々、データ入力da
tain1 、2 、3 にデータを、アドレス入力addressin1、
2 、3 にアドレスを与えておき、ライトイネーブル入力
we1 、2 、3 を”Ｌ”から”Ｈ”とすることにより、指
定したアドレスのメモリへの書き込みを行う。また、ラ
イトイネーブル入力we1 、2 、3 を”Ｌ”としておき、
アドレス入力addressin1、2 、3 にアドレスを与えるこ
とにより、指定したアドレスのメモリ内のデータをデー
タ出力dataout1、2 、3 に出力する。
００、１１０、１２０については、各々、データ入力da
tain1 、2 、3 にデータを、アドレス入力addressin1、
2 、3 にアドレスを与えておき、ライトイネーブル入力
we1 、2 、3 を”Ｌ”から”Ｈ”とすることにより、指
定したアドレスのメモリへの書き込みを行う。また、ラ
イトイネーブル入力we1 、2 、3 を”Ｌ”としておき、
アドレス入力addressin1、2 、3 にアドレスを与えるこ
とにより、指定したアドレスのメモリ内のデータをデー
タ出力dataout1、2 、3 に出力する。
【００２５】通常動作時においては、各セレクタ１０
２、１０４、１０６、１１２、１１４、１１６、１２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にノーマル入力データndatain1、2 、3 を、
アドレス入力addressin1、2 、3 にノーマル入力アドレ
スnaddressin1 、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御すると共に、３ステートバッ
ファ１０８、１１８、１２８の出力がハイインピーダン
ス状態となるようそれ等の制御信号toe1、2 、3 を”
Ｌ”としておいて、メモリへのデータの書き込み、又は
メモリからのデータの読み出しを行う。
２、１０４、１０６、１１２、１１４、１１６、１２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にノーマル入力データndatain1、2 、3 を、
アドレス入力addressin1、2 、3 にノーマル入力アドレ
スnaddressin1 、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御すると共に、３ステートバッ
ファ１０８、１１８、１２８の出力がハイインピーダン
ス状態となるようそれ等の制御信号toe1、2 、3 を”
Ｌ”としておいて、メモリへのデータの書き込み、又は
メモリからのデータの読み出しを行う。
【００２６】メモリテスト時においては、各セレクタ１
０２、１０４、１０６、１１２、１１４、１１６、１２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にテスト入力データtdatain を、アドレス入
力addressin1、2 、3 にテスト入力アドレスtaddressin
を、ライトイネーブル入力we1 、2 、3 にテストライト
イネーブル入力twe1、2 、3 を各々入力するよう制御す
る。
０２、１０４、１０６、１１２、１１４、１１６、１２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にテスト入力データtdatain を、アドレス入
力addressin1、2 、3 にテスト入力アドレスtaddressin
を、ライトイネーブル入力we1 、2 、3 にテストライト
イネーブル入力twe1、2 、3 を各々入力するよう制御す
る。
【００２７】即ち、第１のメモリ回路ブロック１００の
テストを行う場合は、先ず、３ステートバッファ１０
８、１１８、１２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態としてお
く。次に、メモリテスト用アドレス入力バス１３０より
テスト入力アドレスtaddressinを、メモリテスト用デー
タ入力バス１３２よりテスト入力データtdatain を各々
与えておき、第１のメモリ回路ブロック１００のテスト
ライトイネーブル入力twe1を”Ｌ”から”Ｈ”とするこ
とにより、第１のメモリ回路ブロック１００への書き込
みを行い、その後全てのテストライトイネーブル入力tw
e1、2 、3 を”Ｌ”とし、３ステートバッファ１０８の
制御信号toe1を”Ｈ”とし、テスト入力アドレスtaddre
ssinを与えて、メモリテスト用データ出力バス１３４に
第１のメモリ回路ブロック１００より出力されるメモリ
テスト出力データtdataoutと、テスト入力データtdatai
n とを比較して、メモリテストを行う。
テストを行う場合は、先ず、３ステートバッファ１０
８、１１８、１２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態としてお
く。次に、メモリテスト用アドレス入力バス１３０より
テスト入力アドレスtaddressinを、メモリテスト用デー
タ入力バス１３２よりテスト入力データtdatain を各々
与えておき、第１のメモリ回路ブロック１００のテスト
ライトイネーブル入力twe1を”Ｌ”から”Ｈ”とするこ
とにより、第１のメモリ回路ブロック１００への書き込
みを行い、その後全てのテストライトイネーブル入力tw
e1、2 、3 を”Ｌ”とし、３ステートバッファ１０８の
制御信号toe1を”Ｈ”とし、テスト入力アドレスtaddre
ssinを与えて、メモリテスト用データ出力バス１３４に
第１のメモリ回路ブロック１００より出力されるメモリ
テスト出力データtdataoutと、テスト入力データtdatai
n とを比較して、メモリテストを行う。
【００２８】同様に、第２のメモリ回路ブロック１１０
のテストを行う場合には、３ステートバッファ１０８、
１１８、１２８の制御信号toe1、2 、3 を”Ｌ”とし
て、それ等の出力をハイインピーダンス状態とし、テス
ト入力アドレスtaddressinとテスト入力データtdatain
とを与えておき、第２のメモリ回路ブロック１１０のテ
ストライトイネーブル入力twe2のみを”Ｌ”から”Ｈ”
とすることにより、第２のメモリ回路ブロック１１０へ
の書き込みを行い、その後、全てのテストライトイネー
ブル入力twe1、2 、3 を”Ｌ”とし、３ステートバッフ
ァ１１８の制御信号toe2を”Ｈ”とし、テスト入力アド
レスtaddressinを与えて、第２のメモリ回路ブロック１
１０よりメモリテスト用データ出力バス１３４に出力さ
れるメモリテスト出力データtdataoutと、テスト入力デ
ータtdatain とを比較して、メモリテストを行う。
のテストを行う場合には、３ステートバッファ１０８、
１１８、１２８の制御信号toe1、2 、3 を”Ｌ”とし
て、それ等の出力をハイインピーダンス状態とし、テス
ト入力アドレスtaddressinとテスト入力データtdatain
とを与えておき、第２のメモリ回路ブロック１１０のテ
ストライトイネーブル入力twe2のみを”Ｌ”から”Ｈ”
とすることにより、第２のメモリ回路ブロック１１０へ
の書き込みを行い、その後、全てのテストライトイネー
ブル入力twe1、2 、3 を”Ｌ”とし、３ステートバッフ
ァ１１８の制御信号toe2を”Ｈ”とし、テスト入力アド
レスtaddressinを与えて、第２のメモリ回路ブロック１
１０よりメモリテスト用データ出力バス１３４に出力さ
れるメモリテスト出力データtdataoutと、テスト入力デ
ータtdatain とを比較して、メモリテストを行う。
【００２９】また、同様に第３のメモリ回路ブロック１
２０のテストを行う場合には、３ステートバッファ１０
８、１１８、１２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態とし、テ
スト入力アドレスtaddressinとテスト入力データtdatai
n とを与えておき、第３のメモリ回路ブロック１２０の
テストライトイネーブル入力twe3のみを”Ｌ”から”
Ｈ”とすることにより、第３のメモリ回路ブロック１２
０への書き込みを行い、その後、全てのテストライトイ
ネーブル入力twe1、2 、3 を”Ｌ”とし、３ステートバ
ッファ１２８の制御信号toe3を”Ｈ”とし、テスト入力
アドレスtaddressinを与え、第３のメモリ回路ブロック
１２０よりメモリテスト用データ出力バス１３４に出力
されるメモリテスト出力データtdataoutとテスト入力デ
ータtdatain とを比較して、メモリテストを行う。
２０のテストを行う場合には、３ステートバッファ１０
８、１１８、１２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態とし、テ
スト入力アドレスtaddressinとテスト入力データtdatai
n とを与えておき、第３のメモリ回路ブロック１２０の
テストライトイネーブル入力twe3のみを”Ｌ”から”
Ｈ”とすることにより、第３のメモリ回路ブロック１２
０への書き込みを行い、その後、全てのテストライトイ
ネーブル入力twe1、2 、3 を”Ｌ”とし、３ステートバ
ッファ１２８の制御信号toe3を”Ｈ”とし、テスト入力
アドレスtaddressinを与え、第３のメモリ回路ブロック
１２０よりメモリテスト用データ出力バス１３４に出力
されるメモリテスト出力データtdataoutとテスト入力デ
ータtdatain とを比較して、メモリテストを行う。
【００３０】ここで、仮に、集積回路チップ内に１０個
のメモリ回路ブロックがあり、全てのメモリテスト用デ
ータ出力バス幅が１６ビットであり、配線１本当たり３
ミクロンの幅が必要であるとすると、従来メモリテスト
用のデータ出力バス配線は４８０ミクロン（＝１６×１
０×３）もの幅を占めていたが、これが４８ミクロン
（＝１６×１×３）と非常に小さくなる。
のメモリ回路ブロックがあり、全てのメモリテスト用デ
ータ出力バス幅が１６ビットであり、配線１本当たり３
ミクロンの幅が必要であるとすると、従来メモリテスト
用のデータ出力バス配線は４８０ミクロン（＝１６×１
０×３）もの幅を占めていたが、これが４８ミクロン
（＝１６×１×３）と非常に小さくなる。
【００３１】以上説明したように、本発明の第１の実施
例によれば、３ステートバッファを制御して、集積回路
チップ内の複数のメモリのメモリテスト用データ出力バ
スを全てのメモリに対して共通に用いたので、メモリテ
スト用データ出力バス配線によるチップ面積増加を抑え
ることができる。また、通常動作時には、これ等のメモ
リテスト用データ出力バス配線の負荷容量を駆動する必
要がないので、低消費電力で動作することができる。
例によれば、３ステートバッファを制御して、集積回路
チップ内の複数のメモリのメモリテスト用データ出力バ
スを全てのメモリに対して共通に用いたので、メモリテ
スト用データ出力バス配線によるチップ面積増加を抑え
ることができる。また、通常動作時には、これ等のメモ
リテスト用データ出力バス配線の負荷容量を駆動する必
要がないので、低消費電力で動作することができる。
【００３２】尚、本実施例では、集積回路チップ内のメ
モリ回路ブロックの数を３つとしたが、その個数は限定
されず、幾つであってもよい。また、第１、２、３、の
メモリ回路ブロックのデータ入力datain1 、2 、3 、デ
ータ出力dataout1、2 、3 、及びアドレス入力addressi
n1、2 、3 の各々のビット幅は同じであるとしたが、各
々のビット幅が異なる場合には、テスト用共通バスtdat
ain 、tdataout、taddressinをそれ等のうちの最大のビ
ット幅に設定し、最大のビット幅より少ないビット幅の
メモリのdatain、dataout 、addressin には、それ等の
ビット幅分だけテスト用共通バスに接続すればよい。ま
た、各メモリ回路ブロックをシングルポートとしたが、
マルチポートの場合についても、各ポートを独立に制御
できるので、同様にメモリ回路ブロックのテストを行え
ばよい。
モリ回路ブロックの数を３つとしたが、その個数は限定
されず、幾つであってもよい。また、第１、２、３、の
メモリ回路ブロックのデータ入力datain1 、2 、3 、デ
ータ出力dataout1、2 、3 、及びアドレス入力addressi
n1、2 、3 の各々のビット幅は同じであるとしたが、各
々のビット幅が異なる場合には、テスト用共通バスtdat
ain 、tdataout、taddressinをそれ等のうちの最大のビ
ット幅に設定し、最大のビット幅より少ないビット幅の
メモリのdatain、dataout 、addressin には、それ等の
ビット幅分だけテスト用共通バスに接続すればよい。ま
た、各メモリ回路ブロックをシングルポートとしたが、
マルチポートの場合についても、各ポートを独立に制御
できるので、同様にメモリ回路ブロックのテストを行え
ばよい。
【００３３】（第２の実施例）以下、本発明の第２の実
施例のメモリテスト回路の構成について、図面を参照し
ながら説明する。
施例のメモリテスト回路の構成について、図面を参照し
ながら説明する。
【００３４】図２に本発明の第２の実施例のメモリテス
ト回路の概略構成図を示す。
ト回路の概略構成図を示す。
【００３５】図２において、２３２はメモリテスト時の
テスト入力又はテスト出力データtdataio の信号を伝送
するメモリテスト用データ入出力バス、２０２、２１２
である。
テスト入力又はテスト出力データtdataio の信号を伝送
するメモリテスト用データ入出力バス、２０２、２１２
である。
【００３６】また、２０２、２１２、２２２は各々第
１、２、３のメモリ回路ブロック１００、１１０、１２
０のデータ入力datain1 、2 、3 に対して、通常動作時
のノーマル入力データndatain1、2 、3 と、メモリテス
ト時のメモリテスト用データ入出力バス２３２に載せた
メモリテスト入力データtdataio との何れか一方を選択
切り替えして入力するセレクタである。
１、２、３のメモリ回路ブロック１００、１１０、１２
０のデータ入力datain1 、2 、3 に対して、通常動作時
のノーマル入力データndatain1、2 、3 と、メモリテス
ト時のメモリテスト用データ入出力バス２３２に載せた
メモリテスト入力データtdataio との何れか一方を選択
切り替えして入力するセレクタである。
【００３７】更に、２０８、２１８、２２８は３ステー
トバッファであって、前記第１、２、３のメモリ回路ブ
ロック１００、１１０、１２０のデータ出力dataout1、
2 、3 からの通常動作時のノーマル出力データndataout
1 、2 、3 より分岐したデータを入力とすると共に、メ
モリテスト用制御信号toe1、2 、3 により制御され、メ
モリテスト出力データtdataio をメモリテスト用データ
入出力バス２３２に出力するものである。また、２４０
はメモリテスト用データ入出力バス２３２に接続した入
出力バッファである。
トバッファであって、前記第１、２、３のメモリ回路ブ
ロック１００、１１０、１２０のデータ出力dataout1、
2 、3 からの通常動作時のノーマル出力データndataout
1 、2 、3 より分岐したデータを入力とすると共に、メ
モリテスト用制御信号toe1、2 、3 により制御され、メ
モリテスト出力データtdataio をメモリテスト用データ
入出力バス２３２に出力するものである。また、２４０
はメモリテスト用データ入出力バス２３２に接続した入
出力バッファである。
【００３８】ここで、第１、２、３、のメモリ回路ブロ
ック１００、１１０、１２０のデータ入力datain1 、2
、3 、データ出力dataout1、2 、3 及びアドレス入力a
ddressin1、2 、3 の各々のビット幅は同じであるとす
る。
ック１００、１１０、１２０のデータ入力datain1 、2
、3 、データ出力dataout1、2 、3 及びアドレス入力a
ddressin1、2 、3 の各々のビット幅は同じであるとす
る。
【００３９】前記第１の実施例でも示したように、第
１、２、３のメモリ回路ブロック１００、１１０、１２
０においては、各々、データ入力datain1 、2 、3 にデ
ータを、アドレス入力addressin1、2 、3 にアドレスを
与えておき、ライトイネーブル入力we1 、2 、3 を”
Ｌ”から”Ｈ”とすることにより、指定したアドレスの
メモリへの書き込みを行う。また、ライトイネーブル入
力we1 、2 、3 を”Ｌ”としておき、アドレス入力addr
essin1、2 、3 にアドレスを与えることにより、指定し
たアドレスのメモリ内のデータをデータ出力dataout1、
2 、3 に出力する。
１、２、３のメモリ回路ブロック１００、１１０、１２
０においては、各々、データ入力datain1 、2 、3 にデ
ータを、アドレス入力addressin1、2 、3 にアドレスを
与えておき、ライトイネーブル入力we1 、2 、3 を”
Ｌ”から”Ｈ”とすることにより、指定したアドレスの
メモリへの書き込みを行う。また、ライトイネーブル入
力we1 、2 、3 を”Ｌ”としておき、アドレス入力addr
essin1、2 、3 にアドレスを与えることにより、指定し
たアドレスのメモリ内のデータをデータ出力dataout1、
2 、3 に出力する。
【００４０】通常動作時においては、各セレクタ２０
２、１０４、１０６、２１２、１１４、１１６、２２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にノーマル入力データndatain1、2 、3 を、
アドレス入力addressin1、2 、3 にノーマル入力アドレ
スnaddressin1 、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御すると共に、３ステートバッ
ファ２０８、２１８、２２８の出力がハイインピーダン
ス状態となるようそれらの制御信号toe1、2 、3 を”
Ｌ”としておいて、メモリへのデータの書き込み、又は
メモリからのデータの読み出しを行う。
２、１０４、１０６、２１２、１１４、１１６、２２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にノーマル入力データndatain1、2 、3 を、
アドレス入力addressin1、2 、3 にノーマル入力アドレ
スnaddressin1 、2 、3 を、ライトイネーブル入力we1
、2 、3 にノーマルライトイネーブル入力nwe1、2 、3
を各々入力するよう制御すると共に、３ステートバッ
ファ２０８、２１８、２２８の出力がハイインピーダン
ス状態となるようそれらの制御信号toe1、2 、3 を”
Ｌ”としておいて、メモリへのデータの書き込み、又は
メモリからのデータの読み出しを行う。
【００４１】メモリテスト時においては、各セレクタ２
０２、１０４、１０６、２１２、１１４、１１６、２２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にテスト入力データtdataio を、アドレス入
力addressin1、2 、3 にテスト入力アドレスtaddressin
を、ライトイネーブル入力we1 、2 、3 にテストライト
イネーブル入力twe1、2 、3 を各々入力するよう制御す
る。
０２、１０４、１０６、２１２、１１４、１１６、２２
２、１２４、１２６を用いて、第１、２、３のメモリ回
路ブロック１００、１１０、１２０のデータ入力datain
1 、2 、3 にテスト入力データtdataio を、アドレス入
力addressin1、2 、3 にテスト入力アドレスtaddressin
を、ライトイネーブル入力we1 、2 、3 にテストライト
イネーブル入力twe1、2 、3 を各々入力するよう制御す
る。
【００４２】即ち、第１のメモリ回路ブロック１００の
テストを行う場合は、先ず、３ステートバッファ２０
８、２１８、２２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態としてお
く。次に、メモリテスト用アドレス入力バス１３０より
テスト入力アドレスtaddressinを、メモリテスト用デー
タ入出力バス２３２よりテスト入力データtdataio を各
々与えておき、第１のメモリ回路ブロック１００のテス
トライトイネーブル入力twe1を”Ｌ”から”Ｈ”とする
ことにより、第１のメモリ回路ブロック１００への書き
込みを行い、その後、全てのテストライトイネーブル入
力twe1、2 、3 を”Ｌ”とし、３ステートバッファ２０
８の制御信号toe1を”Ｈ”とし、テスト入力アドレスta
ddressinを与えて、第１のメモリ回路ブロック１００よ
りメモリテスト用データ入出力バス２３２に出力される
メモリテスト出力データtdataio と、そのアドレスのメ
モリに書き込んだテスト入力データとを比較して、メモ
リテストを行う。
テストを行う場合は、先ず、３ステートバッファ２０
８、２１８、２２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態としてお
く。次に、メモリテスト用アドレス入力バス１３０より
テスト入力アドレスtaddressinを、メモリテスト用デー
タ入出力バス２３２よりテスト入力データtdataio を各
々与えておき、第１のメモリ回路ブロック１００のテス
トライトイネーブル入力twe1を”Ｌ”から”Ｈ”とする
ことにより、第１のメモリ回路ブロック１００への書き
込みを行い、その後、全てのテストライトイネーブル入
力twe1、2 、3 を”Ｌ”とし、３ステートバッファ２０
８の制御信号toe1を”Ｈ”とし、テスト入力アドレスta
ddressinを与えて、第１のメモリ回路ブロック１００よ
りメモリテスト用データ入出力バス２３２に出力される
メモリテスト出力データtdataio と、そのアドレスのメ
モリに書き込んだテスト入力データとを比較して、メモ
リテストを行う。
【００４３】同様に、第２のメモリ回路ブロック１１０
のテストを行う場合には、３ステートバッファ２０８、
２１８、２２８の制御信号toe1、2 、3 を”Ｌ”とし
て、それ等の出力をハイインピーダンス状態とし、テス
ト入力アドレスtaddressinとテスト入力データtdataio
とを与えておき、第２のメモリ回路ブロック１１０のテ
ストライトイネーブル入力twe2のみを”Ｌ”から”Ｈ”
とすることにより、第２のメモリ回路ブロック１１０へ
の書き込みを行い、その後、全てのテストライトイネー
ブル入力twe1、2 、3 を”Ｌ”とし、３ステートバッフ
ァ２１８の制御信号toe2を”Ｈ”とし、テスト入力アド
レスtaddressinを与えて、第２のメモリ回路ブロック１
１０よりメモリテスト用データ入出力バス２３２に出力
されるメモリテスト出力データtdataio と、そのアドレ
スのメモリに書き込んだテスト入力データとを比較し
て、メモリテストを行う。
のテストを行う場合には、３ステートバッファ２０８、
２１８、２２８の制御信号toe1、2 、3 を”Ｌ”とし
て、それ等の出力をハイインピーダンス状態とし、テス
ト入力アドレスtaddressinとテスト入力データtdataio
とを与えておき、第２のメモリ回路ブロック１１０のテ
ストライトイネーブル入力twe2のみを”Ｌ”から”Ｈ”
とすることにより、第２のメモリ回路ブロック１１０へ
の書き込みを行い、その後、全てのテストライトイネー
ブル入力twe1、2 、3 を”Ｌ”とし、３ステートバッフ
ァ２１８の制御信号toe2を”Ｈ”とし、テスト入力アド
レスtaddressinを与えて、第２のメモリ回路ブロック１
１０よりメモリテスト用データ入出力バス２３２に出力
されるメモリテスト出力データtdataio と、そのアドレ
スのメモリに書き込んだテスト入力データとを比較し
て、メモリテストを行う。
【００４４】また、同様に第３のメモリ回路ブロック１
２０のテストを行う場合には、３ステートバッファ２０
８、２１８、２２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態とし、テ
スト入力アドレスtaddressinとテスト入力データtdatai
o とを与えておき、第３のメモリ回路ブロック１２０の
テストライトイネーブル入力twe3のみを”Ｌ”から”
Ｈ”とすることにより、第３のメモリ回路ブロック１２
０への書き込みを行い、その後、全てのテストライトイ
ネーブル入力twe1、2 、3 を”Ｌ”とし、３ステートバ
ッファ２２８の制御信号toe3を”Ｈ”とし、テスト入力
アドレスtaddressinを与えて、第３のメモリ回路ブロッ
ク１２０よりメモリテスト用データ入出力バス２３２に
出力されるメモリテスト出力データtdataio と、そのア
ドレスのメモリに書き込んだテスト入力データとを比較
して、メモリテストを行う。
２０のテストを行う場合には、３ステートバッファ２０
８、２１８、２２８の制御信号toe1、2 、3 を”Ｌ”と
して、それ等の出力をハイインピーダンス状態とし、テ
スト入力アドレスtaddressinとテスト入力データtdatai
o とを与えておき、第３のメモリ回路ブロック１２０の
テストライトイネーブル入力twe3のみを”Ｌ”から”
Ｈ”とすることにより、第３のメモリ回路ブロック１２
０への書き込みを行い、その後、全てのテストライトイ
ネーブル入力twe1、2 、3 を”Ｌ”とし、３ステートバ
ッファ２２８の制御信号toe3を”Ｈ”とし、テスト入力
アドレスtaddressinを与えて、第３のメモリ回路ブロッ
ク１２０よりメモリテスト用データ入出力バス２３２に
出力されるメモリテスト出力データtdataio と、そのア
ドレスのメモリに書き込んだテスト入力データとを比較
して、メモリテストを行う。
【００４５】ここで、仮に、集積回路チップ内に１０個
のメモリ回路ブロックがあり、全てのメモリテスト用デ
ータ出力バス幅が１６ビットであり、配線１本当たり３
ミクロンの幅が必要であるとすると、従来メモリテスト
用のデータ出力バス配線は４８０ミクロン（＝１６×１
０×３）もの幅を占めていたが、メモリテスト用データ
入力バスとメモリテスト用データ出力バスとを共通化し
たので、これが全く不必要になる。
のメモリ回路ブロックがあり、全てのメモリテスト用デ
ータ出力バス幅が１６ビットであり、配線１本当たり３
ミクロンの幅が必要であるとすると、従来メモリテスト
用のデータ出力バス配線は４８０ミクロン（＝１６×１
０×３）もの幅を占めていたが、メモリテスト用データ
入力バスとメモリテスト用データ出力バスとを共通化し
たので、これが全く不必要になる。
【００４６】以上説明したように、本発明の第２の実施
例によれば、３ステートバッファを制御し、集積回路チ
ップ内の複数のメモリのメモリテスト用データ入力バス
とメモリテスト用データ出力バスとを共通化して、全て
のメモリに対して共通に用いたので、メモリテスト用デ
ータ出力バス配線を不要にでき、メモリテストのための
配線によるチップ面積増加を非常に小さくすることがで
きる。また、通常動作時にこれ等のメモリテスト用デー
タ出力バス配線の負荷容量を駆動する必要がなく、低消
費電力で動作することが可能である。
例によれば、３ステートバッファを制御し、集積回路チ
ップ内の複数のメモリのメモリテスト用データ入力バス
とメモリテスト用データ出力バスとを共通化して、全て
のメモリに対して共通に用いたので、メモリテスト用デ
ータ出力バス配線を不要にでき、メモリテストのための
配線によるチップ面積増加を非常に小さくすることがで
きる。また、通常動作時にこれ等のメモリテスト用デー
タ出力バス配線の負荷容量を駆動する必要がなく、低消
費電力で動作することが可能である。
【００４７】尚、本実施例では、集積回路チップ内のメ
モリ回路ブロックの数を３つとしたが、幾つであっても
よい。また、第１、２、３、のメモリ回路ブロックのデ
ータ入力datain1 、2 、3 、データ出力dataout1、2 、
3 、及びアドレス入力addressin1、2 、3 の各々のビッ
ト幅は同じであるとしたが、各々のビット幅が異なる場
合は、テスト用共通バスtdatain 、tdataout、taddress
inをそれ等のうちの最大のビット幅とし、最大のビット
幅より少ないビット幅のメモリのdatain、dataout 、ad
dressin には、それ等のビット幅分だけテスト用共通バ
スに接続すればよい。また、メモリ回路ブロックをシン
グルポートとしたが、マルチポートの場合についても、
各ポートを独立に制御できるので、同様にメモリ回路ブ
ロックのテストを行えばよい。
モリ回路ブロックの数を３つとしたが、幾つであっても
よい。また、第１、２、３、のメモリ回路ブロックのデ
ータ入力datain1 、2 、3 、データ出力dataout1、2 、
3 、及びアドレス入力addressin1、2 、3 の各々のビッ
ト幅は同じであるとしたが、各々のビット幅が異なる場
合は、テスト用共通バスtdatain 、tdataout、taddress
inをそれ等のうちの最大のビット幅とし、最大のビット
幅より少ないビット幅のメモリのdatain、dataout 、ad
dressin には、それ等のビット幅分だけテスト用共通バ
スに接続すればよい。また、メモリ回路ブロックをシン
グルポートとしたが、マルチポートの場合についても、
各ポートを独立に制御できるので、同様にメモリ回路ブ
ロックのテストを行えばよい。
【００４８】
【発明の効果】以上の説明から明らかなように、請求項
１記載の発明では、集積回路チップ内の複数のメモリ回
路ブロックに対して、メモリテスト用データ出力バスを
共通に用いたので、メモリテスト用データ出力バス配線
によるチップ面積増加を有効に抑えることができると共
に、通常動作時には、これ等のメモリテスト用データ出
力バスを複数個のメモリ回路ブロックから電気的に切離
すことができて、メモリテスト用データ出力バス配線の
負荷容量を駆動する必要がなく、低消費電力で動作させ
ることができる効果を奏する。
１記載の発明では、集積回路チップ内の複数のメモリ回
路ブロックに対して、メモリテスト用データ出力バスを
共通に用いたので、メモリテスト用データ出力バス配線
によるチップ面積増加を有効に抑えることができると共
に、通常動作時には、これ等のメモリテスト用データ出
力バスを複数個のメモリ回路ブロックから電気的に切離
すことができて、メモリテスト用データ出力バス配線の
負荷容量を駆動する必要がなく、低消費電力で動作させ
ることができる効果を奏する。
【００４９】特に、請求項２記載の発明では、メモリテ
スト用データ出力バスをメモリテスト用データ入力バス
によって兼用したので、メモリテスト用データ出力バス
専用のバス配線を不要にでき、より一層に、メモリテス
トのための配線によるチップ面積増加を小さくすること
ができる効果を奏する。
スト用データ出力バスをメモリテスト用データ入力バス
によって兼用したので、メモリテスト用データ出力バス
専用のバス配線を不要にでき、より一層に、メモリテス
トのための配線によるチップ面積増加を小さくすること
ができる効果を奏する。
【図１】本発明の第１の実施例のメモリテスト回路の概
略構成図である。
略構成図である。
【図２】本発明の第２の実施例のメモリテスト回路の概
略構成図である。
略構成図である。
【図３】従来のメモリテスト回路の概略構成図である。
１００ 第１のメモリ回路ブロック １１０ 第２のメモリ回路ブロック １２０ 第３のメモリ回路ブロック １０２、１０４、１０６ １１２、１１４、１１６ １２２、１２４、１２６ セレクタ １０８、１１８、１２８ ３ステートバッファ １３０ メモリテスト用アドレス入
力バス １３２ メモリテスト用データ入力
バス １３４ メモリテスト用データ出力
バス ２０２、２１２、２２２ セレクタ ２０８、２１８、２２８ ３ステートバッファ
力バス １３２ メモリテスト用データ入力
バス １３４ メモリテスト用データ出力
バス ２０２、２１２、２２２ セレクタ ２０８、２１８、２２８ ３ステートバッファ
Claims (4)
- 【請求項１】 集積回路が有する複数個のメモリ回路ブ
ロックの機能をテストするメモリテスト回路であって、
前記各メモリ回路に対応して設けられ、対応するメモリ
回路のデータ出力を入力とする３ステートバッファと、
前記各３ステートバッファの出力が接続されるメモリテ
スト用共通出力バスとを備えたことを特徴とする集積回
路のメモリテスト回路。 - 【請求項２】 メモリテスト用共通出力バスは、各メモ
リ回路ブロックにテストデータを入力するためのメモリ
テスト用共通入力バスによって兼用されることを特徴と
する請求項１記載の集積回路のメモリテスト回路。 - 【請求項３】 メモリ回路ブロックは、バス幅ｎビット
のデータ出力を有するｍ個の回路より成り、３ステート
バッファはｎ×ｍ個備えられ、メモリテスト用共通出力
バスはバス幅ｎビットであることを特徴とする請求項１
又は請求項２記載の集積回路のメモリテスト回路。 - 【請求項４】 複数個のメモリ回路ブロックは、データ
出力の最大バス幅がｎビットのメモリ回路ブロックと、
バス幅が前記最大バス幅より小さいバス幅li（li＜n ）
ビットのメモリ回路ブロックとから成り、メモリテスト
用共通出力バスは前記バス幅ｎビットであり、前記バス
幅がli（li＜n ）ビットのメモリ回路ブロックに対応す
る３ステートバッファは、前記ｎビットのメモリテスト
用共通出力バス[n-1:0] のうち、最下位ビットからli-1
ビット[li-1:0]に接続されることを特徴とする請求項１
又は請求項２記載の集積回路のメモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331885A JPH07192494A (ja) | 1993-12-27 | 1993-12-27 | 集積回路のメモリテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331885A JPH07192494A (ja) | 1993-12-27 | 1993-12-27 | 集積回路のメモリテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192494A true JPH07192494A (ja) | 1995-07-28 |
Family
ID=18248716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5331885A Withdrawn JPH07192494A (ja) | 1993-12-27 | 1993-12-27 | 集積回路のメモリテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6558734B2 (en) * | 2001-02-09 | 2003-05-06 | Medtronic, Inc. | Methods for modifying surfaces of articles |
-
1993
- 1993-12-27 JP JP5331885A patent/JPH07192494A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6558734B2 (en) * | 2001-02-09 | 2003-05-06 | Medtronic, Inc. | Methods for modifying surfaces of articles |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |