JPH071867B2 - AD conversion circuit - Google Patents
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- JPH071867B2 JPH071867B2 JP1021182A JP2118289A JPH071867B2 JP H071867 B2 JPH071867 B2 JP H071867B2 JP 1021182 A JP1021182 A JP 1021182A JP 2118289 A JP2118289 A JP 2118289A JP H071867 B2 JPH071867 B2 JP H071867B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、上位データと下位データを分割して変換を
行う直並列方式と呼ばれるAD変換回路に関する。Description: TECHNICAL FIELD The present invention relates to an AD conversion circuit called a serial-parallel system that performs conversion by dividing upper data and lower data.
この発明は、下位データの変換範囲を拡張し、この拡張
範囲で変換されたときに、上位データを補正するAD変換
回路であって、上位データの補正と同時にこの上位デー
タのエンコードをも行なえるようにすることによって、
リニアリティの良好なAD変換を簡単な構成でかつ高速に
行なえるようにしたものである。The present invention is an AD conversion circuit that expands the conversion range of lower data and corrects upper data when converted in this expanded range, and can also encode upper data at the same time as correcting upper data. By doing
The AD conversion with good linearity can be performed at a high speed with a simple structure.
上位データと下位データとを分割して変換を行う直並列
方式と呼ばれるAD変換回路において、上位データの境界
部での歪を補正するものが提案されている（特願昭63-1
3792号）。In an AD conversion circuit called a serial-parallel system that performs conversion by dividing upper data and lower data, it has been proposed to correct distortion at the boundary of upper data (Japanese Patent Application No. 63-1).
No. 3792).
第２図は、上述のAD変換回路を示す図である。FIG. 2 is a diagram showing the AD conversion circuit described above.
図において、（20a）（20b）はAD変換を行う最高電位V
rT及び最低電位VrBの供給される端子であって、この端
子（20a）（20b）間に、例えば８ビットのAD変換の場合
に256個の等しい抵抗値の抵抗器（21）〜（2256）の直
列回路が、例えば図示のように16個づつジグザグに設け
られる。In the figure, (20a) and (20b) are the maximum potential V for AD conversion.
A rT and terminal supplied the minimum potential V rB, the pin (20a) (20b) between, for example, 256 equal resistance value in the case of 8-bit AD converter resistor (2 1) - ( 2 256 ) series circuits are provided in a zigzag, for example, 16 each as shown.
この抵抗器（21）〜（2256）の直列回路の、各16個の抵
抗器ごとの接続中点（15個所）が上位データのコンパレ
ータ(3)に接続される。In the series circuit of the resistors (2 1 ) to (2 256 ), the connection midpoints (15 places) for each of the 16 resistors are connected to the upper data comparator (3).
またこの抵抗器（21）〜（2256）の、上述のジグザグに
配置されたときの横方向に配列された抵抗器の一端がそ
れぞれスイッチ（41）〜（4256）を通じて列ごとに互い
に接続され、この接続中点（16個所）が下位データのコ
ンパレータ(5)に接続される。Also, one end of each of the resistors (2 1 ) to (2 256 ) arranged laterally when arranged in the above-mentioned zigzag form the columns through the switches (4 1 ) to (4 256 ) respectively. These are connected to each other, and the connection midpoints (16 points) are connected to the lower data comparator (5).
さらにこの抵抗器（21）〜（2256）の、上側３列及び下
側２列の抵抗器の他端がそれぞれスイッチ（61）〜（6
256）を通じて列ごとに互いに接続され、この接続中点
（５個所）が下位データのコンパレータ(5)に接続され
る。Further, the other ends of the resistors in the upper three rows and the lower two rows of the resistors (2 1 ) to (2 256 ) are respectively connected to the switches (6 1 ) to (6
256 ), they are connected to each other column by column, and the connection midpoints (5 points) are connected to the lower data comparator (5).
またこれらのスイッチ（61）〜（6256）はそれぞれ上述
のジグザグ配置の折り返しの部分で互いに逆側の抵抗器
に関連したスイッチ（41）〜（4256）の縦方向の配列と
同じ線上に設けられる。なお最上側列では各折り返し部
分ごとのスイッチは並列接続になるので、図示の配置で
等価である。また端子（1a）（1b）の近傍の抵抗器
（21）〜（23）及び（2254）〜（2256）についてはそれ
ぞれ折り返しの逆側の抵抗器が存在しないのでスイッチ
（62）（63）及び（6254）（6255）は設けられず、スイ
ッチ（61）及び（6256）のみが有効とされる。Also, these switches (6 1 ) to (6 256 ) are the same as the vertical arrangement of the switches (4 1 ) to (4 256 ) associated with the resistors on the opposite sides at the folded portions of the zigzag arrangement described above. It is provided on the line. In the uppermost row, the switches for each folded portion are connected in parallel, so the arrangement shown in the figure is equivalent. For resistors (2 1 ) to (2 3 ) and (2 254 ) to (2 256 ) near terminals (1a) and (1b), there is no resistor on the opposite side of the turn, so switch (6 2 ) (6 3 ) and (6 254 ) (6 255 ) are not provided, only the switches (6 1 ) and (6 256 ) are valid.
さらに(7)は信号電位Vinの入力端子であって、この入力
端子(7)がコンパレータ(3)(5)に接続される。Further, (7) is an input terminal of the signal potential Vin, and this input terminal (7) is connected to the comparators (3) and (5).
これによってまず最初にコンパレータ(3)にて、入力信
号電位Vinと抵抗器（21）〜（2256）の16個ごとの接続
中点の電位とが比較され、15ビットの比較力が取出され
る。なお比較出力は信号電位Vinに対応する１ビットの
みが高電位とされ他は全て低電位とされる形式で取出さ
れる。As a result, first, the comparator (3) compares the input signal potential Vin with the potential at the connection midpoint of every 16 resistors (2 1 ) to (2 256 ), and extracts the 15-bit comparison force. To be done. The comparison output is taken out in a format in which only one bit corresponding to the signal potential Vin has a high potential and the other bits have a low potential.
この比較出力が例えば４ビットのディジタルコードを形
成する上位データのエンコード及び後述するエラー補正
のための回路(8)に供給されると共に、この比較出力に
応じて上述のスイッチ（41）〜（4256）及び（61）〜
（6256）の縦方向の列が選択され、対応する列のスイッ
チが全てオンにされる。なお図は最高電位VrT側から２
ビット目に比較出力が得られた場合で、図の右から２列
目のスイッチ（417）〜（432）及び（615）（616）（6
32）（634）（635）がオンされている。Is supplied to the circuit (8) for error correction the comparison output is to encode and later higher data forming the digital code of 4 bits, for example, the aforementioned switch in accordance with the comparison output (4 1) - ( 4 256 ) and (6 1 ) ~
The vertical column of (6 256 ) is selected, and the switches in the corresponding column are all turned on. The figure shows the highest potential V rT from the 2 side.
When the comparison output is obtained at the bit, the switches (4 17 ) to (4 32 ) and (6 15 ) (6 16 ) (6
32 ) (6 34 ) (6 35 ) are turned on.
従ってこの列でコンパレータ(5)には抵抗器（215）の他
端〜（235）の他端間の各抵抗器の一端（他端）の電位
が供給され、これらの電位と信号電位Vinが比較され、2
1ビットの比較出力が取出される。Therefore, in this row, the comparator (5) is supplied with the potential of one end (the other end) of each resistor between the other end of the resistor (2 15 ) and the other end of (2 35 ), and these potentials and the signal potential. Vin compared, 2
The 1-bit comparison output is fetched.
さらにこれらの比較出力が例えば４ビットのディジタル
コードを形成する下位データのエンコーダ(9)に供給さ
れると共に、スイッチ（632）（634）（635）からの電
位に対応する比較出力がエラー検出回路（オア回路）
（101）に供給され、またスイッチ（615）（616）及び
（417）からの電位に対応する比較出力がエラー検出回
路（オア回路）（102）に供給される。そしてこれらの
検出回路（101）（102）からの信号が上述のエラー補正
回路(8)に供給され、検出回路（101）からの信号があっ
たときに上位データのエンコード値に“1"を加算し、検
出回路（102）からの信号があったときに上位デーのエ
ンコード値から“1"減算する補正が行われる。Further, these comparison outputs are supplied to an encoder (9) for lower data forming a 4-bit digital code, for example, and comparison outputs corresponding to the potentials from the switches (6 32 ) (6 34 ) (6 35 ) are generated. Error detection circuit (OR circuit)
Is supplied to the (10 1), also supplied to the switch (6 15) (6 16) and (4 17) comparing output corresponding to the potential of the error detection circuit (OR circuit) (10 2). Then, the signals from these detection circuits (10 1 ) (10 2 ) are supplied to the above-mentioned error correction circuit (8), and when there is a signal from the detection circuit (10 1 ), the encoded value of the upper data is " Correction is performed by adding "1" and subtracting "1" from the encoded value of the higher-order data when there is a signal from the detection circuit (10 2 ).
そしてさらにこの補正回路(8)からの補正されたエンコ
ード値が上位データのラッチ回路（15）でラッチされ、
またエンコーダ(9)からのエンコード値が下位データの
ラッチ回路（16）でラッチされ、これらのラッチされた
値が合成されて出力端子（13）に取出される。Further, the corrected encoded value from the correction circuit (8) is latched by the upper data latch circuit (15),
The encoded value from the encoder (9) is latched by the lower data latch circuit (16), these latched values are combined and output to the output terminal (13).
こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。Thus, according to the above-described circuit, the conversion is performed even in the extension portions above and below the conversion range of the lower data, and the upper data is corrected by using the conversion value in the extension portion, so that the boundary portion of the upper data is changed. The distortion at is corrected and AD conversion with good linearity can be performed.
すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ(5)には第３図に示すように本来の変換範囲の上下
に変換範囲の拡張された電位が供給される。そしてこの
変換範囲に対するエンコーダ(9)のエンコード値は図中
右側に示すようになっており、ここで高電位側の拡張部
からのコンパレータ(5)の出力が得られたときに上位デ
ータに“1"を加算し、低電位側の拡張部からのコンパレ
ータ(5)の出力が得られたときに上位データから“1"減
算することによって、例えば図中左側に示すように上位
データの境界部の信号電位Vinに対してもリニアリティ
の良好なAD変換を行うことができる。That is, in the above-mentioned circuit, when the conversion range of arbitrary lower data is determined by the upper data, the comparator (5) has a potential with the conversion range expanded above and below the original conversion range as shown in FIG. Is supplied. The encoding value of the encoder (9) for this conversion range is as shown on the right side of the figure. Here, when the output of the comparator (5) from the extension section on the high potential side is obtained, By adding "1" and subtracting "1" from the higher order data when the output of the comparator (5) from the low potential side expansion section is obtained, for example, as shown on the left side of the figure, the boundary section of the higher order data It is possible to perform AD conversion with good linearity also on the signal potential Vin.
さらに第４図は動作のタイムチャートを示す。この図に
おいて、Ａに示すような信号電位Vinがあった場合に、
Ｂはクロック信号であって、コンパレータ(3)ではＣに
示すようにクロック信号の１の高電位期間に信号電位V1
がサンプリング（S1）され低電位期間にコンパレート
（C1）される。これによってＤに示すようにクロック信
号の２の高電位期間に上位データ（MD1）が形成され
る。Further, FIG. 4 shows a time chart of the operation. In this figure, when there is a signal potential Vin as shown by A,
B is a clock signal, and in the comparator (3), as shown in C, during the high potential period of 1 of the clock signal, the signal potential V 1
Are sampled (S 1 ) and are compared (C 1 ) during the low potential period. As a result, as shown by D, the upper data (MD 1 ) is formed in the high potential period of 2 of the clock signal.
さらにコンパレータ(3)の出力によってスイッチが選択
され、Ｆに示すような電位（RV1）がコンパレータ(5)に
供給される。Further, the switch is selected by the output of the comparator (3), and the potential (RV 1 ) shown by F is supplied to the comparator (5).
一方コンパレータ(5)ではＧに示すようにクロック信号
の１の高電位期間にサンプリング（S1）された信号電位
（V1）が低電位期間及び２の高電位期間にホールド
（H1）され、２の低電位期間にコンパレート（C1）され
る。これによってＨに示すように３の高電位期間に下位
データ（LD1）が形成されると共に、Ｅに示すように上
位データが補正（MD′1）され、Ｉに示すようにこれら
の補正データと下位データが出力（Out1）される。On the other hand, in the comparator (5), the signal potential (V 1 ) sampled (S 1 ) in the high potential period of 1 of the clock signal is held (H 1 ) in the low potential period and the high potential period of 2 as shown in G. , (2) are compared (C 1 ) in the low potential period 2. As a result, the lower data (LD 1 ) is formed in the high potential period of 3 as shown by H, the upper data is corrected (MD ′ 1 ) as shown by E, and these corrected data are shown by I. And the lower data is output (Out 1 ).
またこのときC,Gに示すように次の信号電位V2がサンプ
リング（S2）されて、以下この動作が繰り返される。At this time, the next signal potential V 2 is sampled (S 2 ) as shown by C and G, and this operation is repeated thereafter.
このようにして２クロックを１周期としてAD変換が行わ
れる。In this way, AD conversion is performed with two clocks as one cycle.
ところが上述の回路において、上位データコンパレータ
(3)からの比較出力が回路(8)に供給されると、この比較
出力は回路(8)によって、まずエンコードされ、その後
に、エラー検出回路（101）（102）の出力信号に応じ
て、エラー補正が行なわれるようになっているので、い
ったんエンコードされたデータに、“1"を加算又は減算
しなければならず、回路構成が複雑となるばかりでなく
加減算処理に要する時間が長くかかってしまい、AD変換
回路全体としての処理の高速化を妨げる要因となってい
る。However, in the above circuit, the upper data comparator
When the comparison output from (3) is supplied to the circuit (8), the comparison output is first encoded by the circuit (8) and then converted into the output signal of the error detection circuit (10 1 ) (10 2 ). Accordingly, since error correction is performed, "1" must be added or subtracted to the encoded data, which not only complicates the circuit configuration but also increases the time required for addition / subtraction processing. It takes a long time and is a factor that prevents the processing speed of the entire AD conversion circuit from being increased.
この発明は、任意の電位（VrT，VrB）間に直列接続され
た複数の抵抗器（21）〜（2256）の所定の接続点から取
出される電位を用いて、入力信号の上位データを得る上
位データコンパレータ(3)と、上位データの範囲を上下
に所定量ずつ拡張し、この拡張された範囲の、各抵抗器
の接続点から取出される電位を用いて入力信号の下位デ
ータを得る下位データコンパレータ(5)と、拡張された
上下の所定量の範囲内で下位データが得られたとき、上
位データを補正するための補正信号を発生する回路（10
1）（102）（14）と、補正信号に従って、上位データコ
ンパレータ(3)からの上位データに“1"又は“0"又は
“−1"を加算した結果のエンコードデータを出力するエ
ンコード及びエラー補正回路（19）とを備える。This invention uses an electric potential extracted from a predetermined connection point of a plurality of resistors (2 1 ) to (2 256 ) connected in series between arbitrary electric potentials (V rT , V rB ), and A high-order data comparator (3) that obtains high-order data and the range of the high-order data are expanded up and down by a predetermined amount and the low-order of the input signal is calculated using the potential extracted from the connection point of each resistor in this expanded range. A lower data comparator (5) for obtaining the data and a circuit (10) for generating a correction signal for correcting the upper data when the lower data is obtained within the expanded upper and lower predetermined amount range.
1 ) (10 2 ) (14) and an encoder that outputs the encoded data as a result of adding “1” or “0” or “−1” to the upper data from the upper data comparator (3) according to the correction signal and An error correction circuit (19) is provided.
上位データコンパレータ(3)からの上位データを補正す
ると同時にエンコードするようにしたので、エンコード
及びエラー補正回路（19）の構成を簡単なものにするこ
とができ、かつエンコード及びエラー補正の処理を高速
に行い得る。Since the upper data from the upper data comparator (3) is corrected and encoded at the same time, the configuration of the encoding and error correction circuit (19) can be simplified and the encoding and error correction processing can be performed at high speed. Can be done.
第１図は、この発明の一実施例の構成図であり、第２図
例と同等なものには同一の符号を付してある。FIG. 1 is a configuration diagram of an embodiment of the present invention, and the same components as those in FIG. 2 are designated by the same reference numerals.
図において、（14）はエラー信号発生回路であり、この
回路（14）はエラー検出回路（101）及び（102）からの
信号が供給され、検出回路（101）からの信号があった
ときに、信号ライン（17a）のレベルを“H"とし、検出
回路（102）からの信号があったときに、信号ライン（1
7c）のレベルを“H"とし、検出回路（101）及び（102）
からの信号がない場合にはエラー無しと判断して、信号
ライン（17b）のレベルを“H"とする。In the figure, (14) is an error signal generation circuit, and this circuit (14) is supplied with signals from the error detection circuits (10 1 ) and (10 2 ) and receives signals from the detection circuit (10 1 ). When the signal from the detection circuit (10 2 ) is received, the level of the signal line (17a) is set to “H”.
The level of 7c) is set to "H", and the detection circuits (10 1 ) and (10 2 )
When there is no signal from, it is judged that there is no error and the level of the signal line (17b) is set to "H".
また、（19）はエンコード及び補正回路であり、（18
a）は最上位ビットを示す信号ライン、（18b）は次のビ
ットを示す信号ライン、（18c）はその次のビットを示
す信号ライン、（18d）はさらにその次のビットを示す
信号ラインである。Further, (19) is an encoding and correction circuit, and (18
a) is a signal line indicating the most significant bit, (18b) is a signal line indicating the next bit, (18c) is a signal line indicating the next bit, and (18d) is a signal line indicating the next bit. is there.
そして、互いに直列に接続されたFET（15411）（15
412）は信号ライン（18a）と接地との間に接続され、同
様に直列接続されたFET（15311）（15312）は信号ライ
ン（18b）と接地との間に、FET（15211）（15212）は信
号ライン（18c）と接地との間に、FET（15111）（15
112）は信号ライン（18d）と接地との間に接続される。
さらに、FET（15411）〜（15111）のゲートは、コンパ
レータ(3)からの比較出力のうちの“15"を示す信号ライ
ンに接続され、FET（15412）〜（15112）のゲートは、
エラー信号発生回路（14）の信号ライン（17a）に接続
される。Then, the FETs (154 11 ) (15
4 12 ) is connected between the signal line (18a) and the ground, and similarly FETs (153 11 ) (153 12 ) connected in series are connected between the signal line (18b) and the ground by the FET (152 11). ) (152 12 ) is connected between the signal line (18c) and ground by FET (151 11 ) (15
1 12 ) is connected between the signal line (18d) and ground.
Further, the gates of the FETs (154 11 ) to (151 11 ) are connected to the signal line indicating “15” in the comparison output from the comparator (3), and the gates of the FETs (154 12 ) to (151 12 ) are connected. Is
It is connected to the signal line (17a) of the error signal generating circuit (14).
また、互いに直列接続されたFET（15421）（15422）は
信号ライン（18a）と接地との間に、FET（15321）（153
22）は信号ライン（18b）と接地との間に、FET（15
221）（15222）は信号ライン（18c）と接地との間に、F
ET（15121）（15122）は信号ライン（18d）と接地との
間に接続される。さらに、FET（15421）（15121）のゲ
ートは、コンパレータ(3)からの“15"を示す信号ライン
に接続され、FET（15422）（15122）のゲートは、信号
ライン（17b）に接続される。Further, the FETs (154 21 ) (154 22 ) connected in series are connected to the FETs (153 21 ) (153 2) between the signal line (18a) and the ground.
22 ) is a FET (15) between the signal line (18b) and ground.
2 21 ) (152 22 ) is connected between the signal line (18c) and ground by F
The ETs (151 21 ) (151 22 ) are connected between the signal line (18d) and the ground. Further, the gates of the FETs (154 21 ) (151 21 ) are connected to the signal line indicating “15” from the comparator (3), and the gates of the FETs (154 22 ) (151 22 ) are connected to the signal line (17b). Connected to.
また、互いに直列接続されたFET（15431）（15432）は
信号ライン（18a）と接地との間に、FET（15331）（153
32）は信号ライン（18b）と接地との間に、FET（15
231）（15232）は信号ライン（18c）と接地との間に接
続される。さらに、FET（15431）〜（15231）のゲート
は、コンパレータ(3)からの“15"を示す信号ラインに接
続され、FET（15432）〜（15232）のゲートは、信号ラ
イン（17c）に接続される。Further, the FETs (154 31 ) (154 32 ) connected in series are connected to the FETs (153 31 ) (153) between the signal line (18a) and the ground.
32 ) is a FET (15) between the signal line (18b) and ground.
2 31 ) (152 32 ) is connected between the signal line (18c) and the ground. Further, the gates of the FETs (154 31 ) to (152 31 ) are connected to the signal line indicating “15” from the comparator (3), and the gates of the FETs (154 32 ) to (152 32 ) are connected to the signal line ( 17c) is connected.
ここで、コンパレータ(3)からの“15"を示す信号ライン
のレベルが“H"となり、エラー信号発生回路（14）の信
号ライン（17a）のレベルが“H"、つまり、上位データ
に“1"を加算するようになると、FET（15411）〜（151
11）ならびにFET（15421）〜（15121）がオンとなり、
信号ライン（18a）〜（18d）には、“1111"、つまり“1
5"を示すデータが得られる。ただし、この場合、“15"
が最大値であるので、データとしては“16"は表現し得
ないので“15"となる。そして、この“15"を示すデータ
“1111"が上位データラッチ回路（15）に供給される。Here, the level of the signal line indicating "15" from the comparator (3) becomes "H", and the level of the signal line (17a) of the error signal generating circuit (14) is "H", that is, the upper data is " When 1 "is added, FETs (154 11 ) to (151
11 ) and FETs (154 21 ) to (151 21 ) are turned on,
The signal lines (18a) to (18d) have "1111", that is, "1".
You get data that shows 5 ", but in this case" 15 "
Is the maximum value, so "16" cannot be expressed as data, so it becomes "15". Then, the data "1111" indicating this "15" is supplied to the upper data latch circuit (15).
また、コンパレータ(3)からの“15"を示す信号ラインの
レベルが“H"となり、エラー信号発生回路（14）の信号
ライン（17b）のレベルが“H"、つまり、上位データの
加減算は必要ない場合となると、FET（15421）〜（151
21）ならびに（15422）〜（15122）がオンとなり、信号
ライン（18a）〜（18d）には“1111"が得られ、これが
ラッチ回路（15）に供給される。In addition, the level of the signal line indicating “15” from the comparator (3) becomes “H”, and the level of the signal line (17b) of the error signal generation circuit (14) is “H”, that is, the addition / subtraction of the upper data is When it is not necessary, FET (154 21 ) ~ (151
21 ) and (154 22 ) to (151 22 ) are turned on, "1111" is obtained on the signal lines (18a) to (18d), and this is supplied to the latch circuit (15).
また、コンパレータ(3)からの“15"を示す信号ラインの
レベルが“H"となり、エラー信号発生回路（14）の信号
ライン（17c）のレベルが“H"、つまり上位データから
“1"を減算するようになると、FET（15431）〜（15
231）ならびに（15432）〜（15232）がオンとなり、信
号ライン（18a）〜（18d）には“1110"、つまり、“14"
を示すデータが得られ、これがラッチ回路（15）に供給
される。Also, the level of the signal line indicating "15" from the comparator (3) becomes "H", and the level of the signal line (17c) of the error signal generation circuit (14) is "H", that is, from the upper data to "1". When it comes to subtracting, FET (154 31 ) ~ (15
2 31 ) and (154 32 ) to (152 32 ) are turned on, and the signal lines (18a) to (18d) have “1110”, that is, “14”.
Is obtained and is supplied to the latch circuit (15).
また、直列継続されたFET（14411）（14412）は信号ラ
イン（18a）と接地との間に、FET（14311）（14312）は
ライン（18b）と接地との間に、FET（14211）（14212）
はライン（18c）と接地との間に、FET（14111）（14
112）はライン（18d）と接地との間に接続され、FET（1
4411）〜（14111）のゲートは、コンパレータ(3)からの
比較出力のうちの“14"を示す信号ラインに接続され、F
ET（14412）〜（14112）のゲートは、エラー信号発生回
路（14）の信号ライン（17a）に接続される。Further, the FETs (144 11 ) (144 12 ) connected in series are connected between the signal line (18a) and the ground, and the FETs (143 11 ) (143 12 ) are connected between the line (18b) and the ground. (142 11 ) (142 12 )
Between the line (18c) and the ground, the FET (141 11 ) (14
1 12 ) is connected between line (18d) and ground, and FET (1
The gates of 44 11 ) to (141 11 ) are connected to the signal line indicating “14” of the comparison output from the comparator (3), and F
The gates of ET (144 12 ) to (141 12 ) are connected to the signal line (17a) of the error signal generating circuit (14).
そして、FET（14421）（14422）はライン（18a）と接地
との間に、FET（14321）（14322）はライン（18b）と接
地との間に、FET（14221）（14222）はライン（18c）と
接地との間に接続され、FET（14421）〜（14221）のゲ
ートは、コンパレータ(3)からの“14"を示す信号ライン
に接続され、FET（14422）〜（14222）のゲートは、信
号ライン（17b）に接続される。The FETs (144 21 ) (144 22 ) are connected between the line (18a) and the ground, the FETs (143 21 ) (143 22 ) are connected between the line (18b) and the ground, and the FET (142 21 ) ( 142 22 ) is connected between the line (18c) and the ground, and the gates of the FETs (144 21 ) to (142 21 ) are connected to the signal line indicating “14” from the comparator (3), and the FET ( The gates of 144 22 ) to (142 22 ) are connected to the signal line (17b).
さらに、FET（14431）（14432）はライン（18a）と接地
との間に、FET（14331）（14332）はライン（18b）と接
地との間に、FET（14131）（14132）はライン（18d）と
接地との間に接続され、FET（14431）（14331）（14
131）のゲートは、コンパレータ(3)からの“14"を示す
信号ラインに接続され、FET（14432）（14332）（14
132）のゲートは、信号ライン（17c）に接続される。Further, the FETs (144 31 ) (144 32 ) are connected between the line (18a) and the ground, the FETs (143 31 ) (143 32 ) are connected between the line (18b) and the ground, and the FET (141 31 ) ( 141 32 ) is connected between line (18d) and ground, and FETs (144 31 ) (143 31 ) (14
The gate of 1 31 ) is connected to the signal line indicating “14” from the comparator (3), and FET (144 32 ) (143 32 ) (14
The gate of 1 32 ) is connected to the signal line (17c).
そして、コンパレータ(3)からの“14"を示す信号ライン
のレベルならびに信号ライン（17a）のレベルが共に
“H"となると、FET（14411）〜（14111）ならびにFET
（14412）〜（14112）がオンとなり、信号ライン（18
a）〜（18d）には“1111"つまり、“14"に“1"を加算し
た“15"を示すデータが得られる。When the level of the signal line indicating "14" from the comparator (3) and the level of the signal line (17a) both become "H", the FETs (144 11 ) to (141 11 ) and the FET (144 11 )
(144 12 ) to (141 12 ) are turned on, and the signal line (18
In a) to (18d), data indicating "1111", that is, "15" obtained by adding "1" to "14" is obtained.
また、コンパレータ(3)からの“14"を示す信号ラインの
レベルならびに信号ライン（17b）のレベルが共に“H"
となると、FET（14421）〜（14221）ならびにFET（144
22）〜（14222）がオンとなり、信号ライン（18a）〜
（18d）には“1110"つまり“14"を示すデータが得られ
る。Also, the level of the signal line indicating "14" from the comparator (3) and the level of the signal line (17b) are both "H".
Then, FET (144 21 ) to (142 21 ) and FET (144 21 )
22 ) to (142 22 ) are turned on, and signal lines (18a) to
In (18d), data indicating "1110", that is, "14" is obtained.
さらに、コンパレータ(3)からの“14"を示す信号ライン
のレベルならびに信号ライン（17c）のレベルが共に
“H"となると、FET（14431）（14331）（14131）ならび
にFET（14432）（14332）（14132）がオンとなり、信号
ライン（18a）〜（18d）には“1101"つまり“14"から
“1"を減算した“13"を示すデータが得られる。Further, when the level of the signal line indicating "14" from the comparator (3) and the level of the signal line (17c) both become "H", the FET (144 31 ) (143 31 ) (141 31 ) and the FET (144 31 ). 32 ) (143 32 ) (141 32 ) are turned on, and data indicating "1101", that is, "13" obtained by subtracting "1" from "14" is obtained on the signal lines (18a) to (18d).
そして、コンパレータ(3)からの比較出力“13"〜“2"の
それぞれについて、上述と同様にして、直列接続された
一対のFETの複数組が信号ライン（18a）〜（18d）に、
“13＋１＝14"〜“２−１＝1"を示すデータが得られる
ように接続される。Then, for each of the comparison outputs “13” to “2” from the comparator (3), a plurality of pairs of FETs connected in series are connected to the signal lines (18a) to (18d) in the same manner as described above.
It is connected so as to obtain data indicating "13 + 1 = 14" to "2-1 = 1".
つまり、コンパレータ(3)からの比較出力をエンコード
するとともに“1"を加算するためのFETについては、対
となったFETの一方のもののゲートには、コンパレータ
(3)からの比較出力の信号ラインが接続され、他方のFET
のゲートには“1"を加算するための信号ライン（17a）
が接続される。また、加減算を行なわないようにするた
めのFETについては、対となったFETの一方のもののゲー
トには比較出力の信号ラインが接続され、他方のFETの
ゲートには信号ライン（17b）が接続される。さらに、
比較出力に“1"を減算するためのFETについては、対と
なったFETの一方のもののゲートには比較出力の信号ラ
インが接続され、他方のFETのゲートには、“1"を減算
するための信号ライン（17c）が接続される。In other words, for the FET that encodes the comparison output from the comparator (3) and adds "1", the gate of one of the paired FETs is
The signal line of the comparison output from (3) is connected and the other FET
Signal line (17a) for adding "1" to the gate of
Are connected. As for the FET to prevent addition and subtraction, the signal line of the comparison output is connected to the gate of one of the paired FETs, and the signal line (17b) is connected to the gate of the other FET. To be done. further,
Regarding the FET for subtracting "1" to the comparison output, the signal line of the comparison output is connected to the gate of one of the paired FETs, and "1" is subtracted to the gate of the other FET. The signal line (17c) for is connected.
また、コンパレータ(3)からの比較出力“1"“0"につい
ては、図示したように、FET（1211）（1212）（1121）
（1122）（111）（112）が接続される。As for the comparison output "1" and "0" from the comparator (3), as shown in the figure, FET (12 11 ) (12 12 ) (11 21 )
(11 22 ) (1 11 ) (1 12 ) are connected.
つまり、直列接続されたFET（1211）（1212）は信号ラ
イン（18c）と接地の間に接続され、FET（1121）（1
122）は信号ライン（18d）と接地との間に接続される。
そしてFET（1211）のゲートは比較出力“1"を示す信号
ラインに接続され、FET（1211）のゲートは信号ライン
（17a）に接続され、両信号ラインのレベルがともに
“H"となると信号ライン（18a）〜（18d）には“0010"
つまり“2"を示す信号が得られる。またFET（1121）の
ゲートは比較出力“1"を示す信号ラインに接続され、FE
T（1122）のゲートは信号ライン（17b）に接続され、両
信号ラインのレベルがともに“H"となると信号ライン
（18a）〜（18d）には“0001"つまり“1"を示す信号が
得られる。That is, the FETs (12 11 ) (12 12 ) connected in series are connected between the signal line (18c) and the ground, and the FETs (11 21 ) (1
1 22 ) is connected between the signal line (18d) and ground.
The gate of the FET (12 11 ) is connected to the signal line indicating the comparison output “1”, the gate of the FET (12 11 ) is connected to the signal line (17a), and the level of both signal lines is “H”. Then, "0010" is displayed on the signal lines (18a) to (18d).
That is, a signal indicating "2" is obtained. The gate of the FET (11 21 ) is connected to the signal line indicating the comparison output “1”,
The gate of T (11 22 ) is connected to the signal line (17b), and when the levels of both signal lines become "H", the signal indicating signals "0001", that is, "1", appears on the signal lines (18a) to (18d). Is obtained.
また直列接続されたFET（111）（112）は信号ライン（1
8d）と接地との間に接続され、FET（111）のゲートは比
較出力“0"を示す信号ラインに接続され、FET（112）の
ゲートは信号ライン（17a）に接続され、両信号ライン
のレベルがともに“H"となると信号ライン（18a）〜（1
8d）には“0001"つまり“1"を示す信号が得られる。The FETs (1 11 ) (1 12 ) connected in series are connected to the signal line (1
8d) and ground, the gate of the FET (1 11 ) is connected to the signal line indicating the comparison output “0”, and the gate of the FET (1 12 ) is connected to the signal line (17a). When both signal line levels become “H”, the signal lines (18a) to (1
In 8d), a signal indicating "0001", that is, "1" is obtained.
なお、上位データコンパレータ(3)からの比較出力が
“0"である場合には、信号ライン（18a）〜（18d）は
“0000"となるものである。When the comparison output from the upper data comparator (3) is "0", the signal lines (18a) to (18d) are "0000".
また、図面上、FET（15411）〜（15111），（15412）〜
（15112）の左側に配置されたFET（191）〜（194）は信
号▲▼によってオン・オフされて、エンコード及び
補正回路（19）の動作時には動作電圧を回路（19）に供
給し、回路（19）の非動作時には、動作電圧の供給を停
止するためものである。In the drawing, FETs (154 11 )-(151 11 ), (154 12 )-
FETs (191) to (194) arranged on the left side of (151 12 ) are turned on / off by a signal ▲ ▼, and an operating voltage is supplied to the circuit (19) when the encoding and correction circuit (19) operates. This is for stopping the supply of the operating voltage when the circuit (19) is not operating.
こうして、この発明によれば、リニアリティの良好なAD
変換回路において、上位データコンパレータ(3)からの
比較出力に、“1"を加算した結果のエンコードデータを
得る手段、“0"を加算した結果のエンコードデータを得
る手段、及び“−1"を加算した結果のエンコードデータ
を得る手段を用意しておき、エラー信号発生回路（14）
からのエラー信号に応答して、上記エンコードデータを
得る手段のうちの１つを選択してエンコードデータを得
るようにして、コンパレータ(3)からの比較出力をエン
コードすると同時にエラー補正を行なうようにしている
ので、エンコード及びエラー補正回路の構成を簡単なも
のにすることができ、かつエンコード及びエラー補正の
処理を高速に行ない得る。Thus, according to the present invention, AD with good linearity
In the conversion circuit, a means for obtaining the encoded data as a result of adding "1", a means for obtaining the encoded data as a result of adding "0", and "-1" are added to the comparison output from the upper data comparator (3). An error signal generating circuit (14) is prepared in advance with a means for obtaining the encoded data of the addition result.
In response to the error signal from, the one of the means for obtaining the encoded data is selected to obtain the encoded data, and the comparison output from the comparator (3) is encoded and error correction is performed at the same time. Therefore, the configuration of the encoding and error correction circuit can be simplified, and the encoding and error correction processing can be performed at high speed.
第１図はこの発明の一例の構成図、第２図，第３図及び
第４図は従来の技術の説明図である。 （21）〜（2256）は抵抗器、(3)は上位データコンパレ
ータ、(5)は下位データコンパレータ、（101）（102）
はエラー検出回路、（14）はエラー信号発生回路、（1
9）はエンコード及び補正回路である。FIG. 1 is a block diagram of an example of the present invention, and FIGS. 2, 3, and 4 are explanatory views of a conventional technique. (2 1 ) to (2 256 ) are resistors, (3) is upper data comparator, (5) is lower data comparator, (10 1 ) (10 2 )
Is an error detection circuit, (14) is an error signal generation circuit, (1
9) is an encoding and correction circuit.
Claims (1)
器の所定の接続点から取出される電位を用いて、入力信
号の上位データを得る上位データコンパレータと、 上記上位データの範囲を上下に所定量ずつ拡張し、この
拡張された範囲の、各抵抗器の接続点から取出される電
位を用いて上記入力信号の下位データを得る下位データ
コンパレータと、 上記拡張された上下の所定量の範囲で上記下位データが
得られたとき、上記上位データを補正するための補正信
号を発生する回路と、 上記上位データコンパレータからの上位データよりも
“1"だけ増加したデータをエンコードする手段と、上記
上位データよりも“0"だけ増加したデータをエンコード
する手段と、上記上位データよりも“−1"だけ増加した
データをエンコードする手段とを有し、上記補正信号の
発生回路からの補正信号に従って上記エンコードする手
段のうちの１つを選択することにより、エラー補正と同
時にエンコードされたデータを得るエンコード及びエラ
ー補正回路とを備えたAD変換回路。1. A high-order data comparator for obtaining high-order data of an input signal using a potential taken out from a predetermined connection point of a plurality of resistors connected in series between arbitrary potentials, and a range of the high-order data. A lower data comparator that obtains lower data of the input signal by using a potential extracted from the connection point of each resistor in the upper and lower parts by a predetermined amount, and the expanded upper and lower predetermined amounts. A circuit for generating a correction signal for correcting the higher-order data when the lower-order data is obtained within the range of, and means for encoding the data increased by “1” from the higher-order data from the higher-order data comparator. A means for encoding data increased by “0” over the upper data and a means for encoding data increased by “−1” over the upper data, AD conversion circuit including by selecting one, and encoding and error correction circuit to obtain the data encoded at the same time as the error correction of the means for the encoding in accordance with the correction signal from the generation circuit of the serial correction signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021182A JPH071867B2 (en) | 1989-01-31 | 1989-01-31 | AD conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021182A JPH071867B2 (en) | 1989-01-31 | 1989-01-31 | AD conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202224A JPH02202224A (en) | 1990-08-10 |
| JPH071867B2 true JPH071867B2 (en) | 1995-01-11 |
Family
ID=12047799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021182A Expired - Lifetime JPH071867B2 (en) | 1989-01-31 | 1989-01-31 | AD conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071867B2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2714999B2 (en) * | 1990-11-28 | 1998-02-16 | シャープ株式会社 | Analog / digital converter |
| KR0175049B1 (en) * | 1996-03-19 | 1999-04-01 | 김광호 | Flash A / D Converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299615A (en) * | 1987-05-29 | 1988-12-07 | Nec Corp | Serial parallel type a/d converter |
-
1989
- 1989-01-31 JP JP1021182A patent/JPH071867B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202224A (en) | 1990-08-10 |
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