JPH071858Y2 - Operational amplifier - Google Patents
Operational amplifierInfo
- Publication number
- JPH071858Y2 JPH071858Y2 JP1989035073U JP3507389U JPH071858Y2 JP H071858 Y2 JPH071858 Y2 JP H071858Y2 JP 1989035073 U JP1989035073 U JP 1989035073U JP 3507389 U JP3507389 U JP 3507389U JP H071858 Y2 JPH071858 Y2 JP H071858Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- emitter
- output
- gain stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は演算増幅器に関し、更に詳しくはオフセットと
その温度ドリフトを小さくすることができる高精度の演
算増幅器に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an operational amplifier, and more particularly to a highly accurate operational amplifier capable of reducing offset and its temperature drift.
（従来の技術） 第２図は一般的な１段の演算増幅器（OPアンプともい
う）の回路例を示す図である。この演算増幅器は、＋と
−の差動信号入力を受ける差動入力部１と、該差動入力
部１の差動出力を受けるゲインステージ部２と、該ゲイ
ンステージ部２の出力を受ける電流増幅用のダイアモン
ドバッファ部３とで構成されている。差動入力部１は、
トランジスタQ1,Q2、これらトランジスタQ1,Q2に一定の
電流値を与える電流源CS2,CS3及びトランジスタQ1,Q2の
出力を共通に受ける電流源CS1より構成されている。(Prior Art) FIG. 2 is a diagram showing a circuit example of a general one-stage operational amplifier (also referred to as an OP amplifier). This operational amplifier includes a differential input section 1 for receiving + and − differential signal inputs, a gain stage section 2 for receiving a differential output of the differential input section 1, and a current for receiving an output of the gain stage section 2. It is composed of a diamond buffer section 3 for amplification. The differential input section 1 is
It is composed of transistors Q1 and Q2, current sources CS2 and CS3 that give constant current values to these transistors Q1 and Q2, and a current source CS1 that receives the outputs of the transistors Q1 and Q2 in common.
ゲインステージ部２は、差動入力部１の出力を差動で受
けるトランジスタQ3,Q4、トランジスタQ3,Q4の出力を受
けるカレントミラー回路より構成されている。該カレン
トミラー回路は、トランジスタQ5〜Q7で構成されてい
る。トランジスタQ3のコレクタはトランジスタQ7のコレ
クタに接続され、トランジスタQ4のコレクタはトランジ
スタQ5のコレクタに接続されている。The gain stage unit 2 is composed of transistors Q3 and Q4 that differentially receive the output of the differential input unit 1 and a current mirror circuit that receives the outputs of the transistors Q3 and Q4. The current mirror circuit is composed of transistors Q5 to Q7. The collector of the transistor Q3 is connected to the collector of the transistor Q7, and the collector of the transistor Q4 is connected to the collector of the transistor Q5.
トランジスタQ6,Q7のエミッタには、それぞれ抵抗R1,R2
が接続され、これら抵抗の他端はグラウンドに接地され
ている。C1はトランジスタQ4とQ5の接続点とグラウンド
間に接続された位相補償用のコンデンサである。また、
トランジスタQ3,Q4のベースにはバイアス電圧VBが与え
られている。The emitters of the transistors Q6 and Q7 have resistors R1 and R2, respectively.
Are connected, and the other ends of these resistors are grounded. C1 is a phase compensation capacitor connected between the connection point of the transistors Q4 and Q5 and the ground. Also,
A bias voltage VB is applied to the bases of the transistors Q3 and Q4.
ダイアモンドバッファ部３は、トランジスタQ8〜Q11及
び電流源CS4,CS5より構成されている。ゲインステージ
部２のシングル出力を受けるトランジスタQ8はそのエミ
ッタが電流源CS4と接続され、該電流源CS4の他端はグラ
ウンドに接地されている。前記トランジスタQ8とトラン
ジスタQ9のベースは共通化されゲインステージ部２の出
力を受けるようになっている。トランジスタQ8,Q9及び
電流源CS4,CS5とで出力用トランジスタ回路をドライブ
するドライブ回路を構成している。The diamond buffer section 3 is composed of transistors Q8 to Q11 and current sources CS4 and CS5. The emitter of the transistor Q8 receiving the single output of the gain stage unit 2 is connected to the current source CS4, and the other end of the current source CS4 is grounded. The bases of the transistors Q8 and Q9 are made common and receive the output of the gain stage unit 2. The transistors Q8, Q9 and the current sources CS4, CS5 form a drive circuit for driving the output transistor circuit.
トランジスタQ9のエミッタには電流源CS5が直列接続さ
れており、電流源CS5の他端は電源に接続されている。
トランジスタQ10とQ11はコンプリメンタリ回路による出
力用トランジスタ回路を構成しており、Q10のベースに
はQ9のエミッタが、Q11のベースにはQ8のエミッタがそ
れぞれ接続されている。そして、トランジスタQ10,Q11
の共通接続点が出力（OUT）端子となっている。A current source CS5 is connected in series to the emitter of the transistor Q9, and the other end of the current source CS5 is connected to a power supply.
Transistors Q10 and Q11 form a complementary output transistor circuit. The base of Q10 is connected to the emitter of Q9, and the base of Q11 is connected to the emitter of Q8. Then, the transistors Q10 and Q11
The common connection point of is the output (OUT) terminal.
このように構成された回路において、差動入力は差動入
力部１の入力部に入り、該差動入力部１の出力は、ゲイ
ンステージ部２に差動で与えられる。該ゲインステージ
部２は、差動入力を増幅すると共に、シングルエンドの
信号に変換し、ダイアモンドバッファ部３に送る。ダイ
アモンドバッファ部３は、入力された信号に応じて電流
増幅を行い、出力端子に出力している。In the circuit thus configured, the differential input enters the input section of the differential input section 1, and the output of the differential input section 1 is differentially given to the gain stage section 2. The gain stage unit 2 amplifies the differential input, converts it into a single-ended signal, and sends it to the diamond buffer unit 3. The diamond buffer unit 3 amplifies current according to the input signal and outputs it to the output terminal.
（考案が解決しようとする課題） 前述した従来回路においては、ゲインステージ部２にお
いて、トランジスタQ3,Q4のコレクタ・ベース間電圧VCB
が異なっているため、これらトランジスタを流れる差動
電流に誤差を生じる。この誤差は、シングルエンド信号
のオフセットとなって現れる。ダイアモンドバッファ部
３は、このオフセットが含まれた信号により駆動される
結果、出力オフセットとして現れる。また、このオフセ
ットによる温度ドリフトも悪化してしまうという不具合
があった。(Problems to be Solved by the Invention) In the conventional circuit described above, in the gain stage unit 2, the collector-base voltage V CB of the transistors Q3 and Q4 is
Are different from each other, an error occurs in the differential current flowing through these transistors. This error appears as an offset of the single-ended signal. The diamond buffer unit 3 appears as an output offset as a result of being driven by the signal including this offset. Further, there is a problem that the temperature drift due to this offset is also deteriorated.
本考案はこのような課題に鑑みてなされたものであっ
て、その目的はオフセット及び温度ドリフトの小さい演
算増幅器を実現することにある。The present invention has been made in view of such a problem, and an object thereof is to realize an operational amplifier with a small offset and a small temperature drift.
（課題を解決するための手段） 前記した課題を解決する本考案は、２つのトランジスタ
のエミッタが共通接続されそれぞれのベースに入力され
る差動入力信号を差動増幅しコレクタより差動出力信号
が得られる差動入力部と、 該差動入力部の差動出力信号を差動で受ける２つのトラ
ンジスタとこの２つのトランジスタの出力信号を受ける
カレントミラー回路よりなり差動入力部から与えられる
差動の信号を差動増幅するゲインステージ部と、 ２つのトランジスタによりコンプリメンタリ回路を形成
してなる出力用トランジスタ回路と、他端がグラウンド
に接続された電流源がエミッタに直列接続されたトラン
ジスタと他端が電源に接続された電流源がエミッタに直
列接続されたトランジスタからなりこの２つのトランジ
スタのベースには前記ゲインステージ部の一方のトラン
ジスタのコレクタ出力が共通に加えられると共に各トラ
ンジスタのエミッタが前記出力用トランジスタ回路のベ
ースにそれぞれ接続されるドライブ回路からなるダイア
モンドバッファ部から構成された演算増幅器において、 他端がグラウンドに接続された電流源がエミッタに直列
接続されたトランジスタと他端が電源に接続された電流
源がエミッタに直列接続されたトランジスタからなりこ
の２つのトランジスタのベースには前記ゲインステージ
部の他方のトランジスタのコレクタ出力が共通に加えら
れるダミーのドライブ回路を備えたことを特徴とする。(Means for Solving the Problems) According to the present invention for solving the above problems, the emitters of two transistors are commonly connected and a differential input signal input to each base is differentially amplified and a differential output signal is output from a collector. A differential input section, a two-transistor differentially receiving the differential output signal of the differential input section, and a current mirror circuit receiving the output signals of the two transistors. Gain stage that differentially amplifies dynamic signals, an output transistor circuit that forms a complementary circuit with two transistors, and a transistor in which a current source whose other end is connected to ground is connected in series to the emitter. It consists of a transistor whose end is connected to the power supply and whose current source is connected in series to the emitter. In the operational amplifier composed of a diamond buffer section which is formed by a drive circuit in which the collector output of one transistor of the gain stage section is commonly applied and the emitter of each transistor is connected to the base of the output transistor circuit, the other end Is composed of a transistor having a current source connected to the ground in series with the emitter and a transistor having the other end connected to the power source in series with the current source connected to the emitter. It is characterized by including a dummy drive circuit to which the collector output of the other transistor is commonly added.
（作用） 出力段を構成するダイアモンドバッファ部のドライブ回
路と同一構成のダミーをゲインステージ部に接続する。
このような構成にすることにより、ゲインステージ部か
らダイアモンドバッファ部に流れ込む電流をキャンセル
することができ、オフセット及び温度ドリフトを小さく
することができる。(Operation) A dummy having the same structure as the drive circuit of the diamond buffer part constituting the output stage is connected to the gain stage part.
With such a configuration, the current flowing from the gain stage section to the diamond buffer section can be canceled, and the offset and temperature drift can be reduced.
（実施例） 以下、図面を参照して本考案の実施例を詳細に説明す
る。Embodiment An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は本考案の一実施例を示す電気回路図である。図
において、10はゲインステージ部２のトランジスタQ3の
コレクタに接続されたダミーのドライブ回路である。該
ドライブ回路10は、トランジスタQ20,Q21及び電流源CS1
0,CS11より構成されている。トランジスタQ20,Q21は共
通ベースとなっており、トランジスタQ20のエミッタに
は電流源CS10が直列接続され、トランジスタQ21のエミ
ッタには電流源CS11が直列接続されている。電流源CS10
の他端は接地され、CS11の他端は電源に接続されてい
る。FIG. 1 is an electric circuit diagram showing an embodiment of the present invention. In the figure, 10 is a dummy drive circuit connected to the collector of the transistor Q3 of the gain stage unit 2. The drive circuit 10 includes transistors Q20, Q21 and a current source CS1.
It consists of 0 and CS11. The transistors Q20 and Q21 have a common base. A current source CS10 is connected in series to the emitter of the transistor Q20, and a current source CS11 is connected in series to the emitter of the transistor Q21. Current source CS10
The other end of CS11 is grounded and the other end of CS11 is connected to a power supply.
以上の構成より明らかなように、該ドライブ回路10は、
ダイアモンドバッファ部３内のドライブ回路と同一構成
となっている。相違点は、ドライブ回路10がトランジス
タQ3のコレクタに接続されているのに対して、ダイアモ
ンドバッファ部３内ドライブ回路がトランジスタQ4のコ
レクタに接続されている点である。このように構成され
た回路の動作を説明すれば、以下のとおりである。As is clear from the above configuration, the drive circuit 10
It has the same configuration as the drive circuit in the diamond buffer section 3. The difference is that the drive circuit 10 is connected to the collector of the transistor Q3, whereas the drive circuit in the diamond buffer section 3 is connected to the collector of the transistor Q4. The operation of the circuit thus configured will be described below.
差動入力信号は、差動入力部１に入って差動増幅され
る。この増幅された信号は、続くゲインステージ部２に
入る。ゲインステージ部２は、差動入力信号をシングル
エンドの信号に変換し、かつ増幅してダイアモンドバッ
ファ部３に出力する。ダイアモンドバッファ部３では、
ゲインステージ部２の出力を受けて電流増幅し、出力端
子OUTに出力する。The differential input signal enters the differential input section 1 and is differentially amplified. This amplified signal enters the subsequent gain stage unit 2. The gain stage unit 2 converts the differential input signal into a single-ended signal, amplifies it, and outputs it to the diamond buffer unit 3. In the diamond buffer section 3,
The output of the gain stage section 2 is received, the current is amplified, and the result is output to the output terminal OUT.
ここで、ダイアモンドバッファ部３にゲインステージ部
２から流れ込む電流は、トランジスタQ8,Q9のベース電
流の和となる。従来回路では、この電流が差動電流誤
差、ひいてはオフセット及び温度ドリフトの原因となっ
ていた。本考案では、トランジスタQ4とペアをなすトラ
ンジスタQ3のコレクタにダミーのドライブ回路10を接続
している。従って、ダミーのドライブ回路のトランジス
タQ20,Q21にもトランジスタQ8,Q9に流れる電流と同じ大
きさの電流が流れる。これにより、トランジスタA3から
ドライブ回路10に流れる電流と、トランジスタQ4からダ
イアモンドバッファ部３内のドライブ回路に流れる電流
とが相殺される。この結果、ゲインステージ部２からダ
イアモンドバッファ部３に流れ込む電流が小さくなり、
オフセット及び温度ドリフトを小さく抑えることが可能
となる。Here, the current flowing from the gain stage unit 2 into the diamond buffer unit 3 is the sum of the base currents of the transistors Q8 and Q9. In the conventional circuit, this current causes a differential current error, which in turn causes an offset and a temperature drift. In the present invention, the dummy drive circuit 10 is connected to the collector of the transistor Q3 which forms a pair with the transistor Q4. Therefore, a current having the same magnitude as the current flowing through the transistors Q8 and Q9 also flows through the transistors Q20 and Q21 of the dummy drive circuit. As a result, the current flowing from the transistor A3 to the drive circuit 10 and the current flowing from the transistor Q4 to the drive circuit in the diamond buffer unit 3 are canceled. As a result, the current flowing from the gain stage unit 2 into the diamond buffer unit 3 becomes small,
It is possible to suppress offset and temperature drift to be small.
なお、ドライブ回路10には、ダイアモンドバッファ部３
のトランジスタQ10,Q11に相当するものがないので、ト
ランジスタQ8,Q9のベース電流の和と、トランジスタQ2
0,Q21のベース電流の和とは厳密には同じではない。し
かしながら、その誤差は従来例と比較すると非常に小さ
いので無視することができる。The drive circuit 10 has a diamond buffer 3
Since there is no equivalent to the transistors Q10 and Q11, the sum of the base currents of the transistors Q8 and Q9 and the transistor Q2
It is not exactly the same as the sum of the base currents of 0 and Q21. However, the error is very small compared to the conventional example and can be ignored.
（考案の効果） 以上、詳細に説明したように、本考案によれば出力段を
構成するダイアモンドバッファ部のドライブ回路と同一
構成のダミーをゲインステージ部に接続する構成にする
ことにより、ゲインステージ部からダイアモンドバッフ
ァ部に流れ込む電流をキャンセルすることができ、オフ
セット及び温度ドリフトを小さくすることができる。(Effect of the Invention) As described above in detail, according to the present invention, the gain stage is configured by connecting the dummy stage having the same structure as the drive circuit of the diamond buffer part constituting the output stage to the gain stage part. It is possible to cancel the current flowing from the portion to the diamond buffer portion, and to reduce the offset and the temperature drift.
第１図は本考案の一実施例を示す電気回路図、第２図は
一般的な１段の演算増幅器の回路例を示す図である。 １……差動入力部、２……ゲインステージ部 ３……ダイアモンドバッファ部 10……ドライブ回路FIG. 1 is an electric circuit diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing a circuit example of a general one-stage operational amplifier. 1 ... Differential input section, 2 ... Gain stage section 3 ... Diamond buffer section 10 ... Drive circuit
Claims (1)
されそれぞれのベースに入力される差動入力信号を差動
増幅しコレクタより差動出力信号が得られる差動入力部
と、 該差動入力部の差動出力信号を差動で受ける２つのトラ
ンジスタとこの２つのトランジスタの出力信号を受ける
カレントミラー回路よりなり差動入力部から与えられる
差動の信号を差動増幅するゲインステージ部と、 ２つのトランジスタによりコンプリメンタリ回路を形成
してなる出力用トランジスタ回路と、他端がグラウンド
に接続された電流源がエミッタに直列接続されたトラン
ジスタと他端が電源に接続された電流源がエミッタに直
列接続されたトランジスタからなりこの２つのトランジ
スタのベースには前記ゲインステージ部の一方のトラン
ジスタのコレクタ出力が共通に加えられると共に各トラ
ンジスタのエミッタが前記出力用トランジスタ回路のベ
ースにそれぞれ接続されるドライブ回路からなるダイア
モンドバッファ部 から構成された演算増幅器において、 他端がグラウンドに接続された電流源がエミッタに直列
接続されたトランジスタと他端が電源に接続された電流
源がエミッタに直列接続されたトランジスタからなりこ
の２つのトランジスタのベースには前記ゲインステージ
部の他方のトランジスタのコレクタ出力が共通に加えら
れるダミーのドライブ回路を備えたことを特徴とする演
算増幅器。1. A differential input section in which the emitters of two transistors are commonly connected and a differential input signal input to the respective bases is differentially amplified to obtain a differential output signal from a collector, and the differential input section. And a gain stage section for differentially amplifying a differential signal given from a differential input section, the gain stage section including two transistors for differentially receiving the differential output signal and a current mirror circuit for receiving the output signals of the two transistors. An output transistor circuit consisting of two transistors forming a complementary circuit, a current source whose other end is connected to ground is connected in series with its emitter, and a current source whose other end is connected to a power source is connected in series with its emitter. The base of these two transistors is the collector of one of the transistors in the gain stage section. Force is applied in common and the emitter of each transistor is connected to the base of the output transistor circuit.In an operational amplifier composed of a diamond buffer section consisting of a drive circuit, a current source whose other end is connected to ground is A transistor connected in series to the emitter and a current source whose other end is connected to a power source are connected in series to the emitter. The bases of these two transistors share the collector output of the other transistor of the gain stage section. An operational amplifier comprising a dummy drive circuit to be added.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989035073U JPH071858Y2 (en) | 1989-03-28 | 1989-03-28 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989035073U JPH071858Y2 (en) | 1989-03-28 | 1989-03-28 | Operational amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126417U JPH02126417U (en) | 1990-10-18 |
| JPH071858Y2 true JPH071858Y2 (en) | 1995-01-18 |
Family
ID=31540113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989035073U Expired - Lifetime JPH071858Y2 (en) | 1989-03-28 | 1989-03-28 | Operational amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071858Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607970B2 (en) * | 1990-06-06 | 1997-05-07 | ローム株式会社 | Offset cancellation circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836006A (en) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | Operational amplifier |
-
1989
- 1989-03-28 JP JP1989035073U patent/JPH071858Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126417U (en) | 1990-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4390848A (en) | Linear transconductance amplifier | |
| WO1998023027A1 (en) | Folded-cascode amplifier stage | |
| JPH0121642B2 (en) | ||
| JP2559392B2 (en) | Bridge amplifier | |
| EP0586251B1 (en) | Power amplifier having high output voltage swing and high output drive current | |
| JPH071858Y2 (en) | Operational amplifier | |
| JP2748017B2 (en) | Linear wideband differential amplifier | |
| JP2504075B2 (en) | Transistor amplifier | |
| JP3080488B2 (en) | Differential amplifier | |
| JP3140107B2 (en) | Differential amplifier | |
| JPH0113453Y2 (en) | ||
| JPH018005Y2 (en) | ||
| JPS6123852Y2 (en) | ||
| JPS6223135Y2 (en) | ||
| JPH02253708A (en) | Operational amplifier | |
| JP2739905B2 (en) | Interface circuit | |
| KR830001979B1 (en) | Power amplification circuit | |
| JPS6224962B2 (en) | ||
| JP3060964B2 (en) | Exponential amplifier | |
| JPS62117403A (en) | Current mirror circuit | |
| JPH0516767B2 (en) | ||
| JPH11168331A (en) | Ac coupling buffer circuit | |
| JP2982188B2 (en) | Differential amplifier circuit | |
| JP2600648B2 (en) | Differential amplifier circuit | |
| JP2963933B2 (en) | Operational amplifier circuit |