JPH07183746A - Emphasis/deemphasis circuit - Google Patents
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- JPH07183746A JPH07183746A JP5324479A JP32447993A JPH07183746A JP H07183746 A JPH07183746 A JP H07183746A JP 5324479 A JP5324479 A JP 5324479A JP 32447993 A JP32447993 A JP 32447993A JP H07183746 A JPH07183746 A JP H07183746A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチの切り換えに
よって、エンファシスまたはデエンファシスを行うエン
ファシス・デエンファシス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an emphasis / de-emphasis circuit for performing emphasis or de-emphasis by switching a switch.
【０００２】[0002]
【従来の技術】従来より、所定の周波数帯域の信号を強
調したり、弱めたりするエンファシス・デエンファシス
回路が知られている。例えば、ＳＥＣＡＭ方式（現在採
用されているテレビジョン方式の１つ）のビデオの色信
号処理においては、記録時に信号のエンファシス処理を
行い、再生時にデエンファシス処理を行う。2. Description of the Related Art Conventionally, an emphasis / de-emphasis circuit for enhancing or weakening a signal in a predetermined frequency band has been known. For example, in the color signal processing of a video of the SECAM system (one of the currently adopted television systems), emphasis processing of a signal is performed at the time of recording and de-emphasis processing is performed at the time of reproduction.
【０００３】このようなエンファシスおよびデエンファ
シスを行う回路として、図６に示す回路が知られてい
る。この回路は、信号入力端にコンデンサ１１０の一端
が接続され、このコンデンサ１１０の他端がバイアス電
圧決定用の分圧抵抗１１２、１１３の中間点に接続され
ている。また、このコンデンサ１１０の他端がトランジ
スタ１１４のベースに接続され、このトランジスタ１１
４のエミッタは、コンデンサ１１５およびコイル１１６
を介しアースに接続されると共に、抵抗１１８を介しア
ースに接続されている。このコンデンサ１１５、コイル
１１６および抵抗１１８は所定の周波数で共振するた
め、エンファシス特性回路として動作する。そして、ト
ランジスタ１１４のコレクタが結合コンデンサ１２０を
介し、デエンファシス出力端に接続され、トランジスタ
１１４のエミッタが結合コンデンサ１２２を介しエンフ
ァシス出力端に接続されている。A circuit shown in FIG. 6 is known as a circuit for performing such emphasis and de-emphasis. In this circuit, one end of a capacitor 110 is connected to a signal input terminal, and the other end of the capacitor 110 is connected to an intermediate point between voltage dividing resistors 112 and 113 for determining a bias voltage. The other end of the capacitor 110 is connected to the base of the transistor 114,
The emitter of 4 is a capacitor 115 and a coil 116.
Is connected to the ground through the resistor 118, and is also connected to the ground through the resistor 118. Since the capacitor 115, the coil 116, and the resistor 118 resonate at a predetermined frequency, they operate as an emphasis characteristic circuit. The collector of the transistor 114 is connected to the de-emphasis output terminal via the coupling capacitor 120, and the emitter of the transistor 114 is connected to the emphasis output terminal via the coupling capacitor 122.
【０００４】そこで、入力信号の交流成分（信号成分）
が、トランジスタ１１４のベースに印加され、ここに信
号に応じた電流が流れる。一方、コンデンサ１１５、コ
イル１１６および抵抗１１８からなるエンファシス特性
回路により、所定の周波数帯域において、この回路が共
振するため、その周波数帯域において、トランジスタ１
１４のエミッタ電流の変化が大きくなり、コレクタ側の
電圧変動が大きくなる。そこで、デエンファシス出力端
に所定のデエンファシス信号が得られ、エンファシス出
力端にエンファシス信号が得られる。Therefore, the AC component (signal component) of the input signal
Is applied to the base of the transistor 114, and a current corresponding to the signal flows there. On the other hand, the emphasis characteristic circuit including the capacitor 115, the coil 116, and the resistor 118 causes the circuit to resonate in a predetermined frequency band.
The change in the emitter current of 14 becomes large, and the voltage fluctuation on the collector side becomes large. Therefore, a predetermined de-emphasis signal is obtained at the de-emphasis output terminal, and an emphasis signal is obtained at the emphasis output terminal.
【０００５】そして、２つの出力端において得られるエ
ンファシス信号またはデエンファシス信号のいずれかが
選択される。ここで、結合コンデンサ１２０、１２２は
直流成分のカットのためのものである。すなわち、２つ
の出力端はトランジスタ１１４のコレクタ側およびエミ
ッタ側に接続されており、ＤＣ電圧が異なっており、そ
のままでは後段の回路に接続できない。また、入力端と
２つの出力端のＤＣ電位も異なっている。そこで、結合
コンデンサが必要となる。Then, either the emphasis signal or the de-emphasis signal obtained at the two output terminals is selected. Here, the coupling capacitors 120 and 122 are for cutting the DC component. That is, the two output terminals are connected to the collector side and the emitter side of the transistor 114, the DC voltages are different, and cannot be directly connected to the circuit in the subsequent stage. The DC potentials at the input end and the two output ends are also different. Therefore, a coupling capacitor is needed.
【０００６】[0006]
【発明が解決しようとする課題】ここで、回路を半導体
集積回路で構成したいという要求が常にあり、エンファ
シス・デエンファシス回路も半導体集積回路に内蔵した
い。この場合、回路はコンデンサを含まないほうが良
い。そこで、結合コンデンサを含む上述の回路は半導体
集積回路の内部ブロックに適さない。さらに、使用する
周波数帯域によっては、結合コンデンサの容量が大きく
なり、半導体集積回路に使用できない場合もある。Here, there is always a demand for the circuit to be composed of a semiconductor integrated circuit, and an emphasis / de-emphasis circuit is also to be built in the semiconductor integrated circuit. In this case, the circuit should not include capacitors. Therefore, the above circuit including the coupling capacitor is not suitable for the internal block of the semiconductor integrated circuit. Furthermore, depending on the frequency band used, the capacitance of the coupling capacitor becomes large, and it may not be possible to use it in a semiconductor integrated circuit.
【０００７】また、上記回路には、コンデンサ１５、コ
イル１６および抵抗１８からなるエンファシス特性回路
が設けられているが、このような回路も半導体集積回路
に向かない。すなわち、コンデンサだけでなく、コイル
も半導体集積回路に内蔵するのは難しい。そこで、エン
ファシス特性回路をコイルを使用せず、トランジスタ、
抵抗等を利用した回路で達成することになり、エンファ
シス特性の出力を得る回路も知られている。しかし、こ
のような回路は、ＤＣ的にボルテージフォロア回路構成
をとるのが一般的であり、上述のエンファシス特性回路
にそのまま置き換えて使用することができない。Further, although the above circuit is provided with an emphasis characteristic circuit including a capacitor 15, a coil 16 and a resistor 18, such a circuit is not suitable for a semiconductor integrated circuit. That is, it is difficult to incorporate not only the capacitor but also the coil in the semiconductor integrated circuit. Therefore, the emphasis characteristic circuit is a transistor,
This is achieved by a circuit that uses a resistor or the like, and a circuit that obtains an emphasis characteristic output is also known. However, such a circuit generally has a voltage follower circuit configuration in terms of DC, and cannot be used by directly replacing it with the above-mentioned emphasis characteristic circuit.
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、結合コンデンサ、コイル
等を使用しないですむエンファシス・デエンファシス回
路を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide an emphasis / de-emphasis circuit which does not use a coupling capacitor, a coil or the like.
【０００９】[0009]
【課題を解決するための手段】本発明に係るエンファシ
ス・デエンファシス回路は、被デエンファシス信号入力
端が非反転入力端子入力されるオペアンプと、１つの入
力側がオペアンプの出力端に接続され、他の１つの入力
側がエンファシス入力端に接続されると共に、出力側が
デエンファシス信号出力端に接続され、入出力を同電位
として、入力のいずれか一方を選択して出力するスイッ
チ回路と、入力側がスイッチ回路の出力側に接続される
と共に、出力側がオペアンプの反転入力端およびエンフ
ァシス信号出力端に接続され、入力側からの入力される
信号をエンファシス処理して出力するエンファシス回路
と、を有し、スイッチの切り換えによって、エンファシ
スまたはデエンファシスを行うことを特徴とする。An emphasis / de-emphasis circuit according to the present invention comprises an operational amplifier to which a de-emphasis signal input terminal is input to a non-inverting input terminal, and one input side is connected to an output terminal of the operational amplifier. One input side of is connected to the emphasis input terminal, and the output side is connected to the de-emphasis signal output terminal, and the input side is the same potential and the switch circuit that selects and outputs one of the inputs, and the input side is the switch An output circuit is connected to the output side of the circuit, the output side is connected to the inverting input terminal and the emphasis signal output terminal of the operational amplifier, and an emphasis circuit for performing an emphasis process on the signal input from the input side to output the switch is provided. It is characterized in that emphasis or de-emphasis is carried out by switching between.
【００１０】[0010]
【作用】エンファシス処理を行う場合には、スイッチ回
路により被エンファシス信号を選択する。これにより、
被エンファシス信号は、エンファシス回路においてエン
ファシスされ、これがエンファシス信号出力端から出力
される。When performing the emphasis processing, the signal to be emphasized is selected by the switch circuit. This allows
The signal to be emphasised is emphasized in the emphasis circuit, and this is output from the emphasis signal output terminal.
【００１１】一方、デエンファシス処理を行う場合に
は、スイッチ回路によりオペアンプの出力を選択する。
そして、被デエンファシス入力端から被デエンファシス
信号を入力すると、この信号はオペアンプの非反転入力
端子に入力される。このオペアンプの出力はエンファシ
ス回路によってエンファシスされてオペアンプの反転入
力端子に帰還される。このため、エンファシスされた信
号が反転入力端子に入力され、オペアンプ１の出力はデ
エンファシスされたものになり、デエンファシス信号出
力端にデエンファシスされた信号が得られる。On the other hand, when performing de-emphasis processing, the output of the operational amplifier is selected by the switch circuit.
When a de-emphasis signal is input from the de-emphasis input terminal, this signal is input to the non-inverting input terminal of the operational amplifier. The output of this operational amplifier is emphasized by the emphasis circuit and fed back to the inverting input terminal of the operational amplifier. Therefore, the emphasized signal is input to the inverting input terminal, the output of the operational amplifier 1 becomes de-emphasized, and the de-emphasized signal output terminal can obtain the de-emphasized signal.
【００１２】[0012]
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例の概略構成を示す図であ
り、デエンファシスするべき信号の入力端ａがオペアン
プ１の非反転入力端子に接続されている。このオペアン
プ１の出力にはスイッチ回路２が接続されている。この
スイッチ回路２は２つの入力端Ａ，Ｂと１つの出力端を
有し、２つの入力端Ａ，Ｂのいずれか一方を出力端に接
続するものである。そして、スイッチ回路２の入力端Ｂ
にオペアンプ１の出力が接続され、入力端Ａには、エン
ファシスするべき信号の入力端ｂが接続されている。従
って、このスイッチ回路２は、オペアンプ１の出力また
はエンファシスされるべき信号のいずれかを選択して出
力する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a schematic configuration of the embodiment, in which an input end a of a signal to be de-emphasized is connected to a non-inverting input terminal of an operational amplifier 1. A switch circuit 2 is connected to the output of the operational amplifier 1. The switch circuit 2 has two input terminals A and B and one output terminal, and one of the two input terminals A and B is connected to the output terminal. Then, the input terminal B of the switch circuit 2
Is connected to the output of the operational amplifier 1, and the input end A is connected to the input end b of the signal to be emphasized. Therefore, the switch circuit 2 selects and outputs either the output of the operational amplifier 1 or the signal to be emphasized.
【００１３】スイッチ回路２の出力端は、デエンファシ
スされた信号の出力端ｃと、エンファシス回路３の入力
端に接続されている。そして、このエンファシス回路３
の出力端がオペアンプ１の反転入力端子およびエンファ
シスされた信号の出力端ｄに接続されている。The output end of the switch circuit 2 is connected to the output end c of the de-emphasized signal and the input end of the emphasis circuit 3. And this emphasis circuit 3
Is connected to the inverting input terminal of the operational amplifier 1 and the output terminal d of the emphasized signal.
【００１４】エンファシス処理を行う場合には、スイッ
チ回路２を入力端Ａ側にし、入力端ｂから被エンファシ
ス信号を選択する。そして、入力端ｂから被エンファシ
ス信号入力すると、この信号は、エンファシス回路３に
おいてエンファシスされ、図２に示すように特定周波数
帯域の信号がエンファシスされ、エンファシス出力端ｄ
から出力される。When the emphasis process is performed, the switch circuit 2 is set to the input terminal A side and the emphasis signal is selected from the input terminal b. When the signal to be emphasised is input from the input end b, this signal is emphasized in the emphasis circuit 3, and the signal in the specific frequency band is emphasized as shown in FIG.
Is output from.
【００１５】一方、デエンファシス処理を行う場合に
は、スイッチ回路２を入力端Ｂ側にし、オペアンプの出
力を選択する。そして、入力端ａから被デエンファシス
信号を入力すると、この信号はオペアンプ１の非反転入
力端子に入力される。このオペアンプ１の出力はエンフ
ァシス回路３によってエンファシスされてオペアンプ１
の反転入力端子に帰還される。このように、エンファシ
スされた信号が反転入力端子に入力されるため、オペア
ンプ１の出力はデエンファシスされたものになる。すな
わち、オペアンプ１への入力信号をＶinとし、出力信号
をＶout 、エンファシス回路のエンファシス特性をＴ
（ｓ）とすると、オペアンプ１の反転入力端子への入力
信号は、Ｖout ・Ｔ（ｓ）になり、イマジナリーショー
トにより、オペアンプ１の２つの入力は等しくなるた
め、 Ｖin＝Ｖout ・Ｔ（ｓ） となる。On the other hand, when performing the de-emphasis process, the switch circuit 2 is set to the input terminal B side and the output of the operational amplifier is selected. When the de-emphasis signal is input from the input terminal a, this signal is input to the non-inverting input terminal of the operational amplifier 1. The output of the operational amplifier 1 is emphasized by the emphasis circuit 3 to obtain the operational amplifier 1
It is fed back to the inverting input terminal of. In this way, since the emphasized signal is input to the inverting input terminal, the output of the operational amplifier 1 becomes de-emphasized. That is, the input signal to the operational amplifier 1 is Vin, the output signal is Vout, and the emphasis characteristic of the emphasis circuit is T.
(S), the input signal to the inverting input terminal of the operational amplifier 1 becomes Vout · T (s), and the two inputs of the operational amplifier 1 become equal due to the imaginary short circuit. Therefore, Vin = Vout · T (s ).
【００１６】従って、オペアンプ１の出力であるＶout
は、 Ｖout ＝Ｖin／Ｔ（ｓ） となり、エンファシス回路３のエンファシス特性の反対
の特性、すなわち図３に示すような特定周波数帯域の信
号がデエンファシスされた信号が得られる。Therefore, Vout which is the output of the operational amplifier 1
Vout = Vin / T (s), and a characteristic opposite to the emphasis characteristic of the emphasis circuit 3, that is, a signal in which a signal in a specific frequency band as shown in FIG. 3 is de-emphasized is obtained.
【００１７】なお、入力信号は、いずれか一方しか入力
されて来ないため、図中破線で示したように入力端ａ，
ｂを接続し、信号入力端を１つにすることもできる。Since only one of the input signals is input, as shown by the broken line in the figure, the input terminal a,
It is also possible to connect b and have only one signal input terminal.
【００１８】次に、図４にエンファシス回路３の構成例
を示す。この回路は、非反転入力端子が信号入力端に接
続された電流出力型差動増幅器（トランスコンダクタン
スアンプ）１０が設けられており、その出力にはコンデ
ンサ１２の一端が接続されている。また、この出力に
は、エミッタフォロア回路を形成するトランジスタ１４
のベースが接続されており、このトランジスタ１４のコ
レクタは電源に接続され、エミッタは定電流回路１６が
接続されている。Next, FIG. 4 shows a configuration example of the emphasis circuit 3. This circuit is provided with a current output type differential amplifier (transconductance amplifier) 10 whose non-inverting input terminal is connected to a signal input terminal, and one end of a capacitor 12 is connected to its output. In addition, this output has a transistor 14 forming an emitter follower circuit.
Of the transistor 14 is connected to the power source, and the emitter of the transistor 14 is connected to the constant current circuit 16.
【００１９】トランジスタ１４のエミッタは、エミッタ
フォロア回路の出力であり、これがトランスコンダクタ
ンスアンプ１８の非反転入力端子に接続されている。こ
のトランスコンダクタンスアンプ１８の出力にはコンデ
ンサ２０の一端が接続されると共に、エミッタフォロア
回路を形成するトランジスタ２２のベースが接続されて
いる。また、このトランジスタ２２のコレクタは電源に
接続され、エミッタは定電流回路２３に接続されてい
る。そして、このトランジスタ２２のエミッタが出力端
子ｂに接続されると共に、２つのトランスコンダクタン
スアンプ１０、１８の反転入力端に帰還されている。The emitter of the transistor 14 is the output of the emitter follower circuit, which is connected to the non-inverting input terminal of the transconductance amplifier 18. The output of the transconductance amplifier 18 is connected to one end of a capacitor 20 and the base of a transistor 22 forming an emitter follower circuit. The collector of the transistor 22 is connected to the power supply, and the emitter is connected to the constant current circuit 23. The emitter of the transistor 22 is connected to the output terminal b and fed back to the inverting input terminals of the two transconductance amplifiers 10 and 18.
【００２０】ここで、トランジスタ１４、２２は、エミ
ッタフォロア回路を構成しているため、ここにおいて、
高インピーダンスの入力に対し、低インピーダンスの出
力が得られる。そして、この回路では、コンデンサ１２
が電源に接続され、コンデンサ２０が入力端に接続され
ている。このため、コンデンサ１２から高周波成分（例
えばｆ１以上）が電源に逃げ、コンデンサ２０により、
低周波成分（例えばｆ２以下）がカットされる。そこ
で、ｆ１＜ｆ２として、ｆ１〜ｆ２の周波数の信号がカ
ットすることによって、エンファシス処理が行われる。Here, since the transistors 14 and 22 form an emitter follower circuit, here,
A low impedance output is obtained for a high impedance input. And in this circuit, the capacitor 12
Is connected to the power supply, and the capacitor 20 is connected to the input end. Therefore, the high frequency component (for example, f1 or more) escapes from the capacitor 12 to the power source, and the capacitor 20 causes
Low frequency components (for example, f2 or less) are cut. Therefore, as f1 <f2, the emphasis processing is performed by cutting the signals of the frequencies f1 to f2.
【００２１】図５に、２つの入力の内の１つを選択して
出力するスイッチ回路２の構成例を示す。この回路にお
いて、入力（１）はトランジスタ３０のベースに接続さ
れている。このトランジスタ３０のコレクタは電源に接
続され、エミッタはトランジスタ３２のエミッタが接続
されている。このトランジスタ３２のコレクタには、Ｉ
／２の電流を流す定電流源３４が接続されると共に、ト
ランジスタ３６のベースが接続されている。このトラン
ジスタ３６のコレクタは電源に接続され、エミッタは定
電流源３８を介しアースに接続されている。そして、ト
ランジスタ３６のエミッタはトランジスタ３２のベース
に接続されると共に、出力端に接続されている。また、
トランジスタ３０、３２のエミッタは、トランジスタ４
０、Ｉの電流を流す定電流源４２を介し、アースに接続
されている。FIG. 5 shows a configuration example of the switch circuit 2 which selects and outputs one of the two inputs. In this circuit, the input (1) is connected to the base of the transistor 30. The collector of the transistor 30 is connected to the power supply, and the emitter of the transistor 30 is connected to the emitter of the transistor 32. The collector of this transistor 32 has I
A constant current source 34 that supplies a current of / 2 is connected, and a base of a transistor 36 is connected. The collector of the transistor 36 is connected to the power supply, and the emitter is connected to the ground via the constant current source 38. The emitter of the transistor 36 is connected to the base of the transistor 32 and the output terminal. Also,
The emitters of the transistors 30 and 32 are the transistor 4
It is connected to the ground via a constant current source 42 that allows currents of 0 and I to flow.
【００２２】また、入力（２）は、トランジスタ４４の
ベースに接続され、このトランジスタ４４のコレクタは
電源に接続され、エミッタはトランジスタ４６のエミッ
タが接続されている。このトランジスタ４６のコレクタ
には、定電流源３４が接続されると共に、トランジスタ
３６のベースが接続されている。そして、トランジスタ
３６のエミッタがトランジスタ４６のベースに接続され
ている。また、トランジスタ４４、４６のエミッタは、
トランジスタ４８を介し定電流源４２に接続されてい
る。The input (2) is connected to the base of the transistor 44, the collector of the transistor 44 is connected to the power supply, and the emitter is connected to the emitter of the transistor 46. The constant current source 34 and the base of the transistor 36 are connected to the collector of the transistor 46. The emitter of the transistor 36 is connected to the base of the transistor 46. The emitters of the transistors 44 and 46 are
It is connected to the constant current source 42 via the transistor 48.
【００２３】従って、トランジスタ４０がオン、トラン
ジスタ４８がオフであれば、入力（１）への入力信号に
応じた電流がトランジスタ３０に流れ、定電流源４２に
より電流量Ｉが規定されているため、このトランジスタ
３０と相補的な電流がトランジスタ３２に流れる。トラ
ンジスタ３２の電流は定電流源３４からの電流なので、
トランジスタ３６には、入力信号に応じた電流が流れ、
入力信号と同一の信号が出力端に得られる。また、トラ
ンジスタ３２のベースには、トランジスタ３２に流れる
電流に対応したベース電流が供給される。Therefore, when the transistor 40 is on and the transistor 48 is off, a current corresponding to the input signal to the input (1) flows through the transistor 30, and the constant current source 42 defines the current amount I. , A current complementary to the transistor 30 flows through the transistor 32. Since the current of the transistor 32 is the current from the constant current source 34,
A current corresponding to the input signal flows through the transistor 36,
The same signal as the input signal is obtained at the output. Further, a base current corresponding to the current flowing through the transistor 32 is supplied to the base of the transistor 32.
【００２４】一方、トランジスタ４８がオン、トランジ
スタ４０がオフであった場合には、上述のトランジスタ
３０、３２に代わってトランジスタ４４、４８が同様の
動作をするため、入力（２）の入力信号が出力端に得ら
れる。On the other hand, when the transistor 48 is on and the transistor 40 is off, the transistors 44 and 48 operate in the same manner in place of the above transistors 30 and 32, so that the input signal of the input (2) is input. Obtained at the output end.
【００２５】このように、スイッチ用のトランジスタ４
０、４８のいずれかをオンすることによって、入力
（１）または入力（２）の信号を選択して出力すること
ができる。そして、この回路は、ボルテージフォロア
（全帰還アンプ）の構成をとるので入力（１）、入力
（２）に対し、出力が全く同電位である。そこで、図１
におけるスイッチ回路２として機能する。In this way, the switching transistor 4
By turning on either 0 or 48, the signal of the input (1) or the input (2) can be selected and output. Since this circuit has the structure of a voltage follower (all feedback amplifier), the output is exactly the same potential as the input (1) and the input (2). Therefore, in FIG.
Function as the switch circuit 2.
【００２６】なお、このようなエンファシス・デエンフ
ァシス回路は、ベルフィルタ、アンチベルフィルタ等に
も利用される。The emphasis / de-emphasis circuit as described above is also used for a bell filter, an anti-bell filter and the like.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
入出力同電位であるため直流阻止（カット）のため大容
量コンデンサを必要とせず、またトランジスタ、抵抗等
で構成されるエンファシス回路を利用して、エンファシ
ス・デエンファシス回路を構成できる。また、コントロ
ール信号により、エンファシス・デエンファシス特性の
切替もできる。そこで、半導体集積回路の内部ブロック
として非常に適したものになる。As described above, according to the present invention,
Since the input and output have the same potential, a large-capacity capacitor is not required for DC blocking (cutting), and an emphasis / de-emphasis circuit can be configured using an emphasis circuit composed of transistors, resistors, and the like. In addition, the control signal can switch between emphasis and de-emphasis characteristics. Therefore, it becomes very suitable as an internal block of a semiconductor integrated circuit.
【図１】実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an example.
【図２】エンファシス特性の説明図である。FIG. 2 is an explanatory diagram of emphasis characteristics.
【図３】デエンファシス特性の説明図である。FIG. 3 is an explanatory diagram of de-emphasis characteristics.
【図４】エンファシス回路３の構成例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a configuration example of an emphasis circuit 3.
【図５】スイッチ回路２の構成例を示す回路図である。FIG. 5 is a circuit diagram showing a configuration example of a switch circuit 2.
【図６】従来例の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a conventional example.
１ オペアンプ ２ スイッチ回路 ３ エンファシス回路 1 operational amplifier 2 switch circuit 3 emphasis circuit
Claims (1)
力端子に入力されるオペアンプと、 １つの入力側がオペアンプの出力端に接続され、他の１
つの入力側がエンファシス入力端に接続されると共に、
出力側がデエンファシス信号出力端に接続され、入出力
を同電位として、入力のいずれか一方を選択して出力す
るスイッチ回路と、 入力側がスイッチ回路の出力側に接続されると共に、出
力側がオペアンプの反転入力端およびエンファシス信号
出力端に接続され、入力側からの入力される信号をエン
ファシス処理して出力するエンファシス回路と、 を有し、 スイッチの切り換えによって、エンファシスまたはデエ
ンファシスを行うことを特徴とするエンファシス・デエ
ンファシス回路。1. An operational amplifier in which a de-emphasis signal input end is input to a non-inverting input terminal, and one input side is connected to an output end of the operational amplifier and another
While one input side is connected to the emphasis input terminal,
The output side is connected to the de-emphasis signal output end, the input and output are connected to the output side of the switch circuit, and the output side of the operational amplifier An emphasis circuit, which is connected to the inverting input terminal and the emphasis signal output terminal and which processes the signal input from the input side and outputs it, and is characterized by performing emphasis or de-emphasis by switching the switch. Emphasis / de-emphasis circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324479A JPH07183746A (en) | 1993-12-22 | 1993-12-22 | Emphasis/deemphasis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324479A JPH07183746A (en) | 1993-12-22 | 1993-12-22 | Emphasis/deemphasis circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183746A true JPH07183746A (en) | 1995-07-21 |
Family
ID=18166267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324479A Pending JPH07183746A (en) | 1993-12-22 | 1993-12-22 | Emphasis/deemphasis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183746A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674313B2 (en) | 2000-09-14 | 2004-01-06 | Nec Electronics Corporation | Output buffer circuit |
-
1993
- 1993-12-22 JP JP5324479A patent/JPH07183746A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674313B2 (en) | 2000-09-14 | 2004-01-06 | Nec Electronics Corporation | Output buffer circuit |
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