JPH07182279A

JPH07182279A - Bus arbitration circuit

Info

Publication number: JPH07182279A
Application number: JP32680193A
Authority: JP
Inventors: Osamu Mitsui; 修三井
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1993-12-24
Filing date: 1993-12-24
Publication date: 1995-07-21
Anticipated expiration: 2013-09-30
Also published as: JP2806771B2

Abstract

PURPOSE:To execute bus arbitration considering the sort of a request and to shorten the processing waiting time of a processor. CONSTITUTION:A write request judging circuit 5 judges the existence of write requests from two processors. When a write request and a read request from the two processors compete with each other, a write processing processor judging circuit 6 and a read processsoring processor judging circuit 7 respectively determine a write processing processor and a read processing processor by using a processor priority signal 107 indicating priority fixedly applied to each processor. A bus output processor determining circuit 8 releases a bus to the write processing processor when a write request exists or to the read processing processor in the other case.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、特に情報処理装置のプ
ロセッサ間をつなぐバスの調停回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arbitration circuit for a bus which connects processors of an information processing apparatus.

【０００２】[0002]

【従来の技術】従来、バス調停はプロセッサに固定的に
付与されるプライオリティに基づいて行われている。2. Description of the Related Art Conventionally, bus arbitration is performed based on a priority fixedly given to a processor.

【０００３】[0003]

【発明が解決しようとする課題】上述した従来のバス調
停は、プロセッサに固定的に付与されるプライオリティ
に基づいて行われている為、同時に処理時間の長いリー
ドリクエストと処理時間の短いライトリクエストが発生
した時、リードリクエストを送出したプロセッサのプラ
イオリティの方が高かった場合ライトリクエストは長時
間待つ事になり、プロセッサの待ち時間が増大するとい
う欠点がある。Since the conventional bus arbitration described above is performed based on the priority that is fixedly assigned to the processor, a read request having a long processing time and a write request having a short processing time are simultaneously generated. If the priority of the processor that sent the read request is higher when the write request occurs, the write request has to wait for a long time, increasing the waiting time of the processor.

【０００４】[0004]

【課題を解決するための手段】本発明のバス調停回路
は、バスに接続する複数のプロセッサを一台の調停回路
により調停するシステムにおいて、各プロセッサが送出
するライトリクエスト信号を入力し、ライトリクエスト
の有無の判定を行い有りの場合ライトリクエスト信号を
入力し、プロセッサに固定的に付与されるプライオリテ
ィを使い判定を行いライト処理プロセッサ指示信号を出
力するライト処理プロセッサ判定回路と各プロセッサか
らのリードリクエスト信号を入力し、プロセッサに固定
的に付与されるプライオリティ使い判定を行ってリード
処理プロセッサ指示信号を出力するリード処理プロセッ
サ判定回路とライト処理プロセッサ指示信号とリード処
理指示信号とライトリクエスト先行信号を入力し、ライ
トリクエスト先行信号が立った場合ライト処理プロセッ
サ指示信号をそれ以外はリード処理プロセッサ指示信号
をバス出力指示信号として出力するバス出力プロセッサ
決定回路を有する事を特徴とする。According to the bus arbitration circuit of the present invention, in a system in which a plurality of processors connected to a bus are arbitrated by a single arbitration circuit, a write request signal sent from each processor is input to perform a write request. The presence or absence of the write processing signal is input and the write request signal is input, and if there is a fixed priority assigned to the processor, the write processing processor determination circuit that outputs the write processing processor instruction signal and the read request from each processor are determined. A signal is input, a priority is fixedly assigned to the processor, a priority processing decision is made, and a read processing processor instruction signal is output, and a read processing processor determination circuit, a write processing instruction signal, a read processing instruction signal, and a write request preceding signal are input. And write request advance notice Otherwise the write processor instruction signal when standing, characterized in that it has a bus output processor decision circuit for outputting a read processor instruction signal as a bus output instruction signal.

【０００５】[0005]

【実施例】本発明について図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described with reference to the drawings.

【０００６】図２は本発明のバス調停回路が使用される
システム構成図を示し、図１は本発明によるバス調停回
路の一実施例の構成を示す。FIG. 2 shows a system configuration diagram in which the bus arbitration circuit of the present invention is used, and FIG. 1 shows the configuration of an embodiment of the bus arbitration circuit according to the present invention.

【０００７】図２は、リードリクエストＡ信号１０１を
出力した時にバス出力Ａ指示信号１０３が立っていた場
合は、バス１００を介して主記憶１のリード動作を行
い、またライトリクエストＡ信号１０２を出力した時に
バス出力Ａ指示信号１０３が立っていた場合は、バス１
００を介して主記憶１のライト動作を行うプロセッサ３
と、リードリクエストＢ信号１０４を出力した時にバス
出力Ｂ指示信号１０６が立っていた場合は、バス１００
を介して主記憶１のリード動作を行い、またライトリク
エストＢ信号１０５を出力した時にバス出力Ｂ指示信号
１０６が立っていた場合は、バス１００を介して主記憶
１のライト動作を行うプロセッサ４と、リードリクエス
トＡ信号１０１とライトリクエストＡ信号１０２とリー
ドリクエストＢ信号１０４とライトリクエストＢ信号１
０５を入力し、バス１００の使用プロセッサの調停を行
い、バス出力Ａ指示信号１０３とバス出力Ｂ指示信号１
０６を出力する調停回路２から構成されたシステムを示
す。In FIG. 2, when the bus output A instruction signal 103 is raised when the read request A signal 101 is output, the main memory 1 is read through the bus 100, and the write request A signal 102 is sent. If the bus output A instruction signal 103 is standing at the time of output, the bus 1
Processor 3 that performs a write operation of the main memory 1 via 00
If the bus output B instruction signal 106 is raised when the read request B signal 104 is output,
If the bus output B instruction signal 106 is raised when the read request of the main memory 1 is performed via the bus 100 and the write request B signal 105 is output, the processor 4 performing the write operation of the main memory 1 via the bus 100. , Read request A signal 101, write request A signal 102, read request B signal 104, and write request B signal 1
05 is input to arbitrate the processor using the bus 100, and the bus output A instruction signal 103 and the bus output B instruction signal 1 are input.
6 shows a system including an arbitration circuit 2 that outputs 06.

【０００８】次に、図１を参照すると、本実施例は、ラ
イトリクエスト判定回路５，ライト処理プロセッサ判定
回路６，リード処理プロセッサ判定回路７およびバス出
力プロセッサ決定回路８から構成される。Next, referring to FIG. 1, this embodiment comprises a write request determination circuit 5, a write processing processor determination circuit 6, a read processing processor determination circuit 7 and a bus output processor determination circuit 8.

【０００９】ライトリクエスト判定回路５は、プロセッ
サ３が送出するライトリクセストＡ信号１０２とプロセ
ッサ４が送出するライトリクエストＢ信号１０５を入力
し、ライトリクエストの有無の判定を行い有りの場合は
ライトリクエスト先行信号１０８を出力する。The write request judgment circuit 5 inputs the write request A signal 102 sent from the processor 3 and the write request B signal 105 sent from the processor 4, and judges whether or not there is a write request, and if there is, a write request. The preceding signal 108 is output.

【００１０】ライト処理プロセッサ判定回路６は、プロ
セッサ３が送出するライトリクエストＡ信号１０２とプ
ロセッサ４が送出するライトリクエストＢ信号１０５と
プロセッサに固定的に付与されるプライオリティを示す
プロセッサプライオリティ信号１０７を入力し、同時に
２台のプロセッサからライトリクエストが発生した場合
プロセッサのプライオリティに従いライト処理プロセッ
サ指示信号１０９を出力する。The write processing processor determination circuit 6 inputs a write request A signal 102 sent from the processor 3, a write request B signal 105 sent from the processor 4, and a processor priority signal 107 indicating a priority fixedly assigned to the processor. Then, when a write request is issued from two processors at the same time, the write processing processor instruction signal 109 is output according to the priority of the processors.

【００１１】リード処理プロセッサ判定回路７は、プロ
セッサ３からのリードリクエストＡ信号１０１とプロセ
ッサ４からのリードリクエストＢ信号１０４とプロセッ
サに固定的に付与されるプライオリティを示すプロセッ
サプライオリティ信号１０７を入力し、同時に２台のプ
ロセッサからリードリクエストが発生した場合プロセッ
サのプライオリティに従いリード処理プロセッサ指示信
号１１０を出力する。The read processing processor determination circuit 7 inputs a read request A signal 101 from the processor 3, a read request B signal 104 from the processor 4, and a processor priority signal 107 indicating a priority fixedly assigned to the processor, When a read request is issued from two processors at the same time, the read processing processor instruction signal 110 is output according to the priority of the processors.

【００１２】また、バス出力プロセッサ決定回路８は、
ライト処理プロセッサ指示信号１０９とリード処理指示
信号１１０とライトリクエスト先行信号１０８を入力
し、ライトリクエスト先行信号１０８が立った場合はラ
イト処理プロセッサ指示信号１０９をバス出力Ａ指示信
号１０３とバス出力Ｂ指示信号１０６として出力し、ラ
イトリクエスト先行信号１０８が立たなかった場合はリ
ード処理プロセッサ指示信号１１０をバス出力Ａ指示信
号１０３とバス出力Ｂ信号１０６として出力する。Further, the bus output processor decision circuit 8 is
The write processing instruction signal 109, the read processing instruction signal 110, and the write request preceding signal 108 are input, and when the write request preceding signal 108 rises, the write processing instruction signal 109 is output to the bus output A instruction signal 103 and the bus output B instruction. When the write request preceding signal 108 does not rise, the read processor instruction signal 110 is output as the bus output A instruction signal 103 and the bus output B signal 106.

【００１３】上述のように構成された本バス調停回路
は、プロセッサに固定的に付与されるプライオリティを
示すプロセッサプライオリティ信号１０７と、プロセッ
サ３が出力するリードリクエストＡ信号１０１及びライ
トリクエストＡ信号１０２と、プロセッサ４が出力する
リードリクエストＢ信号１０４及びライトリクエストＢ
信号１０５を入力し、バス１００を使用するプロセッサ
を決定することになる。The bus arbitration circuit configured as described above includes a processor priority signal 107 indicating a priority fixedly assigned to the processor, a read request A signal 101 and a write request A signal 102 output by the processor 3. , Read request B signal 104 and write request B output by the processor 4
The signal 105 will be input and the processor that will use the bus 100 will be determined.

【００１４】[0014]

【発明の効果】以上説明したように本発明は、処理時間
の長いリードリクエストに優先して処理時間の短いライ
トリクエストを調停する為、プロセッサの総処理待ち時
間を減らす事が出来るという効果がある。As described above, the present invention arbitrates a write request having a short processing time by giving priority to a read request having a long processing time, so that the total processing waiting time of the processor can be reduced. .

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるバス調停回路の一実施例の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a bus arbitration circuit according to the present invention.

【図２】本発明のバス調停回路が使用されるシステム構
成図である。FIG. 2 is a system configuration diagram in which the bus arbitration circuit of the present invention is used.

【符号の説明】[Explanation of symbols]

１主記憶２調停回路３プロセッサ４プロセッサ５ライトリクエスト判定回路６ライト処理プロセッサ判定回路７リード処理プロセッサ判定回路８バス処理プロセッサ決定回路１００バス１０１リードリクエストＡ信号１０２リードリクエストＡ信号１０３バス出力Ａ指示信号１０４リードリクエストＢ信号１０５リードリクエストＢ信号１０６バス出力Ｂ指示信号１０７プロセッサプライオリティ信号１０８ライトリクエスト先行信号１０９ライト処理プロセッサ指示信号１１０リード処理プロセッサ指示信号 1 main memory 2 arbitration circuit 3 processor 4 processor 5 write request determination circuit 6 write processing processor determination circuit 7 read processing processor determination circuit 8 bus processing processor determination circuit 100 bus 101 read request A signal 102 read request A signal 103 bus output A instruction Signal 104 Read request B signal 105 Read request B signal 106 Bus output B instruction signal 107 Processor priority signal 108 Write request preceding signal 109 Write processing instruction signal 110 Read processing processor instruction signal

Claims

【特許請求の範囲】[Claims]

【請求項１】バスに接続する複数のプロセッサを一台
の調停回路により調停するシステムにおけるバス調停回
路において、各プロセッサが送出するライトリクエスト信号を入力
し、ライトリクエストの有無の判定を行い有りの場合は
ライトリクエスト先行信号を出力するライトリクエスト
判定回路と、前記ライトリクエスト信号を入力し、プロセッサに固定
的に付与されるプライオリティを使用して判定を行いラ
イト処理プロセッサ指示信号を出力するライト処理プロ
セッサ判定回路と、前記各プロセッサからのリードリクエスト信号を入力
し、プロセッサに固定的に付与されるプライオリティを
使用して判定を行いリード処理プロセッサ指示信号を出
力するリード処理プロセッサ判定回路と、前記ライト処理プロセッサ指示信号と前記リード処理指
示信号とライトリクエスト先行信号を入力し、ライトリ
クエスト先行信号が立った場合はライト処理プロセッサ
指示信号を、それ以外の場合はリード処理プロセッサ指
示信号をバス出力指示信号として出力するバス出力プロ
セッサ決定回路を有することを特徴とするバス調停回
路。1. A bus arbitration circuit in a system that arbitrates a plurality of processors connected to a bus by a single arbitration circuit, inputs a write request signal sent from each processor, and determines whether or not there is a write request. In the case, a write request determination circuit that outputs a write request preceding signal, and a write processing processor that inputs the write request signal and performs determination using a priority fixedly assigned to the processor and outputs a write processing processor instruction signal A determination circuit, a read processing processor determination circuit that inputs a read request signal from each processor, performs determination using a priority that is fixedly assigned to the processor, and outputs a read processing processor instruction signal, and the write processing Processor instruction signal and the above A bus output that inputs the read processing instruction signal and the write request preceding signal, and outputs the write processing processor instruction signal as the bus output instruction signal when the write request preceding signal is raised, and otherwise the read processing processor instruction signal A bus arbitration circuit having a processor decision circuit.

【請求項２】前記プロセッサに固定的に付与されるプ
ライオリティは、前記ライト処理プロセッサ指示信号を
出力する場合と前記リード処理プロセッサ指示信号を出
力する場合とで同一にすることを特徴とする請求項１記
載のバス調停回路。2. The priority fixedly assigned to the processor is the same when the write processing processor instruction signal is output and when the read processing processor instruction signal is output. 1. The bus arbitration circuit described in 1.