JPH07176746A - Insulated-gate type field-effect semiconductor device - Google Patents
Insulated-gate type field-effect semiconductor deviceInfo
- Publication number
- JPH07176746A JPH07176746A JP31431394A JP31431394A JPH07176746A JP H07176746 A JPH07176746 A JP H07176746A JP 31431394 A JP31431394 A JP 31431394A JP 31431394 A JP31431394 A JP 31431394A JP H07176746 A JPH07176746 A JP H07176746A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel formation
- interface
- semiconductor device
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路、液晶
表示パネル等に用いられる絶縁ゲート型電界効果半導体
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate field effect semiconductor device used in semiconductor integrated circuits, liquid crystal display panels and the like.
【０００２】[0002]
【従来の技術】特開昭５８−２０７３号公報に記載され
た電界効果型トランジスタは、ソース領域およびドレイ
ン領域を選択的にアニールすることにより多結晶領域と
し、チャネル形成領域を非晶質領域としている。すなわ
ち、同公報に示されている電界効果型トランジスタは、
非晶質領域の一部を選択的にアニールによって多結晶領
域としている。2. Description of the Related Art In a field effect transistor described in Japanese Patent Laid-Open No. 58-2073, a source region and a drain region are selectively annealed to form a polycrystalline region and a channel forming region is formed into an amorphous region. There is. That is, the field effect transistor shown in the publication is
Part of the amorphous region is selectively annealed to form a polycrystalline region.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、従来の
絶縁ゲート型電界効果半導体装置におけるチャネル形成
領域は、酸素、炭素、および窒素のいずれもが１ないし
３×１０20ｃｍ-3程度含む非単結晶からなっていた。酸
素、炭素、および窒素のいずれもがこのような高い濃度
で含まれている場合、絶縁ゲート型電界効果半導体装置
は、スイッチングする際の「ＯＮ」、「ＯＦＦ」特性が
悪かった。たとえば、上記のように酸素、炭素、および
窒素のいずれもがこのような高い濃度で含まれている非
単結晶半導体を用いた絶縁ゲート型電界効果半導体装置
において、良好な「ＯＮ」、「ＯＦＦ」特性を示す周波
数特性は、１ＫＨｚ程度であった。As described above, the channel forming region in the conventional insulated gate field effect semiconductor device contains oxygen, carbon and nitrogen in an amount of 1 to 3 × 10 20 cm -3. It consisted of non-single crystals. When all of oxygen, carbon, and nitrogen are contained in such a high concentration, the insulated gate field effect semiconductor device has poor “ON” and “OFF” characteristics when switching. For example, in an insulated gate field effect semiconductor device using a non-single-crystal semiconductor containing oxygen, carbon, and nitrogen at such high concentrations as described above, good "ON" and "OFF" The frequency characteristic showing the characteristic was about 1 KHz.
【０００４】また、従来の絶縁ゲート型電界効果半導体
装置は、ソース領域およびドレイン領域を選択的にアニ
ールしているため、非単結晶半導体層に結晶化されてい
ない部分が必ず残る。上記のように絶縁ゲート型電界効
果半導体装置に結晶化されていない領域が残っている場
合、絶縁ゲート型電界効果半導体装置として動作する際
に、この非晶質部分にも電流が一部流れる。非晶質部分
は、結晶化された部分と比較して高い抵抗を示すため、
電流が流れ難く、一旦流入すると蓄えられて流れ出るの
が遅い。すなわち、従来例における絶縁ゲート型電界効
果半導体装置は、電流の流れるライフタイムが長く、ヒ
ステリシス特性が出る。Further, in the conventional insulated gate field effect semiconductor device, since the source region and the drain region are selectively annealed, an uncrystallized portion always remains in the non-single crystal semiconductor layer. When an uncrystallized region remains in the insulated gate field effect semiconductor device as described above, a part of the current also flows in this amorphous portion when operating as an insulated gate field effect semiconductor device. Since the amorphous portion has a higher resistance than the crystallized portion,
It is difficult for current to flow, and once it flows in, it accumulates and then slowly flows out. That is, the insulated gate field effect semiconductor device in the conventional example has a long lifetime in which a current flows and exhibits hysteresis characteristics.
【０００５】以上のような問題を解決するために、本発
明は、スイッチング特性が良く、高い周波数に使用でき
る絶縁ゲート型電界効果半導体装置を提供することを目
的とする。In order to solve the above problems, it is an object of the present invention to provide an insulated gate field effect semiconductor device which has good switching characteristics and can be used at high frequencies.
【０００６】[0006]
【課題を解決するための手段】前記目的を達成するため
に、本発明の絶縁ゲート型電界効果半導体装置は、非単
結晶半導体層(2) にＰ型またはＮ型用の不純物を添加す
ると共に、結晶化を助長することによって形成されたソ
ース領域およびドレイン領域と、前記ソース領域および
ドレイン領域との間には、チャネル形成領域と、ゲート
絶縁膜(3) と、ゲート電極(4) とを備え、前記非単結晶
半導体層(2) は、チャネル形成領域と、ソース領域およ
びドレイン領域との接合界面と、前記チャネル形成領域
と前記ソース領域およびドレイン領域とのモホロジ的な
界面とからなり、前記モホロジ的な界面は、前記接合界
面より前記チャネル形成領域の内部にわたって設けられ
たことを特徴とする。In order to achieve the above object, in the insulated gate field effect semiconductor device of the present invention, a P-type or N-type impurity is added to the non-single crystal semiconductor layer (2). , A channel formation region, a gate insulating film (3), and a gate electrode (4) between the source region and the drain region formed by promoting crystallization and the source region and the drain region. The non-single crystal semiconductor layer (2) comprises a channel forming region, a junction interface between the source region and the drain region, and a morphological interface between the channel forming region and the source region and the drain region, The morphological interface is provided over the inside of the channel formation region from the bonding interface.
【０００７】本発明の液晶表示パネル用絶縁ゲート型電
界効果半導体装置は、非単結晶半導体層(2) にＰ型また
はＮ型用の不純物を添加すると共に、結晶化を助長する
ことによって形成されたソース領域およびドレイン領域
と、前記ソース領域およびドレイン領域との間には、チ
ャネル形成領域と、ゲート絶縁膜(3) と、ゲート電極
(4) とを備え、前記非単結晶半導体層(2) は、チャネル
形成領域と、ソース領域およびドレイン領域との接合界
面と、前記チャネル形成領域と前記ソース領域およびド
レイン領域とのモホロジ的な界面とからなり、前記モホ
ロジ的な界面は、前記接合界面より前記チャネル形成領
域の内部にわたって設けられたことを特徴とする。The insulated gate field effect semiconductor device for a liquid crystal display panel of the present invention is formed by adding a P-type or N-type impurity to the non-single crystal semiconductor layer (2) and promoting crystallization. A channel forming region, a gate insulating film (3), and a gate electrode are provided between the source region and the drain region and the source region and the drain region.
The non-single-crystal semiconductor layer (2) is provided with (4), and the non-single-crystal semiconductor layer (2) has a morphological interface between the channel formation region, the junction region between the source region and the drain region, and the channel formation region and the source region and the drain region. An interface, and the morphological interface is provided over the inside of the channel formation region from the junction interface.
【０００８】本発明の絶縁ゲート型電界効果半導体装置
または液晶表示パネル用絶縁ゲート型電界効果半導体装
置において、チャネル形成領域の内部にわたって設けら
れたモホロジ的な界面の深さは、０．３μｍないし３．
０μｍであることを特徴とする。In the insulated gate field effect semiconductor device or the insulated gate field effect semiconductor device for a liquid crystal display panel of the present invention, the depth of the morphological interface provided over the inside of the channel formation region is 0.3 μm to 3 μm. ．
It is characterized in that it is 0 μm.
【０００９】[0009]
【作 用】本発明の絶縁ゲート型電界効果半導体装置
において、ソース領域およびドレイン領域は、非単結晶
半導体層にＰ型またはＮ型の不純物を添加すると共に、
たとえば、光アニールによって結晶化が促進せしめられ
る。チャネル形成領域は、上記ソース領域およびドレイ
ン領域の間に形成されると共に、チャネル形成領域の上
に形成されたゲート絶縁膜を介してゲート電極が設けら
れている。また、前記非単結晶半導体層は、チャネル形
成領域と、ソース領域およびドレイン領域との接合界面
と、前記チャネル形成領域と前記ソース領域およびドレ
イン領域とのモホロジ的な界面とからなる。そして、結
晶構造の差からなる前記モホロジ的な界面は、前記接合
界面より、チャネル形成領域の内部にわたって設けられ
ている。そして、モホロジ的な界面をチャネル形成領域
の内部にわたって設けることは、不純物が添加された非
単結晶半導体層を光アニールする際の走査スピードおよ
び光強度を変えることによって決まる。[Operation] In the insulated gate field effect semiconductor device of the present invention, the source region and the drain region are formed by adding P-type or N-type impurities to the non-single-crystal semiconductor layer.
For example, optical annealing promotes crystallization. The channel forming region is formed between the source region and the drain region, and a gate electrode is provided via a gate insulating film formed on the channel forming region. The non-single crystal semiconductor layer includes a channel formation region, a junction interface between the source region and the drain region, and a morphological interface between the channel formation region and the source region and the drain region. The morphological interface composed of a difference in crystal structure is provided from the junction interface to the inside of the channel formation region. Providing the morphological interface over the inside of the channel formation region is determined by changing the scanning speed and the light intensity when photo-annealing the non-single-crystal semiconductor layer to which the impurity is added.
【００１０】本発明の絶縁ゲート型電界効果半導体装置
は、不純物の添加された非単結晶半導体層を結晶化した
領域とＩ型非単結晶半導体層との間に、Ｉ型非単結晶半
導体層で結晶化された領域があるため、逆バイアスに対
して大きい耐圧を持つことができるようになった。な
お、チャネル形成領域以外の領域は、結晶化を助長され
たソース領域およびドレイン領域で占められている。ま
た、本発明の絶縁ゲート型電界効果半導体装置には、ソ
ース領域およびドレイン領域に、電流の流れ難い非晶質
部分がないため、電流が流れ易く、スイッチングの際に
ダラダラ流れない。したがって、本発明の絶縁ゲート型
電界効果半導体装置は、電流の流れるライフタイムが短
く、ヒステリシス特性が出ない。すなわち、本発明の絶
縁ゲート型電界効果半導体装置は、オフ電流が少なく、
かつ「ＯＮ」、「ＯＦＦ」を高速応答で行なうことがで
きた。また、絶縁表面を有する基板上に選択的に複数の
絶縁ゲート型電界効果半導体装置を形成するために、複
数の非単結晶半導体層が形成される。In the insulated gate field effect semiconductor device of the present invention, the I-type non-single-crystal semiconductor layer is provided between the crystallized region of the impurity-doped non-single-crystal semiconductor layer and the I-type non-single-crystal semiconductor layer. Since there is a region crystallized in, it is possible to have a large breakdown voltage against reverse bias. The region other than the channel formation region is occupied by the source region and the drain region that are promoted to crystallize. In addition, in the insulated gate field effect semiconductor device of the present invention, since the source region and the drain region do not have an amorphous portion where a current hardly flows, the current easily flows, and the current does not flow dully at the time of switching. Therefore, the insulated gate field effect semiconductor device of the present invention has a short lifetime in which a current flows and does not exhibit hysteresis characteristics. That is, the insulated gate field effect semiconductor device of the present invention has a small off current,
Moreover, "ON" and "OFF" could be performed with a high-speed response. In addition, a plurality of non-single-crystal semiconductor layers are formed in order to selectively form a plurality of insulated gate field effect semiconductor devices over a substrate having an insulating surface.
【００１１】[0011]
【実 施 例】図１（Ａ）ないし（Ｃ）は本発明の一実
施例である絶縁ゲート型電界効果半導体装置の縦断面図
を示す。図１において、基板(1) は、たとえば石英ガラ
スからなり、図１(A) に示すごとく、その厚さを1.1 ｍ
ｍとし、大きさを10ｃｍ×10ｃｍとした。この基板(1)
の上面には、シラン(SiH4)のプラズマCVD(高周波数13.5
6MHz、基板温度210 ℃)により、水素が１原子％以上の
濃度に添加されたアモルファス構造を含む非単結晶半導
体(2) が、たとえば0.2 μｍの厚さに形成された。さら
に、この非単結晶半導体(2) の上面には、光CVD 法によ
り、たとえば窒化珪素膜からなるゲート絶縁膜(3) が積
層された。すなわち、ゲート絶縁膜(3) は、ジシラン
（Si2H6 ）とアンモニア（ＮＨ3 ）、またはヒドラジン
（Ｎ2 Ｈ4 ）との反応( 2537Åの波長を含む低圧水銀
灯、基板温度250 ℃) により、Si3N4 を水銀増感法を用
いることなしに1000Åの厚さに作製された。Embodiments FIGS. 1A to 1C are vertical sectional views of an insulated gate field effect semiconductor device according to an embodiment of the present invention. In FIG. 1, the substrate (1) is made of quartz glass, for example, and has a thickness of 1.1 m as shown in FIG. 1 (A).
m and the size was 10 cm × 10 cm. This board (1)
Silane (SiH 4 ) plasma CVD (high frequency 13.5
At 6 MHz and a substrate temperature of 210 ° C., a non-single-crystal semiconductor (2) containing an amorphous structure to which hydrogen was added at a concentration of 1 atomic% or more was formed to a thickness of, for example, 0.2 μm. Further, a gate insulating film (3) made of, for example, a silicon nitride film was laminated on the upper surface of the non-single crystal semiconductor (2) by a photo CVD method. That is, the gate insulating film (3) is formed by a reaction between disilane (Si 2 H 6 ) and ammonia (NH 3 ) or hydrazine (N 2 H 4 ) (low pressure mercury lamp containing a wavelength of 2537 Å, substrate temperature 250 ℃). , Si 3 N 4 was prepared to a thickness of 1000 Å without using mercury sensitization.
【００１２】この後、絶縁ゲート型電界効果半導体装置
を形成する領域(5) を除いた部分は、プラズマエッチン
グ法により除去された。プラズマエッチング反応は、CF
4 ＋O2（５％）の反応性気体を導入すると共に、図示さ
れていない平行平板電極に周波数13.56MHzを印加して、
室温で行なわれた。ゲート絶縁膜(3) は、必要に応じ
て、前記基板(1) の全面にわたって形成される。そし
て、ゲート絶縁膜(3) 上には、N + の導電型の微結晶ま
たは多結晶半導体が0.3 μｍの厚さに積層された。この
N + の半導体膜は、レジスト膜(6) を用いてフォトエッ
チング法で非所望な部分が除去され、ゲート電極(4) と
なる。After that, the portion excluding the region (5) for forming the insulated gate field effect semiconductor device was removed by the plasma etching method. The plasma etching reaction is CF
While introducing a reactive gas of 4 + O 2 (5%) and applying a frequency of 13.56 MHz to a parallel plate electrode (not shown),
Done at room temperature. The gate insulating film (3) is formed on the entire surface of the substrate (1) as required. Then, on the gate insulating film (3), N + conductive type microcrystalline or polycrystalline semiconductor was laminated to a thickness of 0.3 μm. this
The N + semiconductor film becomes a gate electrode (4) by removing an undesired part by a photoetching method using the resist film (6).
【００１３】その後、このレジスト膜(6) と、N+半導体
のゲート電極(4) と、ゲート絶縁膜(3) とからなるゲー
ト部をマスクとして、ソ−ス、ドレインとなる領域に
は、イオン注入法により、１×1020ｃｍ-3の濃度に図１
(B) に示すごとく、一導電型の不純物、たとえばリンが
添加され、一対の不純物領域(7) 、(8) となった。さら
に、基板(1) は、その全体に対し、ゲート電極(4) のレ
ジスト膜(6) が除去された後、強紫外光(10)の光アニ−
ル処理が行なわれた。すなわち、超高圧水銀灯（出力5K
W 、波長250 ないし600 ｎｍ、光径15ｍｍ、長さ180 ｍ
ｍ) に対し裏面側は、放物面の反射鏡を用い前方に石英
のシリンドリカルレンズ（焦点距離150 ｃｍ、集光部幅
2 ｍｍ、長さ180 ｍｍ) により、線状に照射部を構成し
た。この照射部に対し基板(1) の照射面は、線状の照射
部に対して直交する方向に、5 ないし50ｃｍ/ 分の速度
で走査( スキャン) され、基板10ｃｍ×10ｃｍの全面に
強紫外光(10)が照射されるようにした。Thereafter, with the gate portion composed of the resist film (6), the gate electrode (4) of N + semiconductor, and the gate insulating film (3) used as a mask, the regions to be the source and drain are The concentration of 1 × 10 20 cm -3 was obtained by the ion implantation method.
As shown in (B), an impurity of one conductivity type, for example, phosphorus was added to form a pair of impurity regions (7) and (8). Furthermore, the substrate (1) was exposed to light of the strong ultraviolet light (10) after the resist film (6) of the gate electrode (4) was removed.
Processing was performed. That is, ultra high pressure mercury lamp (output 5K
W, wavelength 250 to 600 nm, light diameter 15 mm, length 180 m
On the other hand, the back side uses a parabolic reflector and a quartz cylindrical lens in front (focal length 150 cm, converging part width
2 mm and length 180 mm), the irradiation part was formed linearly. The irradiation surface of the substrate (1) is scanned at a speed of 5 to 50 cm / min in the direction orthogonal to the linear irradiation portion with respect to this irradiation portion, and the entire surface of the substrate 10 cm × 10 cm is exposed to strong ultraviolet light. Light (10) was applied.
【００１４】ゲート電極(4) は、ゲート電極(4) 側にリ
ンが多量に添加されているため、十分光を吸収し多結晶
化した。また、不純物領域(7) 、(8) は、一度溶融し再
結晶化することにより走査する方向、すなわち、Ｘ方向
に溶融、再結晶をシフト（移動）させた。その結果、単
に全面を均一に加熱または光照射するのみに比べ、成長
機構が加わるため結晶粒径を大きくすることができた。
絶縁基板上に選択的に非単結晶半導体が形成され、この
非単結晶半導体のゲート電極(4) で覆われたチャネル形
成領域を除き、他部の非単結晶半導体は、ソース領域ま
たはドレイン領域の全ての非単結晶半導体の結晶化を助
長せしめることができる。この強紫外光アニ−ルにより
多結晶化した領域は、不純物領域(7) 、(8) の下側の全
領域にまで及ぶ必要がない。Since the gate electrode (4) has a large amount of phosphorus added to the side of the gate electrode (4), it has sufficiently absorbed light to be polycrystallized. Further, the impurity regions (7) and (8) were melted and recrystallized once, so that the melting and recrystallization were shifted (moved) in the scanning direction, that is, the X direction. As a result, the crystal grain size could be increased because a growth mechanism was added as compared with the case where the entire surface was uniformly heated or irradiated with light.
A non-single-crystal semiconductor is selectively formed on an insulating substrate, and the non-single-crystal semiconductor of the other part is the source region or the drain region except for the channel formation region covered with the gate electrode (4) of the non-single-crystal semiconductor. The crystallization of all the non-single crystal semiconductors can be promoted. The region polycrystallized by the strong ultraviolet light anneal does not have to extend to the entire region below the impurity regions (7) and (8).
【００１５】図１において、線(11)、(11') で示したご
とく、その上層部のみが少なくとも結晶化し、不純物領
域(7) 、(8) を活性にすることが重要である。さらに、
そのソース領域およびドレイン領域の端部(15)、(15')
は、ゲート電極の端部(16)、(16') に対し、チャネル領
域側に入り込むように設けられている。そして、Ｎ型不
純物領域 (7)、(8) 、Ｉ型半導体領域(2) 、接合界面(1
7)、(17') からなるチャネル形成領域は、Ｉ型半導体領
域(2)における非単結晶半導体、および不純物領域から
入り込んだ結晶化半導体から構成されるハイブリッド構
造となっている。このＩ型半導体領域(2) 内の結晶化半
導体の程度は、光アニ−ルの走査スピ−ド、強度（照
度）によって決められる。As shown by lines (11) and (11 ') in FIG. 1, it is important that only the upper layer portion thereof is crystallized and the impurity regions (7) and (8) are activated. further,
Edges (15), (15 ') of its source and drain regions
Are provided so as to enter the channel region side with respect to the ends (16) and (16 ′) of the gate electrode. Then, the N-type impurity regions (7) and (8), the I-type semiconductor region (2), and the junction interface (1
The channel forming region composed of 7) and (17 ′) has a hybrid structure composed of a non-single crystal semiconductor in the I-type semiconductor region (2) and a crystallized semiconductor that has entered from the impurity region. The degree of the crystallized semiconductor in the I-type semiconductor region (2) is determined by the scanning speed of the optical anneal and the intensity (illuminance).
【００１６】図１（Ｂ）の工程の後、ポリイミド樹脂
は、全面に２μｍの厚さにコ−トされる。そして、ポリ
イミド樹脂には、電極穴(13)、(13') が形成された後、
アルミニュ−ムのオ−ムコンタクトおよびそのリ−ド(1
4)、(14') が形成される。このコンタクトの一方は、ソ
ース領域上面に、また他方は、ドレイン領域上面および
側面に形成されている。このコンタクトは、一部ガラス
基板上にまでわたって設けられており、電極穴(13)、(1
3') を大きく形成することができる。このため、ソース
領域およびドレイン領域の外側に不要の非晶質領域がな
いことが特徴である。After the step of FIG. 1B, the polyimide resin is coated on the entire surface to a thickness of 2 μm. Then, in the polyimide resin, after the electrode holes (13) and (13 ') are formed,
Aluminum om contact and its lead (1
4) and (14 ') are formed. One of the contacts is formed on the upper surface of the source region and the other is formed on the upper surface and the side surface of the drain region. This contact is provided up to part of the glass substrate, and the electrode holes (13), (1
3 ') can be formed large. For this reason, there is no unnecessary amorphous region outside the source region and the drain region.
【００１７】また、液晶ディスプレイにおける液晶表示
素子用の制御用絶縁ゲート型電界効果半導体装置として
の実行面積を少なくし、結果として開口率の向上をはか
ることができる。２層目のリード(14)、(14') は、形成
する際に、ゲート電極(4) と連結してもよい。この光ア
ニ−ルの結果は、シ−ト抵抗が光照射前の４×10-3(オ
ームｃｍ) -1から１×10+2( オームｃｍ) -1になり、光
アニール前と比べ電気伝導度特性が向上した。Further, it is possible to reduce an effective area as a control insulated gate field effect semiconductor device for a liquid crystal display element in a liquid crystal display, and as a result, it is possible to improve an aperture ratio. The leads (14), (14 ') of the second layer may be connected to the gate electrode (4) when they are formed. The result of this optical annealing is that the sheet resistance changes from 4 × 10 −3 (ohm cm) −1 before light irradiation to 1 × 10 +2 (ohm cm) −1, which is higher than that before light annealing. The conductivity characteristics are improved.
【００１８】図２は本発明の実施例によるドレイン電流
─ドレイン電圧の特性を示す図である。チャネル形成領
域の長さが10μｍの場合、チャネル幅が１ｍｍの条件下
において、６０Ｖまで作ることができた。これはゲート
電圧ＶGG＝１０Ｖとした時の条件である。これはこの接
合領域がアモルファス構造の従来例の絶縁ゲート型電界
効果半導体装置が３０Ｖないし５０Ｖと大きくばらつく
ことを考えると、大きな進歩であった。FIG. 2 is a graph showing characteristics of drain current-drain voltage according to the embodiment of the present invention. When the length of the channel forming region was 10 μm, it was possible to produce up to 60 V under the condition that the channel width was 1 mm. This is the condition when the gate voltage V GG = 10V. This is a great advance, considering that the conventional insulated gate field effect semiconductor device having an amorphous structure in the junction region varies greatly from 30V to 50V.
【００１９】本実施例は、下側から漸次被膜を形成し加
工するという製造工程を採用したため、大面積大規模集
積化を行なうことが可能になった。そのため、大面積、
たとえば、30ｃｍ×30ｃｍのパネル内に５００個×５０
０個の絶縁ゲート型電界効果半導体装置の作製すらも可
能とすることができ、液晶表示素子の制御用絶縁ゲート
型電界効果半導体装置として応用することができた。光
アニ−ルプロセスによる400 ℃以下の低温処理であるた
め、多結晶化または単結晶化した半導体がその内部の水
素またはハロゲン元素を放出させることを防ぐことがで
きた。また、光アニ−ルは、基板全面に対して同時に行
なうのではなく、一端より他端に走査させた。This embodiment employs a manufacturing process in which a coating film is gradually formed and processed from the lower side, so that large area and large scale integration can be performed. Therefore, a large area,
For example, 500 pieces x 50 in a 30 cm x 30 cm panel
It was possible to manufacture even zero insulated gate field effect semiconductor devices, and it could be applied as an insulated gate field effect semiconductor device for controlling liquid crystal display elements. Since it was a low temperature treatment of 400 ° C. or lower by the photo-annealing process, it was possible to prevent the polycrystallized or single crystallized semiconductor from releasing hydrogen or halogen element therein. Further, the optical annealing was performed not from the entire surface of the substrate at the same time, but from one end to the other end.
【００２０】このため、筒状の超高圧水銀灯から照射さ
れた光は、放物ミラ−および石英レンズにより線状に集
光された。そして、この線状に集光された光は、これと
直交した方向に基板を走査することにより非単結晶半導
体表面を光アニ−ルすることができた。この光アニ−ル
は、紫外線で行なうため、非単結晶半導体の表面より内
部方向への結晶化を助長させた。このため、十分に多結
晶化または単結晶化された表面近傍の不純物領域は、チ
ャネル形成領域におけるゲート絶縁膜のごく近傍に流れ
る電流制御を支障なく行なうことが可能となった。光照
射アニ−ル工程に際し、チャネル形成領域に添加された
水素またはハロゲン元素は、まったく影響を受けず、非
単結晶半導体の状態を保持できるため、オフ電流を単結
晶半導体の1/103 ないし1/105 にすることができる。Therefore, the light emitted from the cylindrical ultrahigh pressure mercury lamp was linearly condensed by the parabolic mirror and the quartz lens. The linearly condensed light was able to optically anneal the surface of the non-single-crystal semiconductor by scanning the substrate in a direction orthogonal to this. Since this optical annealing is performed by ultraviolet rays, crystallization is promoted inward from the surface of the non-single crystal semiconductor. Therefore, the sufficiently polycrystallized or single-crystallized impurity region near the surface can control the current flowing in the channel formation region in the immediate vicinity of the gate insulating film without any trouble. Light irradiation annealing - Upon le step, hydrogen or a halogen element added to the channel formation region is not affected at all, since it is possible to hold the non-single-crystal semiconductor state, the off-current to 1/10 3 to the single crystal semiconductor It can be 1/10 5 .
【００２１】ソ−ス領域およびドレイン領域は、ゲート
電極を作った後、光アニ−ルで作製するため、ゲート絶
縁物界面に汚物が付着せずに、特性を安定させる。さら
に、従来より公知の方法に比べ、基板材料として石英ガ
ラスのみならず任意の基板であるソ−ダガラス、耐熱性
有機フィルムをも用いることができる。異種材料界面で
あるチャネル形成領域を構成する非単結晶半導体─ゲー
ト絶縁物─ゲート電極の形成は、同一反応炉内でのプロ
セスにより、大気に触れさせることなく作り得るため、
界面凖位の発生が少ないという特長を有する。Since the source region and the drain region are formed by optical annealing after forming the gate electrode, contaminants do not adhere to the interface of the gate insulator and the characteristics are stabilized. Further, as compared with the conventionally known method, not only quartz glass but also any substrate such as soda glass and heat resistant organic film can be used as the substrate material. The formation of the non-single-crystal semiconductor-gate insulator-gate electrode that forms the channel formation region, which is the interface of different materials, can be made by the process in the same reaction furnace without exposing to the atmosphere.
It has the feature that there are few interface depressions.
【００２２】なお、本実施例において、チャネル形成領
域の非単結晶半導体の酸素、炭素および窒素のいずれも
が５×1018ｃｍ-3以下の不純物濃度であることが重要で
ある。すなわち、これらが従来公知の絶縁ゲート型電界
効果半導体装置においては、チャネル層に１ないし3 ×
1020ｃｍ-3の濃度に混合している。この従来例における
非単結晶半導体を用いるＰチャネル型絶縁ゲート型電界
効果半導体装置は、本実施例における絶縁ゲート型電界
効果半導体装置の有する特性の１／３以下の電流しか流
れない。そして、上記従来例における非単結晶半導体を
用いた絶縁ゲート型電界効果半導体装置のヒステリシス
特性は、ＩDD─ＶGG特性にドレイン電界を２×106V/ ｃ
ｍ以上加える場合に観察されてしまった。また、本実施
例のように、非単結晶半導体中の酸素を５×1018ｃｍ-3
以下とすると、３×106V/ ｃｍの電圧においてもヒステ
リシスの存在が観察されなかった。In this embodiment, it is important that the non-single crystal semiconductor in the channel forming region has an impurity concentration of 5 × 10 18 cm -3 or less for all of oxygen, carbon and nitrogen. That is, in the conventionally known insulated gate field effect semiconductor device, the channel layer has 1 to 3 ×.
It is mixed at a concentration of 10 20 cm -3 . The P-channel insulated gate field effect semiconductor device using the non-single crystal semiconductor in the conventional example flows only 1/3 or less of the characteristic of the insulated gate field effect semiconductor device in the present embodiment. The hysteresis characteristic of the insulated gate field effect semiconductor device using the non-single-crystal semiconductor in the above-mentioned conventional example shows the I DD ─V GG characteristic and the drain electric field of 2 × 10 6 V / c.
It was observed when adding more than m. In addition, as in this embodiment, oxygen in the non-single crystal semiconductor is 5 × 10 18 cm −3.
Below, no hysteresis was observed even at a voltage of 3 × 10 6 V / cm.
【００２３】[0023]
【発明の効果】本発明によれば、非単結晶半導体層に、
チャネル形成領域とソース領域およびドレイン領域との
接合界面、また、チャネル形成領域とソース領域および
ドレイン領域とのモホロジ的な界面とを設け、モホロジ
的な界面を前記接合界面よりチャネル形成領域の内部に
わたって設けたため、逆バイアスに対して接合の破壊電
圧を高くとることができるようになった。本発明によれ
ば、チャネル形成領域以外の非単結晶半導体層を全て結
晶化を助長させているため、絶縁ゲート型電界効果半導
体装置のスイッチング特性は、高い周波数において追従
できる。本発明によれば、ソース領域およびドレイン領
域周辺に非晶質からなる電流が流れ難く、かつ一旦電流
を蓄えると流出し難い領域がないため、ゲート電圧対ド
レイン電流の特性にヒステリシスが出ない。According to the present invention, the non-single crystal semiconductor layer is
A junction interface between the channel forming region and the source region and the drain region and a morphological interface between the channel forming region and the source region and the drain region are provided, and the morphological interface extends from the junction interface to the inside of the channel forming region. Since it is provided, the breakdown voltage of the junction can be made higher than the reverse bias. According to the present invention, the non-single-crystal semiconductor layer other than the channel formation region is all promoted to be crystallized, so that the switching characteristics of the insulated gate field effect semiconductor device can follow at a high frequency. According to the present invention, there is no region around the source region and the drain region in which an amorphous current hardly flows, and once the current is stored, it does not easily flow out, so that there is no hysteresis in the gate voltage-drain current characteristics.
【図１】（Ａ）ないし（Ｃ）は本発明の一実施例である
絶縁ゲート型電界効果半導体装置の縦断面図を示す。1A to 1C are vertical sectional views of an insulated gate field effect semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施例によるドレイン電流─ドレイン
電圧の特性を示す図である。FIG. 2 is a diagram showing a drain current-drain voltage characteristic according to an embodiment of the present invention.
１・・・基板 ２・・・非単結晶半導体層 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・絶縁ゲート型電界効果半導体装置を形成する領
域 ６・・・レジスト膜 ７、８・・・不純物領域 １０・・・強紫外光 １１、１１′・・・線 １３、１３′・・・電極穴 １４、１４′・・・リード １５、１５′・・・ソース領域およびドレイン領域の端
部 １６、１６′・・・ゲート電極の端部 １７、１７′・・・接合界面DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Non-single-crystal semiconductor layer 3 ... Gate insulating film 4 ... Gate electrode 5 ... Area | region which forms an insulated gate field effect semiconductor device 6 ... Resist film 7, 8 ... Impurity region 10 ... Strong ultraviolet light 11, 11 '... Line 13, 13' ... Electrode hole 14, 14 '... Lead 15, 15' ... Source region and drain region Edges 16 and 16 '... Edges of gate electrode 17 and 17' ... Bonding interface
Claims (3)
不純物を添加すると共に、結晶化を助長することによっ
て形成されたソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域との間には、チャネ
ル形成領域と、ゲート絶縁膜と、ゲート電極とを備え、 前記非単結晶半導体層は、チャネル形成領域と、ソース
領域およびドレイン領域との接合界面と、前記チャネル
形成領域と前記ソース領域およびドレイン領域とのモホ
ロジ的な界面とからなり、 前記モホロジ的な界面は、前記接合界面より前記チャネ
ル形成領域の内部にわたって設けられたことを特徴とす
る絶縁ゲート型電界効果半導体装置。1. A source region and a drain region formed by adding a P-type or N-type impurity to a non-single-crystal semiconductor layer and promoting crystallization, and between the source region and the drain region. Includes a channel formation region, a gate insulating film, and a gate electrode, and the non-single-crystal semiconductor layer includes a channel formation region, a junction interface between the source region and the drain region, the channel formation region and the source. An insulated gate field effect semiconductor device, comprising: a morphological interface between a region and a drain region, the morphological interface being provided from the junction interface to inside the channel formation region.
半導体装置において、 非単結晶半導体層にＰ型またはＮ型用の不純物を添加す
ると共に、結晶化を助長することによって形成されたソ
ース領域およびドレイン領域と、 前記ソース領域およびドレイン領域との間には、チャネ
ル形成領域と、ゲート絶縁膜と、ゲート電極とを備え、 前記非単結晶半導体層は、チャネル形成領域と、ソース
領域およびドレイン領域との接合界面と、前記チャネル
形成領域と前記ソース領域およびドレイン領域とのモホ
ロジ的な界面とからなり、 前記モホロジ的な界面は、前記接合界面より前記チャネ
ル形成領域の内部にわたって設けられたことを特徴とす
る液晶表示パネル用絶縁ゲート型電界効果半導体装置。2. An insulated gate field effect semiconductor device for a liquid crystal display panel, comprising: a source region formed by adding a P-type or N-type impurity to a non-single-crystal semiconductor layer and promoting crystallization; A channel formation region, a gate insulating film, and a gate electrode are provided between the drain region and the source region and the drain region, and the non-single crystal semiconductor layer includes the channel formation region, the source region, and the drain region. And a morphological interface between the channel formation region and the source region and the drain region, the morphological interface is provided from the junction interface to the inside of the channel formation region. A characteristic insulated gate field effect semiconductor device for a liquid crystal display panel.
いて、チャネル形成領域の内部にわたって設けられたモ
ホロジ的な界面の深さは、０．３μｍないし３．０μｍ
であることを特徴とする絶縁ゲート型電界効果半導体装
置。3. The depth of the morphological interface provided over the inside of the channel formation region according to claim 1 or 2, is 0.3 μm to 3.0 μm.
Insulated gate field effect semiconductor device characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314313A JP2996888B2 (en) | 1994-11-25 | 1994-11-25 | Insulated gate field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314313A JP2996888B2 (en) | 1994-11-25 | 1994-11-25 | Insulated gate field effect semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10025184A Division JPS60245173A (en) | 1984-05-18 | 1984-05-18 | Insulated gate type semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08333063A Division JP3125982B2 (en) | 1996-11-29 | 1996-11-29 | Insulated gate field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176746A true JPH07176746A (en) | 1995-07-14 |
| JP2996888B2 JP2996888B2 (en) | 2000-01-11 |
Family
ID=18051851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6314313A Expired - Lifetime JP2996888B2 (en) | 1994-11-25 | 1994-11-25 | Insulated gate field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996888B2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550663A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| JPS56108231A (en) * | 1980-02-01 | 1981-08-27 | Ushio Inc | Annealing method of semiconductor wafer |
| JPS582073A (en) * | 1981-06-29 | 1983-01-07 | Sony Corp | Field effect transistor |
| JPS5935423A (en) * | 1982-08-24 | 1984-02-27 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
| JPS5975670A (en) * | 1982-10-25 | 1984-04-28 | Seiko Epson Corp | Manufacture of thin film semiconductor device |
-
1994
- 1994-11-25 JP JP6314313A patent/JP2996888B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550663A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| JPS56108231A (en) * | 1980-02-01 | 1981-08-27 | Ushio Inc | Annealing method of semiconductor wafer |
| JPS582073A (en) * | 1981-06-29 | 1983-01-07 | Sony Corp | Field effect transistor |
| JPS5935423A (en) * | 1982-08-24 | 1984-02-27 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
| JPS5975670A (en) * | 1982-10-25 | 1984-04-28 | Seiko Epson Corp | Manufacture of thin film semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996888B2 (en) | 2000-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60245173A (en) | Insulated gate type semiconductor device | |
| JPS60245172A (en) | Insulated gate type semiconductor device | |
| JP3125982B2 (en) | Insulated gate field effect semiconductor device | |
| JP2996887B2 (en) | Insulated gate field effect semiconductor device | |
| JP2996854B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2996888B2 (en) | Insulated gate field effect semiconductor device | |
| JP2789171B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2789168B2 (en) | Method for manufacturing insulated gate field effect semiconductor device for liquid crystal display panel | |
| JP3125989B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2648788B2 (en) | Insulated gate field effect semiconductor device | |
| JP2789170B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2648783B2 (en) | Insulated gate field effect semiconductor device for liquid crystal display panel | |
| JP2996902B2 (en) | Insulated gate field effect semiconductor device for liquid crystal display panel and method of manufacturing the same | |
| JP3127441B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP3125983B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2648785B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP3125981B2 (en) | Insulated gate field effect semiconductor device | |
| JP3383262B2 (en) | Driving method of insulated gate field effect semiconductor device | |
| JP3401533B2 (en) | LCD panel | |
| JP3393535B2 (en) | LCD panel | |
| JP2648784B2 (en) | Insulated gate field effect semiconductor device for liquid crystal display panel | |
| JP3401532B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP3401531B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP2000340803A (en) | Manufacture for insulated gate field-effect semiconductor device | |
| JP2000340802A (en) | Insulated gate field-defect semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |