JPH07175536A - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- JPH07175536A JPH07175536A JP5317231A JP31723193A JPH07175536A JP H07175536 A JPH07175536 A JP H07175536A JP 5317231 A JP5317231 A JP 5317231A JP 31723193 A JP31723193 A JP 31723193A JP H07175536 A JPH07175536 A JP H07175536A
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- input
- voltage
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Abstract
(57)【要約】
【目的】トランスコンダクタのトランスコンダクタンス
を必要以上に大きくすることなく入力電流の誤差を小さ
くできるカレントミラー回路を提供する。 【構成】第1および第2のトランスコンダクタ1,2に
より構成され、電流入力端子3に流れる入力電流と方向
が反転した出力電流を電流出力端子4から取り出すカレ
ントミラー回路において、電流入力端子3と第1のトラ
ンスコンダクタ1の入力端との間に電圧増幅器5を配置
し、第1のトランスコンダクタ1の出力を電流入力端子
3側に帰還する。
を必要以上に大きくすることなく入力電流の誤差を小さ
くできるカレントミラー回路を提供する。 【構成】第1および第2のトランスコンダクタ1,2に
より構成され、電流入力端子3に流れる入力電流と方向
が反転した出力電流を電流出力端子4から取り出すカレ
ントミラー回路において、電流入力端子3と第1のトラ
ンスコンダクタ1の入力端との間に電圧増幅器5を配置
し、第1のトランスコンダクタ1の出力を電流入力端子
3側に帰還する。
Description
【0001】
【産業上の利用分野】本発明は、カレントミラー回路に
関する。
関する。
【0002】
【従来の技術】カレントミラー回路は、電流の大きさが
入力電流に比例し電流の方向が入力電流に対して反転し
た出力電流を発生する回路であり、従来より増幅器のバ
イアス回路などに多く使用されている。
入力電流に比例し電流の方向が入力電流に対して反転し
た出力電流を発生する回路であり、従来より増幅器のバ
イアス回路などに多く使用されている。
【0003】従来のカレントミラー回路の基本構成を図
7に示す。このカレントミラー回路は二つの電圧−電流
変換手段(以下、トランスコンダクタという)1,2を
用いて構成される。すなわち、電流入力端子3には第1
のトランスコンダクタ1と第2のトランスコンダクタ2
の入力端が共通に接続され、第1のトランスコンダクタ
1の出力端はその入力端つまり電流入力端子3に接続さ
れ、第2のトランスコンダクタ2の出力端は電流出力端
子4に接続される。電流入力端子3に入力される入力電
流Iinと、電流出力端子4より出力される出力電流Iou
t は、例えば矢印で示されるように逆向きとなる。
7に示す。このカレントミラー回路は二つの電圧−電流
変換手段(以下、トランスコンダクタという)1,2を
用いて構成される。すなわち、電流入力端子3には第1
のトランスコンダクタ1と第2のトランスコンダクタ2
の入力端が共通に接続され、第1のトランスコンダクタ
1の出力端はその入力端つまり電流入力端子3に接続さ
れ、第2のトランスコンダクタ2の出力端は電流出力端
子4に接続される。電流入力端子3に入力される入力電
流Iinと、電流出力端子4より出力される出力電流Iou
t は、例えば矢印で示されるように逆向きとなる。
【0004】このカレントミラー回路の入力インピーダ
ンスは、第1のトランスコンダクタ1のトランスコンダ
クタンスをgm1とすると、1/gm1となる。従っ
て、電流入力端子3に接続される入力電流源(図示せ
ず)が有限の出力インピーダンスを持つ場合、その入力
電流源の電流を入力電流源の出力インピーダンスとカレ
ントミラー回路の入力インピーダンス(1/gm1)と
で分流した電流がカレントミラー回路の入力電流とな
る。すなわち、カレントミラー回路の入力電流が入力電
流源の電流に対して誤差を持つことになる。
ンスは、第1のトランスコンダクタ1のトランスコンダ
クタンスをgm1とすると、1/gm1となる。従っ
て、電流入力端子3に接続される入力電流源(図示せ
ず)が有限の出力インピーダンスを持つ場合、その入力
電流源の電流を入力電流源の出力インピーダンスとカレ
ントミラー回路の入力インピーダンス(1/gm1)と
で分流した電流がカレントミラー回路の入力電流とな
る。すなわち、カレントミラー回路の入力電流が入力電
流源の電流に対して誤差を持つことになる。
【0005】このようなカレントミラー回路の入力電流
誤差は、通常は大きな問題とならない。例えばカレント
ミラー回路を増幅器のバイアス回路に用いた場合、この
入力電流の誤差が増幅器の性能に大きな影響を与えるこ
とはない。しかし、信号を電流の大小で表現するような
いわゆるカレントモードの回路や信号伝送系では、カレ
ントミラー回路の入力電流誤差は信号伝送精度の劣化を
来たすことになり、大きな問題となる。
誤差は、通常は大きな問題とならない。例えばカレント
ミラー回路を増幅器のバイアス回路に用いた場合、この
入力電流の誤差が増幅器の性能に大きな影響を与えるこ
とはない。しかし、信号を電流の大小で表現するような
いわゆるカレントモードの回路や信号伝送系では、カレ
ントミラー回路の入力電流誤差は信号伝送精度の劣化を
来たすことになり、大きな問題となる。
【0006】カレントミラー回路の入力電流誤差を小さ
くするには、入力インピーダンスを下げればよく、その
ためには例えばトランスコンダクタンスgm1を大きく
すればよい。しかし、gm1を大きくするには、バイポ
ーラトランジスタでは電流を大きくするか、またはMO
Sトランジスタではサイズを大きくする必要があり、消
費電流やチップ面積の増大を考慮すると限界がある。
くするには、入力インピーダンスを下げればよく、その
ためには例えばトランスコンダクタンスgm1を大きく
すればよい。しかし、gm1を大きくするには、バイポ
ーラトランジスタでは電流を大きくするか、またはMO
Sトランジスタではサイズを大きくする必要があり、消
費電流やチップ面積の増大を考慮すると限界がある。
【0007】
【発明が解決しようとする課題】このように従来のカレ
ントミラー回路は、入力インピーダンスに起因する入力
電流の誤差が発生し、これがカレントモードの回路や信
号伝送系においては大きな問題となっている。この電流
誤差を小さくするためにトランスコンダクタのトランス
コンダクタンスを大きくする方法では、電流を大きくす
るかトランジスタサイズを大きくする必要があり、消費
電流やチップ面積の点で限界があった。
ントミラー回路は、入力インピーダンスに起因する入力
電流の誤差が発生し、これがカレントモードの回路や信
号伝送系においては大きな問題となっている。この電流
誤差を小さくするためにトランスコンダクタのトランス
コンダクタンスを大きくする方法では、電流を大きくす
るかトランジスタサイズを大きくする必要があり、消費
電流やチップ面積の点で限界があった。
【0008】本発明は、このような従来の問題点を解消
するためになされたもので、トランスコンダクタンスを
必要以上に大きくすることなく、従って消費電流やチッ
プ面積の増大を伴うことなく、入力電流の誤差を小さく
できるカレントミラー回路を提供することを目的とす
る。
するためになされたもので、トランスコンダクタンスを
必要以上に大きくすることなく、従って消費電流やチッ
プ面積の増大を伴うことなく、入力電流の誤差を小さく
できるカレントミラー回路を提供することを目的とす
る。
【0009】
【課題を解決するための手段】上記の課題を解決するた
め、本発明のカレントミラー回路は、電流入力端子に入
力端が接続された電圧増幅器と、この電圧増幅器の出力
端に入力端が接続され、前記電流入力端子に出力端が接
続された第1のトランスコンダクタと、前記第1のトラ
ンスコンダクタの入力端と共通に入力端が接続され、電
流出力端子に出力端が接続された第2のトランスコンダ
クタとを備えることを基本的な特徴とする。すなわち、
電流入力端子と第1のトランスコンダクタの入力端との
間に電圧増幅器を配置し、第1のトランスコンダクタの
出力を電圧増幅器の入力端、つまり電流入力端子側に帰
還するようにしたものである。
め、本発明のカレントミラー回路は、電流入力端子に入
力端が接続された電圧増幅器と、この電圧増幅器の出力
端に入力端が接続され、前記電流入力端子に出力端が接
続された第1のトランスコンダクタと、前記第1のトラ
ンスコンダクタの入力端と共通に入力端が接続され、電
流出力端子に出力端が接続された第2のトランスコンダ
クタとを備えることを基本的な特徴とする。すなわち、
電流入力端子と第1のトランスコンダクタの入力端との
間に電圧増幅器を配置し、第1のトランスコンダクタの
出力を電圧増幅器の入力端、つまり電流入力端子側に帰
還するようにしたものである。
【0010】また、本発明は第2のトランスコンダクタ
の出力段をレギュレーテッドカスコード構成として出力
端の電位を一定電位に制御するための電位制御手段をさ
らに備えることを特徴とする。
の出力段をレギュレーテッドカスコード構成として出力
端の電位を一定電位に制御するための電位制御手段をさ
らに備えることを特徴とする。
【0011】さらに、本発明は電圧増幅器を差動増幅器
(第1の差動増幅器)によって構成し、この第1の差動
増幅器の一方の入力端を電流入力端子に接続し、他方の
入力端に基準電位を与えると共に、第2の差動増幅器の
一方の入力端を第2のトランスコンダクタの出力端に接
続し、他方の入力端に第1の差動増幅器に与えられた基
準電位と同じ基準電位を与えるようにし、第2のトラン
スコンダクタの出力端と電流出力端子との間に電位制御
手段を挿入して第2のトランスコンダクタの出力段をレ
ギュレーテッドカスコード構成とし、第2の差動増幅器
の出力に従って第2のトランスコンダクタの出力端の電
位を電流入力端子と同電位となるように制御することを
特徴とする。また、本発明においては第1および第2の
トランスコンダクタを相補型トランジスタ対により構成
してもよい。
(第1の差動増幅器)によって構成し、この第1の差動
増幅器の一方の入力端を電流入力端子に接続し、他方の
入力端に基準電位を与えると共に、第2の差動増幅器の
一方の入力端を第2のトランスコンダクタの出力端に接
続し、他方の入力端に第1の差動増幅器に与えられた基
準電位と同じ基準電位を与えるようにし、第2のトラン
スコンダクタの出力端と電流出力端子との間に電位制御
手段を挿入して第2のトランスコンダクタの出力段をレ
ギュレーテッドカスコード構成とし、第2の差動増幅器
の出力に従って第2のトランスコンダクタの出力端の電
位を電流入力端子と同電位となるように制御することを
特徴とする。また、本発明においては第1および第2の
トランスコンダクタを相補型トランジスタ対により構成
してもよい。
【0012】
【作用】本発明によるカレントミラー回路では、第1の
トランスコンダクタの入力側に配置した電圧増幅器のゲ
インをAとすれば、カレントミラー回路の入力インピー
ダンスは電圧増幅器がない場合に比較して1/Aとな
り、ゲインAを大きくとることで大幅に低下する。従っ
て、電流入力端子に接続される入力電流源の出力インピ
ーダンスの影響による入力電流誤差が減少する。この場
合、トランスコンダクタのトランスコンダクタンスを大
きくして入力インピーダンスを下げる方法と異なり、消
費電流やチップ面積を増大させることがない。
トランスコンダクタの入力側に配置した電圧増幅器のゲ
インをAとすれば、カレントミラー回路の入力インピー
ダンスは電圧増幅器がない場合に比較して1/Aとな
り、ゲインAを大きくとることで大幅に低下する。従っ
て、電流入力端子に接続される入力電流源の出力インピ
ーダンスの影響による入力電流誤差が減少する。この場
合、トランスコンダクタのトランスコンダクタンスを大
きくして入力インピーダンスを下げる方法と異なり、消
費電流やチップ面積を増大させることがない。
【0013】また、第1のトランスコンダクタの出力端
の電位を一定電位に制御すれば、カレントミラー回路の
出力インピーダンスが大幅に増大するため、電流出力端
子に接続される負荷の電位の影響による出力電流の変動
がなく、安定した出力電流が取り出される。
の電位を一定電位に制御すれば、カレントミラー回路の
出力インピーダンスが大幅に増大するため、電流出力端
子に接続される負荷の電位の影響による出力電流の変動
がなく、安定した出力電流が取り出される。
【0014】さらに、電圧増幅器に第1の差動増幅器を
用いると共に、第2の差動増幅器を用いて第2のトラン
スコンダクタの出力段をレギュレーテッドカスコード構
成とすることにより、第2のトランスコンダクタの出力
端を電流入力端子と同電位に制御すれば、出力電流が安
定化されるのみでなく、カレントミラー回路の入出力イ
ンピーダンスが等しくなることにより、入出力電流間の
誤差も小さくなる。
用いると共に、第2の差動増幅器を用いて第2のトラン
スコンダクタの出力段をレギュレーテッドカスコード構
成とすることにより、第2のトランスコンダクタの出力
端を電流入力端子と同電位に制御すれば、出力電流が安
定化されるのみでなく、カレントミラー回路の入出力イ
ンピーダンスが等しくなることにより、入出力電流間の
誤差も小さくなる。
【0015】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図1は、本発明の基本構成を示す第1の実施例の
カレントミラー回路である。このカレントミラー回路
は、第1および第2のトランスコンダクタ1,2と増幅
器5からなり、図7に示した従来のカレントミラー回路
における電流入力端子3とトランスコンダクタ1,2の
入力端の共通接続点との間に電圧増幅器5が挿入され、
トランスコンダクタ1の出力端から電圧増幅器5の入力
側に帰還が施された構成となっている。
する。図1は、本発明の基本構成を示す第1の実施例の
カレントミラー回路である。このカレントミラー回路
は、第1および第2のトランスコンダクタ1,2と増幅
器5からなり、図7に示した従来のカレントミラー回路
における電流入力端子3とトランスコンダクタ1,2の
入力端の共通接続点との間に電圧増幅器5が挿入され、
トランスコンダクタ1の出力端から電圧増幅器5の入力
側に帰還が施された構成となっている。
【0016】すなわち、電流入力端子3には電圧増幅器
5の入力端が接続され、電圧増幅器5の出力端は第1お
よび第2のトランスコンダクタ1,2の入力端に接続さ
れ、第1のトランスコンダクタ1の出力端は電流入力端
子3つまり電圧増幅器5の入力端に接続され、第2のト
ランスコンダクタ2の出力端は電流出力端子4に接続さ
れている。
5の入力端が接続され、電圧増幅器5の出力端は第1お
よび第2のトランスコンダクタ1,2の入力端に接続さ
れ、第1のトランスコンダクタ1の出力端は電流入力端
子3つまり電圧増幅器5の入力端に接続され、第2のト
ランスコンダクタ2の出力端は電流出力端子4に接続さ
れている。
【0017】このカレントミラー回路の動作は、次の通
りである。電流入力端子3に接続される入力電流源(図
示せず)より電流入力端子3に入力された電流Iinはト
ランスコンダクタ1に流れ込み、この入力電流Iinに対
応した電圧がトランスコンダクタ1の入力端に発生す
る。このトランスコンダクタ1の入力端の電圧は、トラ
ンスコンダクタ1の入力端と共通接続されたトランスコ
ンダクタ2の入力端に与えられ、このトランスコンダク
タ2の出力端からIin・gm2/gm1なる出力電流I
out が電流出力端子4へ取り出される。但し、gm1,
gm2はそれぞれトランスコンダクタ1,2のトランス
コンダクタンスである。
りである。電流入力端子3に接続される入力電流源(図
示せず)より電流入力端子3に入力された電流Iinはト
ランスコンダクタ1に流れ込み、この入力電流Iinに対
応した電圧がトランスコンダクタ1の入力端に発生す
る。このトランスコンダクタ1の入力端の電圧は、トラ
ンスコンダクタ1の入力端と共通接続されたトランスコ
ンダクタ2の入力端に与えられ、このトランスコンダク
タ2の出力端からIin・gm2/gm1なる出力電流I
out が電流出力端子4へ取り出される。但し、gm1,
gm2はそれぞれトランスコンダクタ1,2のトランス
コンダクタンスである。
【0018】ここで、電圧増幅器5のゲインをAとすれ
ば、電流入力端子3の電位(入力電位)はIin/gm1
・Aで表わされる。これは、従来のカレントミラー回路
の入力電位の1/Aである。すなわち、カレントミラー
回路の入力インピーダンスは1/gm1・Aとなって、
従来のカレントミラー回路の1/Aに低下する。入力電
流Iinは、電流入力端子3に接続される入力電流源の電
流を入力電流源の出力インピーダンスとカレントミラー
回路の入力インピーダンスとで分流した電流が流入する
わけであるが、図1のカレントミラー回路の入力インピ
ーダンスは従来のカレントミラー回路のそれの1/Aに
低下することにより、入力電流源の電流に対する入力電
流Iinの誤差も1/Aに圧縮される。
ば、電流入力端子3の電位(入力電位)はIin/gm1
・Aで表わされる。これは、従来のカレントミラー回路
の入力電位の1/Aである。すなわち、カレントミラー
回路の入力インピーダンスは1/gm1・Aとなって、
従来のカレントミラー回路の1/Aに低下する。入力電
流Iinは、電流入力端子3に接続される入力電流源の電
流を入力電流源の出力インピーダンスとカレントミラー
回路の入力インピーダンスとで分流した電流が流入する
わけであるが、図1のカレントミラー回路の入力インピ
ーダンスは従来のカレントミラー回路のそれの1/Aに
低下することにより、入力電流源の電流に対する入力電
流Iinの誤差も1/Aに圧縮される。
【0019】また、従来のカレントミラー回路では、入
力の応答は1/gm1と入力容量との時定数によって制
限されるが、本実施例のカレントミラー回路において
は、1/A・gm1と入力容量との時定数により応答が
制限されるようになり、その影響は1/Aに低減され
る。
力の応答は1/gm1と入力容量との時定数によって制
限されるが、本実施例のカレントミラー回路において
は、1/A・gm1と入力容量との時定数により応答が
制限されるようになり、その影響は1/Aに低減され
る。
【0020】図2に、図1の基本構成を具体化した第2
の実施例のカレントミラー回路を示す。この実施例のカ
レントミラー回路はMOSトランジスタを用いて構成さ
れ、PMOSトランジスタQ1,Q2が図1のトランス
コンダクタ1,2にそれぞれ相当する。また、NMOS
トランジスタQ3,Q4からなる差動トランジスタ対
と、その負荷であるPMOSトランジスタQ5,Q6お
よびトランジスタQ3,Q4の共通ソースに接続された
電流源CS1により、図1の電圧増幅器5に相当する差
動増幅器11が構成されている。
の実施例のカレントミラー回路を示す。この実施例のカ
レントミラー回路はMOSトランジスタを用いて構成さ
れ、PMOSトランジスタQ1,Q2が図1のトランス
コンダクタ1,2にそれぞれ相当する。また、NMOS
トランジスタQ3,Q4からなる差動トランジスタ対
と、その負荷であるPMOSトランジスタQ5,Q6お
よびトランジスタQ3,Q4の共通ソースに接続された
電流源CS1により、図1の電圧増幅器5に相当する差
動増幅器11が構成されている。
【0021】すなわち、電流入力端子3は第1のトラン
スコンダクタの出力端であるトランジスタQ1のドレイ
ンと差動増幅器11の一方の入力端であるトランジスタ
Q4のゲートに接続され、差動増幅器11の出力端であ
るトランジスタQ3のドレインは第1、第2のトランス
コンダクタの入力端であるトランジスタQ1,Q2のゲ
ートに接続される。差動増幅器11の他方の入力端であ
るトランジスタQ3のゲートには、基準電位Vref1が与
えられている。なお、6は高電圧側の第2の電源端、7
は低電圧側の第2の電源端、またキャパシタCは位相補
償用である。
スコンダクタの出力端であるトランジスタQ1のドレイ
ンと差動増幅器11の一方の入力端であるトランジスタ
Q4のゲートに接続され、差動増幅器11の出力端であ
るトランジスタQ3のドレインは第1、第2のトランス
コンダクタの入力端であるトランジスタQ1,Q2のゲ
ートに接続される。差動増幅器11の他方の入力端であ
るトランジスタQ3のゲートには、基準電位Vref1が与
えられている。なお、6は高電圧側の第2の電源端、7
は低電圧側の第2の電源端、またキャパシタCは位相補
償用である。
【0022】電流入力端子3には第1のトランスコンダ
クタの出力端であるトランジスタQ1のドレインが接続
され、この第1のトランスコンダクタの入力端であるト
ランジスタQ1のゲートに入力電流に対応した電圧が発
生し、これが第2のトランスコンダクタの入力端である
トランジスタQ2のゲートに与えられることにより、第
2のトランスコンダクタの出力端であるトランジスタQ
2のドレインから電流出力端子4へ入力電流と等しい出
力電流が出力される。このとき、トランジスタQ1のト
ランスコンダクタンスをgm1とし、差動増幅器11の
ゲインをaとすれば、トランジスタQ1のドレイン電
圧、つまり電流入力端子3の電位はIin/gm1・aの
変動に抑えられる。
クタの出力端であるトランジスタQ1のドレインが接続
され、この第1のトランスコンダクタの入力端であるト
ランジスタQ1のゲートに入力電流に対応した電圧が発
生し、これが第2のトランスコンダクタの入力端である
トランジスタQ2のゲートに与えられることにより、第
2のトランスコンダクタの出力端であるトランジスタQ
2のドレインから電流出力端子4へ入力電流と等しい出
力電流が出力される。このとき、トランジスタQ1のト
ランスコンダクタンスをgm1とし、差動増幅器11の
ゲインをaとすれば、トランジスタQ1のドレイン電
圧、つまり電流入力端子3の電位はIin/gm1・aの
変動に抑えられる。
【0023】図3に、図2の実施例を改良した第3の実
施例のカレントミラー回路を示す。図2と同一部分に同
一符号を付して説明すると、この実施例では図1のトラ
ンスコンダクタ1,2に相当するトランジスタとしてN
MOSトランジスタQ11,Q12を用い、トランジス
タQ12に対してもう一つのNMOSトランジスタQ1
3をカスコード接続している。トランジスタQ13のゲ
ートには、適当なバイアス電圧Vbが印加されている。
施例のカレントミラー回路を示す。図2と同一部分に同
一符号を付して説明すると、この実施例では図1のトラ
ンスコンダクタ1,2に相当するトランジスタとしてN
MOSトランジスタQ11,Q12を用い、トランジス
タQ12に対してもう一つのNMOSトランジスタQ1
3をカスコード接続している。トランジスタQ13のゲ
ートには、適当なバイアス電圧Vbが印加されている。
【0024】この実施例の構成によると、トランジスタ
Q12のドレイン電圧がカスコード接続されたトランジ
スタQ13の働きによって安定化されるため、カレント
ミラー回路の出力インピーダンスが大幅に増大する。従
って、出力電流Iout が電流出力端子4に接続される負
荷の電位の影響を受けて変動することがなく、安定した
出力電流を得ることができるという効果がある。
Q12のドレイン電圧がカスコード接続されたトランジ
スタQ13の働きによって安定化されるため、カレント
ミラー回路の出力インピーダンスが大幅に増大する。従
って、出力電流Iout が電流出力端子4に接続される負
荷の電位の影響を受けて変動することがなく、安定した
出力電流を得ることができるという効果がある。
【0025】図4に、第4の実施例のカレントミラー回
路を示す。図3と同一部分に同一符号を付して説明する
と、この実施例では図3のトランジスタQ13がトラン
ジスタQ12に対してレギュレーテッドカスコード接続
されている。すなわち、第2のトランスコンダクタの出
力端であるトランジスタQ12のドレインは、第1の差
動増幅器11と同様のNMOSトランジスタQ12,Q
22、PMOSトランジスタQ23,Q24および電流
源CS2からなる第2の差動増幅器12の一方の入力端
であるトランジスタQ21のゲートに接続されている。
この差動増幅器12の出力端であるトランジスタQ22
のドレインは、トランジスタQ12にカスコード接続さ
れたトランジスタQ13のゲートに接続されている。ま
た、第2の差動増幅器12の他方の入力端であるトラン
ジスタQ22のゲートには、基準電位Vref2が与えられ
ている。
路を示す。図3と同一部分に同一符号を付して説明する
と、この実施例では図3のトランジスタQ13がトラン
ジスタQ12に対してレギュレーテッドカスコード接続
されている。すなわち、第2のトランスコンダクタの出
力端であるトランジスタQ12のドレインは、第1の差
動増幅器11と同様のNMOSトランジスタQ12,Q
22、PMOSトランジスタQ23,Q24および電流
源CS2からなる第2の差動増幅器12の一方の入力端
であるトランジスタQ21のゲートに接続されている。
この差動増幅器12の出力端であるトランジスタQ22
のドレインは、トランジスタQ12にカスコード接続さ
れたトランジスタQ13のゲートに接続されている。ま
た、第2の差動増幅器12の他方の入力端であるトラン
ジスタQ22のゲートには、基準電位Vref2が与えられ
ている。
【0026】このように、トランジスタQ12に対して
差動増幅器12を介してトランジスタQ13がレギュレ
ーテッドカスコード接続されることにより、このトラン
ジスタQ12はドレイン電圧が基準電位Vref2と等しく
なるように制御される。従って、図3の実施例と同様に
カレントミラー回路の出力インピーダンスが大幅に増大
し、電流出力端子4に接続される負荷の電位の影響によ
らず安定した出力電流を得ることができる。
差動増幅器12を介してトランジスタQ13がレギュレ
ーテッドカスコード接続されることにより、このトラン
ジスタQ12はドレイン電圧が基準電位Vref2と等しく
なるように制御される。従って、図3の実施例と同様に
カレントミラー回路の出力インピーダンスが大幅に増大
し、電流出力端子4に接続される負荷の電位の影響によ
らず安定した出力電流を得ることができる。
【0027】さらに、この実施例によれば第2の差動増
幅器12の基準電位Vref2を第1の差動増幅器11の基
準電位Vref1と等しくすることによって、カレントミラ
ー回路の入力インピーダンスと出力インピーダンスが等
しくなる。従って、入力電流Iinと出力電流Iout 間の
誤差が少なくなり、カレントミラー回路としてより一層
好ましい特性が得られる。
幅器12の基準電位Vref2を第1の差動増幅器11の基
準電位Vref1と等しくすることによって、カレントミラ
ー回路の入力インピーダンスと出力インピーダンスが等
しくなる。従って、入力電流Iinと出力電流Iout 間の
誤差が少なくなり、カレントミラー回路としてより一層
好ましい特性が得られる。
【0028】図5に、第5の実施例のカレントミラー回
路を示す。この実施例は差動入力・差動構成として、P
SRR(Power Supply Reduction Ratio)とダイナミッ
クレンジおよび歪率の改善を図った例である。
路を示す。この実施例は差動入力・差動構成として、P
SRR(Power Supply Reduction Ratio)とダイナミッ
クレンジおよび歪率の改善を図った例である。
【0029】すなわち、差動電流入力端子3a,3bは
第1のトランスコンダクタに相当するPMOSトランジ
スタQ31,Q33のドレインにそれぞれ接続され、さ
らにNMOSトランジスタQ41,Q42とPMOSト
ランジスタQ43,Q44および電流源CS4からなる
差動増幅器40の二つの入力端にそれぞれ接続されてい
る。差動増幅器40の二つの出力端は、トランジスタQ
31,Q33のゲートにそれぞれ接続されると共に、第
2のトランスコンダクタに相当するPMOSトランジス
タQ35,Q37のゲートにそれぞれ接続されている。
トランスコンダクタQ35,Q37のドレインは差動電
流出力端子4a,4bにそれぞれ接続されている。
第1のトランスコンダクタに相当するPMOSトランジ
スタQ31,Q33のドレインにそれぞれ接続され、さ
らにNMOSトランジスタQ41,Q42とPMOSト
ランジスタQ43,Q44および電流源CS4からなる
差動増幅器40の二つの入力端にそれぞれ接続されてい
る。差動増幅器40の二つの出力端は、トランジスタQ
31,Q33のゲートにそれぞれ接続されると共に、第
2のトランスコンダクタに相当するPMOSトランジス
タQ35,Q37のゲートにそれぞれ接続されている。
トランスコンダクタQ35,Q37のドレインは差動電
流出力端子4a,4bにそれぞれ接続されている。
【0030】また、PMOSトランジスタQ31,Q3
3,Q35,Q37のドレインは、NMOSトランジス
タQ32,Q34,Q36,Q38のドレインにそれぞ
れされている。これらのトランジスタQ32,Q34,
Q36,Q38は、ゲートに一定バイアス電圧Vbが印
加されることにより一定のオフセット電流が流れるよう
になっている。
3,Q35,Q37のドレインは、NMOSトランジス
タQ32,Q34,Q36,Q38のドレインにそれぞ
れされている。これらのトランジスタQ32,Q34,
Q36,Q38は、ゲートに一定バイアス電圧Vbが印
加されることにより一定のオフセット電流が流れるよう
になっている。
【0031】カレントミラー回路の入力電流は差動電流
入力端子3a,3bに差動電流の与えられ、この差動入
力電流に応じた電流がトランジスタQ31,Q33のド
レインに流れ、これらのドレイン電流がトランジスタQ
35,Q37によってコピーされて、カレントミラー回
路の出力電流が差動電流出力端子4a,4bより差動電
流の形で取り出される。
入力端子3a,3bに差動電流の与えられ、この差動入
力電流に応じた電流がトランジスタQ31,Q33のド
レインに流れ、これらのドレイン電流がトランジスタQ
35,Q37によってコピーされて、カレントミラー回
路の出力電流が差動電流出力端子4a,4bより差動電
流の形で取り出される。
【0032】この実施例のカレントミラー回路は、双方
向の電流を扱うことができるという特徴がある。すなわ
ち、このカレントミラー回路は差動電流入力端子3a,
3bのそれぞれ入力電流の差と等しい差を持つ差動出力
電流を差動電流出力端子4a,4bから取り出すように
構成されているので、差動電流入力端子3a,3bのそ
れぞれ入力電流の方向は同じでも逆でも構わない。
向の電流を扱うことができるという特徴がある。すなわ
ち、このカレントミラー回路は差動電流入力端子3a,
3bのそれぞれ入力電流の差と等しい差を持つ差動出力
電流を差動電流出力端子4a,4bから取り出すように
構成されているので、差動電流入力端子3a,3bのそ
れぞれ入力電流の方向は同じでも逆でも構わない。
【0033】同相帰還回路50は、抵抗R1,R2によ
り差動電流入力端子3a,3b(トランジスタQ32,
Q34のドレイン)の中点の電位を検出し、NMOSト
ランジスタQ51およびPMOSトランジスタQ52を
介して差動増幅器40に同相帰還を施すものである。す
なわち、差動電流入力端子3a,3bへの差動入力電流
に同相成分が含まれている場合、同相帰還回路50によ
って差動増幅器40の入力端であるトランジスタQ4
1,Q42のゲートの同相電位が変化し、それに伴って
トランジスタQ31,Q33のドレイン電流が変化する
ことにより、差動入力電流の同相成分がトランジスタQ
31,Q33のドレイン電流に吸い込まれる状態で釣り
合うように動作する。
り差動電流入力端子3a,3b(トランジスタQ32,
Q34のドレイン)の中点の電位を検出し、NMOSト
ランジスタQ51およびPMOSトランジスタQ52を
介して差動増幅器40に同相帰還を施すものである。す
なわち、差動電流入力端子3a,3bへの差動入力電流
に同相成分が含まれている場合、同相帰還回路50によ
って差動増幅器40の入力端であるトランジスタQ4
1,Q42のゲートの同相電位が変化し、それに伴って
トランジスタQ31,Q33のドレイン電流が変化する
ことにより、差動入力電流の同相成分がトランジスタQ
31,Q33のドレイン電流に吸い込まれる状態で釣り
合うように動作する。
【0034】図6に、さらに別の実施例を示す。この実
施例では第1、第2のトランスコンダクタとして相補型
MOSトランジスタを用い、かつ図5と同様に差動入力
・差動出力構成としている。
施例では第1、第2のトランスコンダクタとして相補型
MOSトランジスタを用い、かつ図5と同様に差動入力
・差動出力構成としている。
【0035】すなわち、ドレインが共通接続されたPM
OSトランジスタQ61,NMOSトランジスタQ62
の相補型トランジスタ対と、同じくドレインが共通接続
されたPMOSトランジスタQ63,NMOSトランジ
スタQ64の相補型トランジスタ対は第1のトランスコ
ンダクタに相当し、トランジスタQ61,Q62のドレ
インとトランジスタQ63,Q64のドレインは差動電
流入力端子3a,3bにそれぞれ接続されている。
OSトランジスタQ61,NMOSトランジスタQ62
の相補型トランジスタ対と、同じくドレインが共通接続
されたPMOSトランジスタQ63,NMOSトランジ
スタQ64の相補型トランジスタ対は第1のトランスコ
ンダクタに相当し、トランジスタQ61,Q62のドレ
インとトランジスタQ63,Q64のドレインは差動電
流入力端子3a,3bにそれぞれ接続されている。
【0036】また、ドレインが共通接続されたPMOS
トランジスタQ65,NMOSトランジスタQ66の相
補型トランジスタ対と、同じくドレインが共通接続され
たPMOSトランジスタQ67,NMOSトランジスタ
Q68の相補型トランジスタ対は第2のトランスコンダ
クタに相当し、トランジスタQ65,Q66のドレイン
とトランジスタQ67,Q68のドレインは差動電流出
力端子4a,4bにそれぞれ接続されている。
トランジスタQ65,NMOSトランジスタQ66の相
補型トランジスタ対と、同じくドレインが共通接続され
たPMOSトランジスタQ67,NMOSトランジスタ
Q68の相補型トランジスタ対は第2のトランスコンダ
クタに相当し、トランジスタQ65,Q66のドレイン
とトランジスタQ67,Q68のドレインは差動電流出
力端子4a,4bにそれぞれ接続されている。
【0037】このような相補型MOSトランジスタを用
いたトランスコンダクタは、一般的にPSRRが低い
が、図5と同様に差動増幅器40を用いてカレントミラ
ー回路を差動入力・差動出力構成とすることにより、P
SRRが向上する。また、この実施例においても図5の
実施例と同様の同相帰還回路50を設けることにより、
同相入力電流成分を吸収している。
いたトランスコンダクタは、一般的にPSRRが低い
が、図5と同様に差動増幅器40を用いてカレントミラ
ー回路を差動入力・差動出力構成とすることにより、P
SRRが向上する。また、この実施例においても図5の
実施例と同様の同相帰還回路50を設けることにより、
同相入力電流成分を吸収している。
【0038】さらに、この実施例のカレントミラー回路
は、図5の実施例と同様に双方向の電流を扱うことが可
能であるが、図5の場合と比較して大きなオフセット電
流を流す必要がないため、消費電流が減少するという利
点もある。
は、図5の実施例と同様に双方向の電流を扱うことが可
能であるが、図5の場合と比較して大きなオフセット電
流を流す必要がないため、消費電流が減少するという利
点もある。
【0039】なお、以上の実施例ではMOSトランジス
タを用いてカレントミラー回路を構成したが、バイポー
ラトランジスタ、ジャンクショントランジスタ等の他の
形式のトランジスタを用いてカレントミラー回路を構成
することも可能である。その他、本発明はその主旨に反
しない範囲で種々変形して実施することができる。
タを用いてカレントミラー回路を構成したが、バイポー
ラトランジスタ、ジャンクショントランジスタ等の他の
形式のトランジスタを用いてカレントミラー回路を構成
することも可能である。その他、本発明はその主旨に反
しない範囲で種々変形して実施することができる。
【0040】
【発明の効果】以上説明したように、本発明によれば電
流入力側に配置した第1のトランスコンダクタと電流出
力側に配置した第2のトランスコンダクタにより構成さ
れるカレントミラー回路において、電流入力端子と第1
のトランスコンダクタの入力端との間に電圧増幅器を配
置することにより、使用するトランスコンダクタのトラ
ンスコンダクタンスを必要以上に大きくすることなく、
すなわち、消費電流やチップ面積の増大を伴うことな
く、入力電流の誤差を効果的に小さくすることが可能で
あり、従ってカレントモードの回路や信号伝送系に好適
で、かつIC化に適したカレントミラー回路を提供する
ことができる。
流入力側に配置した第1のトランスコンダクタと電流出
力側に配置した第2のトランスコンダクタにより構成さ
れるカレントミラー回路において、電流入力端子と第1
のトランスコンダクタの入力端との間に電圧増幅器を配
置することにより、使用するトランスコンダクタのトラ
ンスコンダクタンスを必要以上に大きくすることなく、
すなわち、消費電流やチップ面積の増大を伴うことな
く、入力電流の誤差を効果的に小さくすることが可能で
あり、従ってカレントモードの回路や信号伝送系に好適
で、かつIC化に適したカレントミラー回路を提供する
ことができる。
【図1】第1の実施例に係るカレントミラー回路の構成
図
図
【図2】第2の実施例に係るカレントミラー回路の構成
図
図
【図3】第3の実施例に係るカレントミラー回路の構成
図
図
【図4】第4の実施例に係るカレントミラー回路の構成
図
図
【図5】第5の実施例に係るカレントミラー回路の構成
図
図
【図6】第6の実施例に係るカレントミラー回路の構成
図
図
【図7】従来のカレントミラー回路の構成図
1…第1のトランスコンダクタ 2…第2のトランス
コンダクタ 3…電流入力端子 4…電流出力端子 5…電圧増幅器 6,7…電源端 Q1…第1のトランジスタ Q2…第2のトラン
ジスタ 11…差動増幅器 C…位相補償用キャ
パシタ Q11…第1のトランジスタ Q12…第2のトラ
ンジスタ Q13…第3のトランジスタ Vb…バイアス電圧 12…差動増幅器 3a,3b…差動電
流入力端子 4a,4b…差動電流出力端子 40…差動増幅器 50…同相帰還回路
コンダクタ 3…電流入力端子 4…電流出力端子 5…電圧増幅器 6,7…電源端 Q1…第1のトランジスタ Q2…第2のトラン
ジスタ 11…差動増幅器 C…位相補償用キャ
パシタ Q11…第1のトランジスタ Q12…第2のトラ
ンジスタ Q13…第3のトランジスタ Vb…バイアス電圧 12…差動増幅器 3a,3b…差動電
流入力端子 4a,4b…差動電流出力端子 40…差動増幅器 50…同相帰還回路
Claims (4)
- 【請求項1】電流入力端子に入力端が接続された電圧増
幅手段と、 この電圧増幅手段の出力端に入力端が接続され、前記電
流入力端子に出力端が接続された第1の電圧−電流変換
手段と、 前記第1の電圧−電流変換手段の入力端と共通に入力端
が接続され、電流出力端子に出力端が接続された第2の
電圧−電流変換手段とを備えることを特徴とするカレン
トミラー回路。 - 【請求項2】電流入力端子に入力端が接続された電圧増
幅手段と、 この電圧増幅手段の出力端に入力端が接続され、前記電
流入力端子に出力端が接続された第1の電圧−電流変換
手段と、 前記第1の電圧−電流変換手段の入力端と共通に入力端
が接続され、電流出力端子に出力端が接続された第2の
電圧−電流変換手段と、 この第2の電圧−電流変換手段の出力端の電位を一定電
位に制御するための電位制御手段とを備えることを特徴
とするカレントミラー回路。 - 【請求項3】電流入力端子に一方の入力端が接続され、
他方の入力端に基準電位が与えられた第1の差動増幅手
段と、 この第1の差動増幅手段の出力端に入力端が接続され、
前記電流入力端子に出力端が接続された第1の電圧−電
流変換手段と、 前記第1の電圧−電流変換手段の入力端と共通に入力端
が接続され、電流出力端子に出力端が接続された第2の
電圧−電流変換手段と、 この第2の電圧−電流変換手段の出力端に一方の入力端
が接続され、他方の入力端に前記第1の差動増幅器に与
えられた基準電位と同じ基準電位が与えられた第2の差
動増幅手段と、 前記第2の電圧−電流変換手段の出力端と前記電流出力
端子との間に挿入され、前記第2の差動増幅手段の出力
に従って前記第2の電圧−電流変換手段の出力端の電位
を前記電流入力端子と同電位となるように制御する電位
制御手段とを備えることを特徴とするカレントミラー回
路。 - 【請求項4】前記第1および第2の電圧−電流変換手段
は、相補型トランジスタ対により構成されることを特徴
とする請求項1乃至3のいずれか1項に記載のカレント
ミラー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5317231A JPH07175536A (ja) | 1993-12-17 | 1993-12-17 | カレントミラー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5317231A JPH07175536A (ja) | 1993-12-17 | 1993-12-17 | カレントミラー回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07175536A true JPH07175536A (ja) | 1995-07-14 |
Family
ID=18085945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5317231A Pending JPH07175536A (ja) | 1993-12-17 | 1993-12-17 | カレントミラー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07175536A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057534A (ja) * | 2000-08-09 | 2002-02-22 | Asahi Kasei Microsystems Kk | 増幅回路 |
JP2014502119A (ja) * | 2010-12-23 | 2014-01-23 | マーベル ワールド トレード リミテッド | プロセス変動および電源変調の正確なバイアス追跡 |
JPWO2013140740A1 (ja) * | 2012-03-19 | 2015-08-03 | パナソニックIpマネジメント株式会社 | Iv変換器およびこのiv変換器を用いた慣性力センサ |
-
1993
- 1993-12-17 JP JP5317231A patent/JPH07175536A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057534A (ja) * | 2000-08-09 | 2002-02-22 | Asahi Kasei Microsystems Kk | 増幅回路 |
JP2014502119A (ja) * | 2010-12-23 | 2014-01-23 | マーベル ワールド トレード リミテッド | プロセス変動および電源変調の正確なバイアス追跡 |
JPWO2013140740A1 (ja) * | 2012-03-19 | 2015-08-03 | パナソニックIpマネジメント株式会社 | Iv変換器およびこのiv変換器を用いた慣性力センサ |
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