JPH07169875A - Electronic circuit device, manufacture thereof, circuit board, liquid crystal display device, thermal head, and printer - Google Patents

Electronic circuit device, manufacture thereof, circuit board, liquid crystal display device, thermal head, and printer

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JPH07169875A
JPH07169875A JP6038192A JP3819294A JPH07169875A JP H07169875 A JPH07169875 A JP H07169875A JP 6038192 A JP6038192 A JP 6038192A JP 3819294 A JP3819294 A JP 3819294A JP H07169875 A JPH07169875 A JP H07169875A
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雅之 斉藤
Takashi Togasaki
隆 栂嵜
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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
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Abstract

PURPOSE:To obtain a highly reliable connection whereby a semiconductor element and a board are connected and which has a large connective strength, a high allowable current value and a low connective resistance, by connecting the semiconductor element with the board through the solid phase diffusion performed between a bump formed on the semiconductor element and a wiring formed on the board, while mounting facedown the semiconductor element on the board in a short time and with a high mounting density. CONSTITUTION:In a semiconductor device wherein a semiconductor element 51 mounted facedown on a glass board 53 configuring a flat display or on a ceramic board 53 configuring a thermal head, the semiconductor element 51 is bonded to the board 53 through a solid phase diffusion performed between a bump 52 formed on the semiconductor element 51 and a wiring 54 formed on the board 53.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は電子回路装置及びその製
造方法、前記電子回路装置の一部を構成する回路基板、
それを用いた液晶表示装置、サーマルヘッド、前記サー
マルヘッドを用いたプリンタに係り、特に電子素子或い
は受動チップ部品と回路基板との間の接合の改良に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit device and a method for manufacturing the same, a circuit board forming a part of the electronic circuit device,
The present invention relates to a liquid crystal display device using the same, a thermal head, and a printer using the thermal head, and more particularly to improvement of bonding between an electronic element or a passive chip component and a circuit board.

【０００２】[0002]

【従来技術】近年、電子回路装置をより小型に、軽くす
るために、半導体素子や受動チップ部品をより高密度に
実装する方法が考案されている。従来実装用基板上に半
導体素子を載置接続し、ワイヤを用いて電気的接続を行
うようにしたいわゆるワイヤボンディング実装、受動部
品においては、小型の部品を表面実装したいわゆるフィ
レット実装等が主流であった。2. Description of the Related Art In recent years, in order to make electronic circuit devices smaller and lighter, a method of mounting semiconductor elements and passive chip parts at a higher density has been devised. Conventionally, so-called wire bonding mounting, in which semiconductor elements are placed and connected on a mounting board and electrically connected using wires, and in passive components, so-called fillet mounting, which is surface mounting of small components, is the mainstream. there were.

【０００３】現在これらの実装方法に代わり、半導体素
子または受動チップ上にバンプを形成し、このバンプを
介して基板に接続し、実装するバンプ実装技術が開発さ
れてきている。Instead of these mounting methods, a bump mounting technique has been developed in which bumps are formed on a semiconductor element or a passive chip, and the bumps are connected to a substrate via the bumps for mounting.

【０００４】半導体素子のバンプ実装は、ワイヤボンデ
ィング実装に比べボンディングの作業を一括して行うこ
とができるので製造効率がよい。スーパーコンピュータ
などに適用するフリップチップと呼ばれる実装技術は、
高速処理に有利である。また、受動部品をバンプ実装す
る場合、より高密度に実装することができるので装置の
小型化に有利である。Bump mounting of semiconductor elements is more efficient than wire bonding mounting because the bonding work can be performed collectively. The mounting technology called flip chip applied to supercomputers, etc.
It is advantageous for high-speed processing. Further, when the passive component is mounted by bump, the passive component can be mounted at higher density, which is advantageous for downsizing the device.

【０００５】これらの実装は従来半田バンプを用い、そ
の半田を溶融することで電子素子と基板を接続してい
た。しかしながら半田を溶融する方法では溶融した半田
が広がり、隣接電極間で短絡を生じる可能性があるため
に、隣接電極間の距離や受動チップ部品間の距離の設計
にはそれを考慮することが必要であり、さらなる高密度
化の阻害となっていた。また、一般にこの方法は、バン
プを半田により構成し、この半田バンプを溶融し、基板
上の配線と合金化することで接続をとるものであるが、
配線としてアルミニウムなどの半田に濡れにくい金属が
用いられている場合には、充分な接続をとることができ
なかった。For these mountings, conventionally, solder bumps have been used, and the electronic element and the substrate are connected by melting the solder. However, in the method of melting the solder, the molten solder may spread and cause a short circuit between adjacent electrodes.Therefore, it is necessary to consider it when designing the distance between adjacent electrodes and the distance between passive chip components. This is an obstacle to further densification. In addition, in general, this method is one in which bumps are made of solder, and the solder bumps are melted and alloyed with the wiring on the substrate to make the connection.
When a metal such as aluminum, which is hard to be wetted by solder, is used for the wiring, sufficient connection cannot be established.

【０００６】一方液晶ディスプレイなどのガラス基板上
に実装するＣＯＧ（Chip on Glass）実装技術がある。
このＣＯＧ実装をバンプを用いてフェイスダウンで実装
する技術がある。この方法では半導体素子とガラス基板
を接続する際、電気的接続はバンプによって行い、機械
的接続は樹脂によって行うという方法が一般であった。
この方法では、機械的強度は弱く、信頼性確保のために
最終的には樹脂封止をしていた（特開平３−１０８７３
４号公報）。On the other hand, there is a COG (Chip on Glass) mounting technique for mounting on a glass substrate such as a liquid crystal display.
There is a technique of mounting this COG mounting face down using bumps. In this method, when connecting the semiconductor element and the glass substrate, the electrical connection is generally made by bumps and the mechanical connection is made by resin.
In this method, the mechanical strength is weak, and the resin is finally sealed to ensure reliability (Japanese Patent Laid-Open No. 3-10873).
4 publication).

【０００７】また、基板側の配線がアルミニウムなどの
ように強固な酸化膜を形成し易い金属である場合には、
接続に際し配線表面が酸化膜で覆われていることにな
り、その酸化膜を充分に破壊することができないため接
続信頼性が低いという問題があった。Further, when the wiring on the substrate side is a metal such as aluminum which easily forms a strong oxide film,
Since the surface of the wiring is covered with an oxide film during connection, and the oxide film cannot be sufficiently destroyed, there is a problem that the connection reliability is low.

【０００８】酸化膜を破壊する方法として、微小導電粒
子を有する異方性導電膜をバンプとアルミニウム配線と
の間に介して接続する方法がある。この方法においては
微小導電粒子が接続時にアルミニウムの酸化膜を破壊し
て接続を行っているものの微小導電粒子は電気的接続を
得るためのみであり許容電流値が小さい、接続抵抗が高
いという問題があった。またこのＣＯＧ実装では樹脂の
硬化時に電気的接続が達成されるため、不良が生じた場
合にも修復が困難であるという問題もあった。As a method of destroying the oxide film, there is a method of connecting an anisotropic conductive film having fine conductive particles via a bump and an aluminum wiring. In this method, fine conductive particles destroy the aluminum oxide film at the time of connection to perform the connection, but the fine conductive particles are only for electrical connection, and have a problem that the allowable current value is small and the connection resistance is high. there were. Further, in this COG mounting, since electrical connection is achieved when the resin is cured, there is also a problem that repair is difficult even when a defect occurs.

【０００９】[0009]

【発明が解決しようとする課題】本発明は、高い実装密
度を達成し接続強度が高くかつ許容電流密度が高くさら
に接続抵抗が小さい信頼性の高い接続を達成することの
できる新規な電子回路装置の実装構造及び実装方法を提
供することを目的とする。DISCLOSURE OF THE INVENTION The present invention provides a novel electronic circuit device capable of achieving high packaging density, high connection strength, high allowable current density, and low connection resistance and high reliability. It is an object of the present invention to provide a mounting structure and a mounting method.

【００１０】また、本発明は前記電子回路装置の一部を
構成する回路基板を提供することを目的とする。また、
本発明は前記電子回路装置を液晶表示装置及び印字ヘッ
ド等に応用し、高性能な液晶表示装置及び印字ヘッドを
提供することを目的とする。また、本発明はにじみやか
すれのない高性能なサーマルプリンタを提供するもので
ある。It is another object of the present invention to provide a circuit board which constitutes a part of the electronic circuit device. Also,
It is an object of the present invention to provide a high performance liquid crystal display device and print head by applying the electronic circuit device to a liquid crystal display device, a print head and the like. Further, the present invention provides a high-performance thermal printer which is free from bleeding and blurring.

【００１１】[0011]

【課題を解決するための手段】そこで本発明の第１で
は、表面に配線パターンを有する絶縁性基板と、前記配
線パターン上にバンプを介して実装せしめられた電子素
子とから構成され、前記配線パターンと前記バンプとの
間が固相拡散によって接合されていることを特徴とする
電子回路装置を提供するものである。Therefore, in the first aspect of the present invention, an insulating substrate having a wiring pattern on its surface and an electronic element mounted on the wiring pattern via bumps are used. The electronic circuit device is characterized in that the pattern and the bump are joined by solid phase diffusion.

【００１２】また、前記電子素子は半導体素子或いは受
動チップ部品であることを特徴とするものである。ま
た、前記バンプは、金、銅、及びアルミニウムから選ば
れる少なくとも１種の金属からなることを特徴とするも
のである。The electronic device is a semiconductor device or a passive chip component. The bumps are made of at least one metal selected from gold, copper, and aluminum.

【００１３】また、前記配線層は、金、銅、錫、及びア
ルミニウムから選ばれる少なくとも１種の金属からなる
配線パターンを具備することを特徴とするものである。
前記バンプ或いは前記配線層は、金属層と、該金属の酸
化物層とが交互に積層された多層構造を有することを特
徴とするものである。Further, the wiring layer is characterized by including a wiring pattern made of at least one metal selected from gold, copper, tin, and aluminum.
The bump or the wiring layer has a multi-layer structure in which a metal layer and an oxide layer of the metal are alternately laminated.

【００１４】また、本発明の第１で提供する電子回路装
置において、配線層とバンプとの間、及びバンプと電子
素子の電極との間のうち少なくとも一方に固相拡散によ
る接合が適用されているもので、このような接続に用い
られる材料は、良好な接続強度、許容電流密度、接続抵
抗、及び信頼性の高い接続を提供し得る。In the electronic circuit device provided by the first aspect of the present invention, solid phase diffusion bonding is applied to at least one of the wiring layer and the bump and the bump and the electrode of the electronic element. However, the materials used for such connections can provide good connection strength, allowable current density, connection resistance, and reliable connections.

【００１５】さらに本発明の第２は、絶縁性基板上に形
成された配線パターン上に、バンプを介して電子素子を
配置する工程と、前記配線パターンと前記バンプとの間
が固相拡散によって接合するように前記バンプ及び前記
配線パターンをその融点以下の温度に加熱する加熱工程
とを含むことを特徴とする電子回路装置の製造方法を提
供するものである。A second aspect of the present invention is to dispose an electronic element on a wiring pattern formed on an insulative substrate via bumps, and to perform solid phase diffusion between the wiring pattern and the bumps. And a heating step of heating the bump and the wiring pattern to a temperature equal to or lower than a melting point of the bump and the wiring pattern so as to be bonded to each other.

【００１６】また、前記電子素子は半導体素子或いは受
動チップ部品であることを特徴とするものである。ま
た、前記バンプは、金、銅、及びアルミニウムから選ば
れる少なくとも１種の金属からなることを特徴とするも
のである。The electronic device is a semiconductor device or a passive chip component. The bumps are made of at least one metal selected from gold, copper, and aluminum.

【００１７】また、前記配線層は、金、銅、錫、及びア
ルミニウムから選ばれる少なくとも１種の金属からなる
配線パターンを具備することを特徴とするものである。
また、前記バンプ或いは前記配線層は、金属層と、該金
属の酸化物層とが交互に積層された多層構造を有するこ
とを特徴とするものである。The wiring layer is characterized by comprising a wiring pattern made of at least one metal selected from gold, copper, tin, and aluminum.
Further, the bump or the wiring layer has a multilayer structure in which a metal layer and an oxide layer of the metal are alternately laminated.

【００１８】さらに本発明の第３は、絶縁基板と、前記
絶縁基板上に形成された配線層とを具備する回路基板に
おいて、前記配線層は第１の金属層と、前記第１の金属
層上に形成された第１の金属層の酸化膜と、前記第１の
金属層の酸化膜上に形成された第２の金属層とからなる
積層構造であることを特徴とする回路基板を提供するも
のである。A third aspect of the present invention is a circuit board comprising an insulating substrate and a wiring layer formed on the insulating substrate, wherein the wiring layer is a first metal layer and the first metal layer. A circuit board having a laminated structure including an oxide film of a first metal layer formed on the oxide film and a second metal layer formed on the oxide film of the first metal layer. To do.

【００１９】また、前記配線層は金属層と酸化層が繰り
返し積層されている多層構造となっていることを特徴と
するものである。さらに本発明の第４は、絶縁基板と、
前記絶縁基板上記形成され、第１の金属層と、前記第１
の金属層上に形成された第１の金属層の酸化膜と、前記
第１の金属層の酸化膜上に形成された第２の金属層とか
らなる積層配線層と、前記積層配線層上にバンプを介し
て実装された電子素子とを具備することを特徴とする電
子回路装置を提供するものである。Further, the wiring layer has a multi-layer structure in which a metal layer and an oxide layer are repeatedly laminated. Further, a fourth aspect of the present invention is to provide an insulating substrate,
The insulating substrate formed on the first metal layer;
A laminated wiring layer comprising a first metal layer oxide film formed on the first metal layer and a second metal layer formed on the first metal layer oxide film; An electronic circuit device comprising: an electronic element mounted on a substrate via a bump.

【００２０】また、前記バンプと前記配線層は固層拡散
により接続されていることを特徴とするものである。さ
らに本発明の第５は、絶縁基板と、前記絶縁基板に形成
される配線パターンと、前記配線パターンに設けられる
第１のパッド列及び第２のパッド列とにより構成され、
前記第１のパッド列及び前記の第２パッド列は前記第１
のパッドの中心座標を（ｘｉ，ｙｉ）（ｉ＝１〜ｎ）と
したとき、前記第２のパッドの中心座標が（ｘｉ＋ｊ，
ｙｉ＋ｋ）（ｉ＝１〜ｎ，ｊ，ｋ：移動距離）の位置に
配置されることを特徴とする回路基板を提供するもので
ある。Further, the bump and the wiring layer are connected by solid layer diffusion. Further, a fifth aspect of the present invention comprises an insulating substrate, a wiring pattern formed on the insulating substrate, and a first pad row and a second pad row provided on the wiring pattern,
The first pad row and the second pad row are the first pad rows.
When the center coordinates of the pad of (2) are (xi, yi) (i = 1 to n), the center coordinates of the second pad are (xi + j,
The present invention provides a circuit board, which is arranged at a position of yi + k) (i = 1 to n, j, k: moving distance).

【００２１】さらに本発明の第６は、絶縁基板と、前記
絶縁基板に形成される配線パターンと、前記配線パター
ン上にバンプを介して実装された電子素子とを具備する
電子回路装置において、前記配線パターンは第１のパッ
ド列及び第２のパッド列とを具備し、前記第１のパッド
列及び前記第２のパッド列は前記第１のパッドの中心座
標を（ｘｉ，ｙｉ）（ｉ＝１〜ｎ）としたとき、前記第
２のパッドの中心座標が（ｘｉ＋ｊ，ｙｉ＋ｋ）（ｉ＝
１〜ｎ，ｊ，ｋ：移動距離）の位置に配置されており、
前記電子素子は前記第１のパッド列及び前記第２のパッ
ド列のいずれかの上にバンプを介して実装されたことを
特徴とする電子回路装置を提供するものである。A sixth aspect of the present invention is an electronic circuit device comprising an insulating substrate, a wiring pattern formed on the insulating substrate, and an electronic element mounted on the wiring pattern via bumps, The wiring pattern includes a first pad row and a second pad row, and the first pad row and the second pad row have the center coordinates of the first pad as (xi, yi) (i = 1 to n), the center coordinates of the second pad are (xi + j, yi + k) (i =
1 to n, j, k: movement distance),
An electronic circuit device is provided, wherein the electronic element is mounted on either the first pad row or the second pad row via a bump.

【００２２】また、前記バンプと前記第１のパッド或い
は第２のパッドは固層拡散により接続されていることを
特徴とするものである。さらに本発明の第７は、基板
と、前記基板上に形成され最上層にアルミニウムを主成
分とするアルミニウム層を有する配線と、前記配線上に
バンプを介して実装された半導体素子とを有し、前記バ
ンプと前記アルミニウム層とは固相拡散によって接合さ
れ、前記アルミニウム層の膜厚は２５００オングストロ
ーム以上で、前記配線の膜厚は８５００オングストロー
ム以下であることを特徴とする液晶表示装置を提供する
ものである。Further, the bump and the first pad or the second pad are connected by solid layer diffusion. Furthermore, a seventh aspect of the present invention includes a substrate, a wiring formed on the substrate and having an aluminum layer containing aluminum as a main component in the uppermost layer, and a semiconductor element mounted on the wiring via a bump. The bump and the aluminum layer are joined by solid phase diffusion, the thickness of the aluminum layer is 2500 angstroms or more, and the thickness of the wiring is 8500 angstroms or less. It is a thing.

【００２３】また、前記アルミニウム層は８０００オン
グストローム以下であることを特徴とする。また、前記
配線は３０００オングストローム以上であることを特徴
とする。The aluminum layer has a thickness of 8000 angstroms or less. Further, the wiring is characterized by having a thickness of 3000 angstroms or more.

【００２４】さらに本発明の第８は、抵抗体を有する基
板と、前記基板上に形成され最上層にアルミニウムを主
成分とするアルミニウム層を有する配線層と、前記配線
層上にバンプを介して実装された半導体素子とを有し、
前記バンプと前記アルミニウム層とは固層拡散によって
接続され、前記アルミニウム層の膜厚は２５００オング
ストローム以上で、前記配線の膜厚は１６０００オング
ストローム以下であることを特徴とするサーマルヘッド
を提供するものである。In an eighth aspect of the present invention, a substrate having a resistor, a wiring layer formed on the substrate and having an aluminum layer containing aluminum as a main component as an uppermost layer, and a bump on the wiring layer are interposed. Having a mounted semiconductor element,
The bump and the aluminum layer are connected by solid layer diffusion, the thickness of the aluminum layer is 2500 angstroms or more, and the thickness of the wiring is 16000 angstroms or less. is there.

【００２５】また、前記アルミニウム層の膜厚は１５５
００オングストローム以下であることを特徴とする。ま
た、前記配線の膜厚は３０００オングストローム以上で
あることを特徴とする。The thickness of the aluminum layer is 155.
It is characterized in that it is not more than 00 angstrom. The film thickness of the wiring is 3000 angstroms or more.

【００２６】さらに本発明の第９は、抵抗体を有する基
板と、前記基板上に形成され少なくとも表面にアルミニ
ウムを主成分とするアルミニウム層を有する配線層と、
前記配線層上にバンプを介して実装された半導体素子と
を有し、前記バンプと前記アルミニウム層とは固層拡散
によって接続され、前記アルミニウム層の膜厚は２５０
０オングストローム以上で、前記配線の膜厚は１６００
０オングストローム以下であるサーマルヘッドを具備
し、前記半導体の信号により前記抵抗対が発熱し所定の
用紙に印刷することを特徴とするプリンタを提供するも
のである。A ninth aspect of the present invention is a substrate having a resistor, and a wiring layer having an aluminum layer formed on the substrate and having aluminum as a main component on at least the surface thereof.
A semiconductor element mounted on the wiring layer via a bump, the bump and the aluminum layer are connected by solid layer diffusion, and the film thickness of the aluminum layer is 250.
Above 0 angstrom, the film thickness of the wiring is 1600
A printer comprising a thermal head having a thickness of 0 angstrom or less, wherein the resistor pair generates heat in response to a signal from the semiconductor to print on a predetermined sheet.

【００２７】ここで本発明において、固相拡散とは金属
Ａと金属Ｂとが共に融点以下の温度で加熱され、前記金
属が固相状態で、どちらか一方が他方に拡散して接合さ
れていること、或いは相互に拡散し接合していることを
言う。例えば、融点以下の熱処理において金属が固相状
態で、金属間化合物或いは固溶体或いは共晶の合金を形
成することを言う。Here, in the present invention, solid phase diffusion means that both metal A and metal B are heated at a temperature equal to or lower than the melting point, and one of the metals is in a solid phase state and one of them is diffused and bonded to the other. It means that they exist or that they are diffused and bonded to each other. For example, it means forming an intermetallic compound, a solid solution, or a eutectic alloy in a solid phase state of a metal in a heat treatment at a melting point or lower.

【００２８】また、本発明において、熱処理と同時に圧
力を加えて金属Ａと金属Ｂを接合することにより、金属
Ａや金属Ｂに酸化膜が形成されている場合でも酸化膜を
破壊し接合をより強固にすることができる。例えばバン
プを金、配線をアルミニウムとした場合には金−アルミ
ニウムの金属間化合物が形成される。また配線を銅とし
た場合には金−銅の固溶体を形成し、配線を錫とした場
合には金−錫の共晶を形成する。In the present invention, the pressure is applied at the same time as the heat treatment to bond the metal A and the metal B, so that even if an oxide film is formed on the metal A or the metal B, the oxide film is destroyed to improve the bonding. Can be strong. For example, when the bump is gold and the wiring is aluminum, a gold-aluminum intermetallic compound is formed. When the wiring is copper, a gold-copper solid solution is formed, and when the wiring is tin, a gold-tin eutectic is formed.

【００２９】また、接合する金属が同じ金属Ａと金属Ａ
である場合にも金属Ａの融点以下の温度での接合によっ
て金属Ａ間で拡散が生じ接合がなされる。この固相拡散
による接合では、バンプとして半田すなわちＰｂＳｎ合
金を用いて融点以上の熱を加えることにより半田を溶融
し接合する場合のように、バンプが溶融されたり、この
溶融に起因してバンプの形状が接合時に大きく変形され
ることがない。Further, the metal to be joined is the same as metal A and metal A.
Also in this case, the joining occurs at a temperature equal to or lower than the melting point of the metal A so that diffusion occurs between the metals A. In this bonding by solid-phase diffusion, the bumps are melted as in the case of melting and bonding the solder by applying heat above the melting point using solder, that is, PbSn alloy as the bump, and The shape is not significantly deformed during joining.

【００３０】[0030]

【作用】本発明によれば、バンプと実装用の絶縁性基板
上に形成された配線パターンとの接続を固相拡散によっ
て行うようにしているので極めて高い接続強度を得るこ
とが可能となる。また、配線パターン上に酸化膜が形成
されている場合には、熱処理と同時に圧接を行っている
ので酸化膜を破壊することができ許容電流密度が高い接
続を行うことが可能となる。According to the present invention, since the bumps are connected to the wiring patterns formed on the insulating substrate for mounting by solid phase diffusion, extremely high connection strength can be obtained. Further, when the oxide film is formed on the wiring pattern, since the pressure contact is performed at the same time as the heat treatment, the oxide film can be destroyed and a connection having a high allowable current density can be made.

【００３１】[0031]

【実施例】以下、本発明の実施例を図面を参照し詳細に
説明する。図１は本発明の第１の実施例である電子回路
装置の一部分を示す断面図である。この電子回路装置
は、電子素子として受動チップ部品を使用しており、そ
の主構成は、表面に配線パターンを有する絶縁性基板
と、受動チップ部品とが、バンプを介して接続されてい
る電子回路装置において、前記配線と前記バンプとの
間、及び前記バンプと受動チップ部品の電極との間の両
方或いは一方が固相拡散によって接合されていることを
特徴とする。受動チップ部品は、例えばコンデンサ、抵
抗、インダクタ等の構成要素である。もちろん前記電子
素子は受動チップ部品に限らず、半導体素子のベアチッ
プ、パッケージ、電子モジュール等を用いることが可能
である。Embodiments of the present invention will now be described in detail with reference to the drawings. 1 is a sectional view showing a part of an electronic circuit device according to a first embodiment of the present invention. This electronic circuit device uses a passive chip component as an electronic element, and its main configuration is an electronic circuit in which an insulating substrate having a wiring pattern on its surface and the passive chip component are connected via bumps. In the device, both or one of the wiring and the bump and between the bump and the electrode of the passive chip component are joined by solid phase diffusion. Passive chip components are components such as capacitors, resistors, and inductors. Of course, the electronic element is not limited to a passive chip component, but a bare chip of semiconductor element, a package, an electronic module, or the like can be used.

【００３２】図１に示すように、この電子回路装置は、
受動チップ部品１１を、受動チップ部品の電極１５上
に、バンプとして、ボールボンディング法を用いて形成
された金バンプ（突起電極）１２を介して、基板として
セラミック基板１３上に形成されたアルミニウムを主成
分とする配線１４に接続したもので、受動チップ部品１
１に形成した金バンプ１２と配線１４のアルミニウムと
の間が固相拡散により接合されている。As shown in FIG. 1, this electronic circuit device is
The passive chip component 11 is formed on the electrode 15 of the passive chip component by using aluminum formed on the ceramic substrate 13 as a substrate through gold bumps (projection electrodes) 12 formed by the ball bonding method as bumps. Connected to the wiring 14 which is the main component, the passive chip component 1
The gold bump 12 formed in 1 and the aluminum of the wiring 14 are joined by solid phase diffusion.

【００３３】次に、この電子回路装置を実現するための
製造工程の一例について説明する。この製造工程は、絶
縁基板１３上に配線層１４を形成し、前記配線層１４上
にバンプ１２を介して電子素子として受動チップ部品１
１を配置する工程と、前記配線層１４と前記バンプ１２
との間が固相拡散によって接合するように前記バンプ１
２及び前記配線パターン１４をその融点以下の温度に加
熱する加熱工程とを含むことを特徴とする。Next, an example of a manufacturing process for realizing this electronic circuit device will be described. In this manufacturing process, the wiring layer 14 is formed on the insulating substrate 13, and the passive chip component 1 is formed as an electronic element on the wiring layer 14 via the bumps 12.
1 for arranging the wiring layer 14, the wiring layer 14 and the bump 12
The bumps 1 are bonded to each other by solid phase diffusion.
2 and a heating step of heating the wiring pattern 14 to a temperature below its melting point.

【００３４】図２Ａ乃至図２Ｃは、図１に示す電子回路
装置の製造工程の一例を示す図である。先ず、図２Ａに
示したように、電極の材質が錫からなる受動チップ部品
１１の電極１５部分に金のボールボンディングを行い、
金バンプ１２を形成しておく、この時金と錫は共晶とな
り接続される。2A to 2C are views showing an example of a manufacturing process of the electronic circuit device shown in FIG. First, as shown in FIG. 2A, gold ball bonding is performed on the electrode 15 portion of the passive chip component 11 whose electrode material is tin.
Gold bumps 12 are formed. At this time, gold and tin are connected as a eutectic.

【００３５】次に、図２Ｂに示したように、セラミック
基板１３上の所望の領域に下層にタングステンと上層に
アルミニウムの２層構造の配線１４を形成する。そし
て、基板１３を支持するステージ（図示せず）を３７５
℃に加熱すると共に、受動チップ部品吸着ヘッド（図示
せず）を３００℃に加熱し、図６Ｃに示すように金バン
プ１２を配線１４に接合できるように位置合わせし、バ
ンプあたり５０ｇｆの荷重をかけながら０．１５秒間圧
接し、受動チップ部品１１と基板１３とを接続する。こ
の時金バンプ１２と配線パターン１４はそれぞれその融
点以下の温度で加熱されている。Next, as shown in FIG. 2B, a wiring 14 having a two-layer structure of a lower layer of tungsten and an upper layer of aluminum is formed in a desired region on the ceramic substrate 13. Then, a stage (not shown) that supports the substrate 13 is installed at 375.
In addition to heating to 50 ° C., a passive chip component suction head (not shown) is heated to 300 ° C., the gold bumps 12 are aligned so that they can be bonded to the wirings 14 as shown in FIG. 6C, and a load of 50 gf per bump is applied. The passive chip component 11 and the substrate 13 are connected by pressing for 0.15 seconds while applying. At this time, the gold bump 12 and the wiring pattern 14 are each heated at a temperature lower than their melting point.

【００３６】このようにして形成された電子回路装置に
おいては、配線１４のアルミニウム層表面上に空気中で
自然に形成された酸化アルミニウム膜が、金バンプをア
ルミニウム層上に圧接することにより破壊され、固相拡
散接合されるため、強固で許容電流密度の高い接合が得
られる。In the electronic circuit device thus formed, the aluminum oxide film formed naturally in the air on the surface of the aluminum layer of the wiring 14 is destroyed by pressing the gold bump onto the aluminum layer. Since solid phase diffusion bonding is performed, strong bonding with high allowable current density can be obtained.

【００３７】また、同様の方法で金バンプが形成された
半導体素子もアルミニウム層上に圧接することが可能で
あることから、従来別々の工程で実装されていた半導体
素子等と、受動チップ部品とを、同一の接合工程により
接続することも可能である。Since a semiconductor element having a gold bump formed by the same method can be pressed onto the aluminum layer, the semiconductor element and the like, which have been conventionally mounted in separate steps, and the passive chip component, Can be connected in the same joining process.

【００３８】なお、上述の電子回路装置では、金バンプ
は受動チップ部品の電極に形成したが、ボールボンディ
ング法等により金バンプを基板上のアルミニウム配線上
に形成し、受動チップ部品の錫電極と金バンプを固層拡
散接合させても良い。金バンプの形成についてもボール
ボンディング法以外にメッキ法、蒸着法、転写法等の方
法によって行っても良い。In the above-mentioned electronic circuit device, the gold bumps are formed on the electrodes of the passive chip component, but the gold bumps are formed on the aluminum wiring on the substrate by the ball bonding method or the like to form the tin electrodes of the passive chip component. The gold bumps may be solid layer diffusion bonded. The gold bumps may also be formed by a method such as a plating method, a vapor deposition method, a transfer method, etc. other than the ball bonding method.

【００３９】電子素子として半導体素子のベアチップを
用いる場合、転写バンプはバンプと半導体素子との電極
界面からの腐食が生じ易い。またボールボンディング法
はプロセスが非常に簡便で柔軟性があるが、バンプ数の
多い場合には、それに比例して製造時間が長くなる。When a bare chip of a semiconductor element is used as the electronic element, the transfer bump is likely to be corroded from the electrode interface between the bump and the semiconductor element. The ball bonding method has a very simple process and is flexible, but when the number of bumps is large, the manufacturing time becomes proportionately longer.

【００４０】従って電子素子として半導体素子を用いる
場合や、或いは受動チップ部品を用いる場合でもバンプ
数が大量の場合には、蒸着法かメッキ法が望ましい。ま
た、上述の電子回路装置では、バンプを金で形成すると
共に配線の最上層をアルミニウムとし、金とアルミニウ
ムの固相拡散によって接合したが、これらの組合わせに
限定されることなく、互いに固相拡散を生じるような材
料の組み合わせで有れば良い。さらに金バンプと金配線
のように同種金属間の接合であっても良い。このような
組み合わせとして例えば以下のようなものが挙げられ
る。Therefore, when a semiconductor element is used as an electronic element, or when a passive chip component is used and the number of bumps is large, the vapor deposition method or the plating method is desirable. Further, in the above-mentioned electronic circuit device, the bumps are formed of gold, the uppermost layer of the wiring is made of aluminum, and they are joined by solid-phase diffusion of gold and aluminum. Any combination of materials that causes diffusion may be used. Further, bonding between similar metals such as gold bumps and gold wiring may be used. Examples of such a combination include the following.

【００４１】ＡｕバンプとＡｕ配線、ＡｕバンプとＡｌ
配線、ＡｕバンプとＣｕ配線、ＡｕバンプとＳｎ配線、
ＣｕバンプとＣｕ配線、ＣｕバンプとＡｕ配線、Ｃｕバ
ンプとＳｎ配線、ＣｕバンプとＡｌ配線、Ａｌバンプと
Ａｌ配線、ＡｌバンプとＡｕ配線、ＡｌバンプとＣｕ配
線、ＡｌバンプとＳｎ配線。Au bump and Au wiring, Au bump and Al
Wiring, Au bump and Cu wiring, Au bump and Sn wiring,
Cu bump and Cu wiring, Cu bump and Au wiring, Cu bump and Sn wiring, Cu bump and Al wiring, Al bump and Al wiring, Al bump and Au wiring, Al bump and Cu wiring, Al bump and Sn wiring.

【００４２】また、発明者らは、この組み合わせのうち
ＡｕバンプとＡｌ配線について固相拡散接合したもの
と、半田（ＩｎＳｎ）バンプとＡｕ、Ｍｏ、及びＡｌ配
線について圧接したものとの比較試験を行った。本試験
では電子素子として半導体チップのベアチップを用い
た。In addition, the inventors of the present invention carried out a comparative test of the combination of the solid-phase diffusion bonding of the Au bump and the Al wiring with the solder (InSn) bump and the pressure bonding of the Au, Mo, and Al wiring. went. In this test, a bare chip of a semiconductor chip was used as an electronic element.

【００４３】表１に、ＡｕバンプとＡｌ配線の固相拡散
接合後の抵抗剪断強度、初期接続確率、最大抵抗、最低
抵抗、平均抵抗、測定バンプ数、標準偏差σ、及び標準
相対誤差σ／μの結果をまとめて示す。また、比較とし
てＩｎＳｎバンプと、Ａｕ、Ｍｏ、及びＡｌ配線の圧接
したものについて同様の値を表１に示す。Table 1 shows the resistance shear strength of Au bumps and Al wiring after solid-phase diffusion bonding, initial connection probability, maximum resistance, minimum resistance, average resistance, number of measured bumps, standard deviation σ, and standard relative error σ /. The results of μ are shown together. For comparison, Table 1 shows the same values for the InSn bumps and the Au, Mo, and Al wirings pressed together.

【００４４】[0044]

【表１】 [Table 1]

【００４５】また、図３に熱処理の際のチップ温度と、
接合荷重１チップあたり１４６バンプ、１バンプ７５×
５５μｍであるチップと基板との剪断強度の関係を示
す。剪断強度は平均２．７ｋｇｆ／チップ（４．５ｋｇ
ｆ／ｍｍ2 ）、最小約１．３ｋｇｆ／チップ（２．２ｋ
ｇｆ／ｍｍ2 ）、最大約４．９ｋｇｆ／チップ（８．１
ｋｇｆ／ｍｍ2 ）であり、従来のＩｎ／Ｓｎバンプを配
線に圧接する方式においてＡｌ配線に対しては４００ｇ
ｆ、Ｍｏ配線に対して３８０ｇｆであったのと比較する
と数倍大きいことが分かる。Further, FIG. 3 shows the chip temperature during heat treatment,
Bonding load 146 bumps per chip, 1 bump 75 ×
The relationship between the shear strength between the chip and the substrate, which is 55 μm, is shown. Shear strength averages 2.7 kgf / chip (4.5 kg
f / mm 2 ), minimum about 1.3 kgf / chip (2.2k)
gf / mm 2 ), maximum about 4.9 kgf / chip (8.1
kgf / mm 2 ) and 400 g for Al wiring in the conventional method of press-contacting In / Sn bumps to the wiring.
It can be seen that it is several times larger than the 380 gf for the f and Mo wirings.

【００４６】ＡｕバンプとＡｌ配線間の固相拡散接合で
は、剪断後の破断は、チップのＳｉ内、チップのＳｉと
Ａｌパッド間、Ａｌパッドとバリアメタル間、バリアメ
タルとＡｕバンプ間、ＡｕバンプとＡｌ配線間、Ａｌ配
線とガラス基板間、ガラス基板内とさまざまな部分で起
こった。このことはＡｕバンプとＡｌ配線との接合が強
固であり、Ｓｉチップ／Ａｌパッド／バリアメタル／Ａ
ｕバンプ／Ａｌ配線／ガラス界面の全てが、同程度の接
合強度を有していることを意味する。In the solid phase diffusion bonding between the Au bump and the Al wiring, the fracture after shearing is caused in the Si of the chip, between the Si of the chip and the Al pad, between the Al pad and the barrier metal, between the barrier metal and the Au bump, and between the Au and the Au bump. It occurred in various parts between the bump and the Al wiring, between the Al wiring and the glass substrate, and in the glass substrate. This means that the Au bump and the Al wiring are firmly bonded, and the Si chip / Al pad / barrier metal / A
It means that all of the u bump / Al wiring / glass interface have the same bonding strength.

【００４７】また、ＡｕバンプとＡｌ配線との固相拡散
接合させた電子回路装置についてはＡｕバンプ／Ａｌ配
線間の破断モードの時に、Ａｌ配線上に固相反応の反応
痕が確認された。Regarding the electronic circuit device in which the Au bump and the Al wiring were solid-phase diffusion bonded, the reaction trace of the solid-phase reaction was confirmed on the Al wiring in the break mode between the Au bump and the Al wiring.

【００４８】岩田らの報告によると、Ａｕ／Ａｌのワイ
ヤーボンディングの場合の剪断強度は、８．９ｋｇｆ／
ｍｍ2 である。この値に相応するように計算すると、発
明者らの使用したＩＣチップ（５５×７５μｍのＡｕバ
ンプが１４６個）の場合の剪断強度は、５．４ｋｇｆと
なる。Ａｕ／Ａｌのワイヤーボンディングと比較すると
剪断強度は小さいが、このワイヤーボンディングでは、
Ａｕボールは約４０％もの組成変形をともなっているの
に対し、本発明では接合荷重が弱いため、Ａｕバンプの
変形が少ないことを考慮すると、５．４ｋｇｆという値
は、決して劣る値ではない。According to a report by Iwata et al., The shear strength in the case of Au / Al wire bonding is 8.9 kgf /
mm 2 . When calculated to correspond to this value, the shear strength of the IC chip used by the inventors (146 Au bumps of 55 × 75 μm) is 5.4 kgf. Shear strength is smaller than that of Au / Al wire bonding, but with this wire bonding,
The Au ball has a compositional deformation of about 40%, while the bonding load is weak in the present invention, so that the deformation of the Au bump is small, the value of 5.4 kgf is not inferior.

【００４９】一方剪断後の破断は、ＩｎＳｎバンプを配
線上に単に圧接するものでは全てがＩｎＳｎバンプと配
線との間で起こり、破断面での固相拡散反応は確認でき
なかった。このことからも固相拡散による接合がいかに
優れていることが分かる。On the other hand, all the fractures after shearing occurred between the InSn bump and the wiring in the case where the InSn bump was simply pressed onto the wiring, and the solid phase diffusion reaction at the fracture surface could not be confirmed. This also shows how excellent the solid phase diffusion bonding is.

【００５０】なお、クリーム状半田を使用した共晶半田
では３．５ｋｇｆ／ｍｍ2 程度、８％Ｂｉ−４６％Ｓｎ
−Ｐｂ半田では２．５ｋｇｆ／ｍｍ2 程度であることと
比較すると本発明のＡｕバンプとＡｌ配線との固相拡散
接合の剪断強度がいかに優れているかということが分か
る。ちなみにＩｎＳｎの圧接接合法の場合、ＩｎＳｎバ
ンプの高さが約１０μｍであるのを１〜２μｍまで潰す
ので変形率は８０〜９０％である。In the case of eutectic solder using cream solder, about 3.5 kgf / mm 2 , 8% Bi-46% Sn
It can be seen that the shear strength of the solid phase diffusion bonding between the Au bump and the Al wiring of the present invention is excellent as compared with the case where the Pb solder is about 2.5 kgf / mm 2 . By the way, in the case of the InSn pressure contact bonding method, the deformation rate is 80 to 90% because the InSn bump having a height of about 10 μm is crushed to 1 to 2 μm.

【００５１】また、接続抵抗については、表１に示した
ように、固相拡散接合（Ａｕ／Ａｌ）では、最大抵抗値
が６５ｍΩと低い。このバンプ／配線と接続抵抗値との
関係を図４に示す。このグラフにより、標準偏差が５．
４ｍΩであり、抵抗のばらつきが少ないことが分かる。
この様に、本発明による固相拡散接合は、ＩｎＳｎバン
プの配線上への圧接接合より安定した接続であることは
明かである。Regarding the connection resistance, as shown in Table 1, in the solid phase diffusion bonding (Au / Al), the maximum resistance value is as low as 65 mΩ. The relationship between the bump / wiring and the connection resistance value is shown in FIG. This graph gives a standard deviation of 5.
It is 4 mΩ, and it can be seen that there is little variation in resistance.
Thus, it is clear that the solid phase diffusion bonding according to the present invention is a more stable connection than the pressure welding of the InSn bump on the wiring.

【００５２】さらに、本発明者らは、ＡｕバンプとＡｌ
配線の固相拡散接合と、ＩｎＳｎバンプとＭｏ配線の圧
接接合について、高温高湿放置試験（７０℃、９０％
Ｒ．Ｈ．１０００サイクル）及びＴＳＴ（Ｔｈｅｒｍａ
ｌ Ｓｈｏｃｋ Ｔｅｓｔ）を行った。図５は、高温高
湿放置試験結果を示すグラフ、図６は、ＴＳＴ結果を示
すグラフである。これらのグラフから、ＩｎＳｎ半田に
よる圧接接合では、抵抗が高く、抵抗が増加するが、本
発明による固相拡散接合では、圧接接合に比べ、ばらつ
きが少なく、低い抵抗を維持できることが明かである。Furthermore, the present inventors have found that Au bumps and Al
High-temperature and high-humidity storage test (70 ° C, 90%) for solid-phase diffusion bonding of wiring and pressure welding of InSn bump and Mo wiring
R. H. 1000 cycles) and TST (Therma
l Shock Test) was performed. FIG. 5 is a graph showing the high temperature and high humidity standing test result, and FIG. 6 is a graph showing the TST result. From these graphs, it is clear that the pressure contact bonding with InSn solder has a high resistance and increases the resistance, but the solid phase diffusion bonding according to the present invention has less variation and can maintain a low resistance as compared with the pressure contact bonding.

【００５３】なお、ＩｎＳｎ半田は、融点以下で接合す
るには、その融点が低すぎ、柔らかく、変形し易い。従
って、半田の圧接法では、通常半田バンプと配線はアン
カー効果で接続される。しかしながらこのような接続方
法では、上述したように、接続強度が弱く、抵抗のばら
つきがあり、且つＡｌ配線と用いる場合、Ａｌの酸化膜
を破壊できないため接続できない。半田自体の強度も弱
く、信頼性が乏しいという問題がある。Note that the InSn solder has a too low melting point to be joined at a melting point or lower, and is soft and easily deformed. Therefore, in the solder pressure welding method, the solder bump and the wiring are usually connected by the anchor effect. However, in such a connection method, as described above, the connection strength is weak, the resistance varies, and when used with an Al wiring, the Al oxide film cannot be destroyed, so that the connection cannot be made. There is a problem that the strength of the solder itself is weak and the reliability is poor.

【００５４】図７は、本発明の第２の実施例である電子
回路装置の断面図である。この電子回路装置は、電子素
子として半導体素子を内蔵したパッケージを使用してお
り、その主構成は、表面に配線パターンを有する絶縁性
基板と、半導体素子を内蔵したパッケージとが、バンプ
を介して接続されている電子回路装置において、前記配
線と前記バンプとの間、及び前記バンプと前記パッケー
ジの電極との間の両方或いは一方が固相拡散によって接
合されていることを特徴とする。FIG. 7 is a sectional view of an electronic circuit device according to a second embodiment of the present invention. This electronic circuit device uses a package in which a semiconductor element is built in as an electronic element, and its main configuration is that an insulating substrate having a wiring pattern on its surface and a package in which a semiconductor element is built in via a bump. In the connected electronic circuit device, the wiring and the bump and / or the bump and the electrode of the package are joined by solid phase diffusion.

【００５５】図７に示すように、この電子回路装置で
は、絶縁性基板として内部に多層配線が施されているア
ルミナ基板２０を用い、このアルミナ基板２０の表面に
はスパッタリング法等により成膜された金配線２３が形
成されている。また、半導体素子２４を内蔵したパッケ
ージ２１の電極上にメッキ法等で形成された金バンプ２
２を介して、前記金配線２３上に前記パッケージ２１を
実装したもので、パッケージ２１の金バンプ２２と、金
配線２３との間が固相拡散により接合されている。As shown in FIG. 7, in this electronic circuit device, an alumina substrate 20 having multilayer wiring inside is used as an insulating substrate, and a film is formed on the surface of the alumina substrate 20 by a sputtering method or the like. Gold wiring 23 is formed. In addition, the gold bumps 2 formed by the plating method or the like on the electrodes of the package 21 having the semiconductor element 24 built therein.
The package 21 is mounted on the gold wiring 23 via the via 2, and the gold bump 22 of the package 21 and the gold wiring 23 are joined by solid phase diffusion.

【００５６】次に、この電子回路装置を実現するための
製造工程の１例について説明する。先ず、半導体素子２
４を内蔵したパッケージ２１の電極を形成するために、
スパッタリング法により、チタン／ニッケル／金からな
る電極（図示せず）を形成する。さらに、この電極上
に、レジスト塗布、パターニング、電気メッキを行うこ
とによって金バンプ２２を形成する。Next, an example of the manufacturing process for realizing this electronic circuit device will be described. First, the semiconductor element 2
In order to form the electrodes of the package 21 containing 4
An electrode (not shown) made of titanium / nickel / gold is formed by a sputtering method. Further, a gold bump 22 is formed on this electrode by applying resist, patterning, and electroplating.

【００５７】次に、基板２０を支持するステージ（図示
せず）を３００℃に加熱すると共に、パッケージを吸着
するヘッド（図示せず）を３７０℃に加熱し、１バンプ
あたり５０ｇｆの荷重をかけながら０．１５秒間圧接
し、パッケージ２１と基板２０を接続する。Next, a stage (not shown) that supports the substrate 20 is heated to 300 ° C., a head (not shown) that sucks the package is heated to 370 ° C., and a load of 50 gf per bump is applied. While pressing for 0.15 seconds, the package 21 and the substrate 20 are connected.

【００５８】このようにして形成された電子回路装置
は、金配線２３と金バンプ２２とが固相拡散接合される
ため強固な接合が得られることになる。図８は、本発明
の第３の実施例である電子回路装置を説明するための図
である。In the electronic circuit device thus formed, the gold wiring 23 and the gold bumps 22 are solid-phase diffusion-bonded, so that a strong bond can be obtained. FIG. 8 is a diagram for explaining an electronic circuit device which is a third embodiment of the present invention.

【００５９】この電子回路装置は、サーマルヘッドとし
て用いるものである。このサーマルヘッドは、抵抗体
（発熱体）を有する基板と、前記基板上に形成され、少
なくとも表面がアルミニウムを主成分とするアルミニウ
ム層を有する配線層と、前記アルミニウム層上に固相拡
散によって接合されたバンプと、該バンプを介して実装
され前記抵抗体を駆動するための半導体素子とを具備
し、前記アルミニウム層の膜厚は２５００オングストロ
ーム以上で、前記アルミニウム層を有する前記配線の膜
厚は１６０００オングストローム以下であることを特徴
とする。This electronic circuit device is used as a thermal head. This thermal head is joined to a substrate having a resistor (heating element), a wiring layer formed on the substrate and having an aluminum layer whose main component is aluminum at least, by solid phase diffusion on the aluminum layer. And a semiconductor element mounted via the bump for driving the resistor, the thickness of the aluminum layer is 2500 angstroms or more, and the thickness of the wiring having the aluminum layer is It is characterized by being 16000 angstroms or less.

【００６０】また前記サーマルヘッドはプリンタに組み
込まれ、前記半導体素子の信号により前記抵抗体は発熱
し所定の用紙に印刷されるものである。図８に示すよう
に、このサーマルヘッドは、セラミック基板として、ア
ルミナ基板３０を用い、このアルミナ基板３０上には、
スパッタリング法により、Ｎｂ−ＳｉＯ2 からなる抵抗
体３１及びアルミニウムからなる配線３２が形成されて
いる。この配線３２上に、駆動用半導体素子３３が、金
からなるバンプ３４を介して接続されるものである。な
お、３５は保護層である。The thermal head is incorporated in a printer, and the resistor is heated by a signal from the semiconductor element to print on a predetermined paper. As shown in FIG. 8, this thermal head uses an alumina substrate 30 as a ceramic substrate, and on the alumina substrate 30,
A resistor 31 made of Nb—SiO 2 and a wiring 32 made of aluminum are formed by the sputtering method. The driving semiconductor element 33 is connected to the wiring 32 via bumps 34 made of gold. Incidentally, 35 is a protective layer.

【００６１】この時、金バンプ３４は、半導体素子３３
の電極上に電気メッキ法等で形成することができ、この
金バンプ３４とアルミニウム配線３２は固相拡散接合に
より接続されたものである。At this time, the gold bumps 34 form the semiconductor element 33.
Can be formed by electroplating or the like on the electrode of No. 3, and the gold bump 34 and the aluminum wiring 32 are connected by solid phase diffusion bonding.

【００６２】本実施例においてはアルミニウム配線３２
の膜厚を８０００オングストロームとし、金バンプ３４
は、バンプサイズ３０μｍ□、バンプピッチ４０μｍ、
バンプ数１４６とした。In this embodiment, the aluminum wiring 32 is used.
With a thickness of 8000 angstroms and gold bumps 34
Has a bump size of 30 μm, a bump pitch of 40 μm,
The number of bumps was 146.

【００６３】金バンプ３４とアルミニウム配線３２の固
相拡散接合は、駆動用半導体素子３３を４００℃、アル
ミナ基板３０を８０℃に加熱し、１バンプあたり、２５
ｇｆの荷重で０．２秒間圧接することにより行なわれ
た。Solid-phase diffusion bonding of the gold bump 34 and the aluminum wiring 32 is performed by heating the driving semiconductor element 33 to 400 ° C. and the alumina substrate 30 to 80 ° C.
It was carried out by pressing for 0.2 seconds with a load of gf.

【００６４】接合後の半導体素子と基板との密着強度は
４．０ｋｇｆであり、十分に強度を保っていた。また、
接触抵抗は１バンプあたり２０〜３０ｍΩであった。ま
た、このサンプルについて高温高湿放置試験（７０℃、
９０％Ｒ．Ｈ．１０００時間）、熱衝撃試験（−４０℃
／１２０℃、３０分／３０分、１０００サイクル）を実
施したところ、接触抵抗の変動は±１０％以内に入り安
定な電気的接続が得られていることが分かった。The adhesive strength between the semiconductor element and the substrate after bonding was 4.0 kgf, which was sufficiently high. Also,
The contact resistance was 20 to 30 mΩ per bump. Moreover, this sample was subjected to a high temperature and high humidity storage test (70 ° C,
90% R.I. H. 1000 hours), thermal shock test (-40 ° C)
(/ 120 ° C., 30 minutes / 30 minutes, 1000 cycles), it was found that the fluctuation of the contact resistance was within ± 10% and stable electrical connection was obtained.

【００６５】さらに、同上の環境条件下において半導体
素子３３と基板３０との密着強度を剪断試験によって評
価したところ、初期強度４．０ｋｇｆに対して１０％程
度の劣化内に抑えることができ実用上全く支障のないレ
ベルを得ることができた。Further, when the adhesion strength between the semiconductor element 33 and the substrate 30 was evaluated by a shear test under the same environmental conditions as above, it was possible to suppress the deterioration within about 10% with respect to the initial strength of 4.0 kgf and practically. I was able to get a level without any problems.

【００６６】以下に、前述のサーマルヘッドを具備する
電子回路装置の変形例を示す。この装置では、アルミニ
ウム層の膜厚が１５５００オングストロームとなるよう
に配線３２を形成し、それ以外は前述のサーマルヘッド
を具備する電子回路装置と同様にして電子回路装置を形
成した。このサンプルについて同様の試験をしたところ
接合後の半導体素子と基板との密着度は４．０ｋｇｆで
あり、十分に強度を保っていた。また接触抵抗は１バン
プあたり２０〜３０ｍΩであった。また、このサンプル
について同様に高温高湿放置試験（７０℃、９０％Ｒ．
Ｈ．１０００時間）、熱衝撃試験（−４０℃／１２０
℃、３０分／３０分、１０００サイクル）を実施したと
ころ、接触抵抗の変動は±１０％以内に入り安定な電気
的接続が得られていることが分かった。A modification of the electronic circuit device having the above-mentioned thermal head will be shown below. In this device, the wiring 32 was formed so that the film thickness of the aluminum layer was 15500 angstroms, and other than that, the electronic circuit device was formed in the same manner as the electronic circuit device equipped with the thermal head described above. When a similar test was performed on this sample, the degree of adhesion between the semiconductor element and the substrate after bonding was 4.0 kgf, and the strength was sufficiently maintained. The contact resistance was 20 to 30 mΩ per bump. Further, this sample was similarly subjected to a high temperature and high humidity storage test (70 ° C., 90% R.A.
H. 1000 hours), thermal shock test (-40 ° C / 120
After carrying out 1000 cycles at 30 ° C. for 30 minutes / 30 ° C., it was found that the fluctuation of the contact resistance was within ± 10% and stable electrical connection was obtained.

【００６７】さらに、同上の環境条件下において半導体
素子３３と基板３０との密着強度を剪断試験によって評
価したところ、初期強度４．０ｋｇｆに対して１０％程
度の劣化内に抑えることができ実用上全く支障のないレ
ベルを得ることができた。また、印刷精度の劣化も生じ
なかった。Furthermore, when the adhesion strength between the semiconductor element 33 and the substrate 30 was evaluated by a shear test under the same environmental conditions as above, it was possible to suppress the deterioration within about 10% with respect to the initial strength of 4.0 kgf. I was able to get a level without any problems. In addition, the printing accuracy did not deteriorate.

【００６８】比較例１ また、サーマルヘッドを具備する電子回路装置の比較例
として、アルミニウム層の膜厚を２０００オングストロ
ームにする以外は同様にしてサンプルを作製した。Comparative Example 1 As a comparative example of an electronic circuit device equipped with a thermal head, a sample was prepared in the same manner except that the thickness of the aluminum layer was set to 2000 angstrom.

【００６９】このサンプルについて同様の試験を行った
結果、接合後の半導体素子と基板との密着強度は０．９
ｋｇｆであり、すぐに剥がれるという不都合が生じ実用
上問題があった。配線３２のアルミニウムとバンプ３４
の金との金属間化合物がアルミニウム配線３２下にまで
達し、下層の基板３０との密着強度が低下したことによ
るものである。As a result of performing a similar test on this sample, the adhesion strength between the semiconductor element and the substrate after bonding is 0.9.
Since it was kgf, there was a problem in that it came off immediately, which was a problem in practical use. Aluminum of wiring 32 and bump 34
This is because the intermetallic compound with gold reaches the bottom of the aluminum wiring 32, and the adhesion strength with the underlying substrate 30 is lowered.

【００７０】比較例２ さらに、他の比較例としてアルミニウム層の膜厚を２０
０００オングストロームにする以外は同様にしてサンプ
ルを作製した。Comparative Example 2 Further, as another comparative example, the film thickness of the aluminum layer was set to 20.
A sample was prepared in the same manner except that the thickness was changed to 000 angstrom.

【００７１】このサンプルについて同様の試験を行った
結果、接合後の半導体素子と基板との密着強度、接触抵
抗の変動においては実用上支障のないレベルであった
が、アルミニウム膜厚が１５５００オングストローム以
下の時と比べて著しい印刷精度の劣化になることが分か
った。As a result of performing the same test with respect to this sample, the adhesion strength between the semiconductor element and the substrate after the bonding and the fluctuation of the contact resistance were at a level at which there was no practical problem, but the aluminum film thickness was 15500 angstroms or less. It was found that the printing accuracy was significantly deteriorated compared to the case of.

【００７２】ここで、抵抗体を具備する基板上にバンプ
を用いて固相拡散により電子素子を接続したサーマルヘ
ッドについて考察する。先ず、セラミック基板上に形成
された配線層の内、最上層（配線が多層構造の場合）に
くるアルミニウム層の膜厚が２５００オングストローム
以下である場合には、バンプ材料を金とした場合、金と
アルミニウムの固相拡散層である金属間化合物がアルミ
ニウム層下にまで達し、前記固相拡散層と下層の層或い
は基板との密着が著しく弱くなり、亀裂や剥離等の問題
が生じ易い。一方、アルミニウム層を厚くした場合、配
線全体の膜厚が厚くなり、印字の際の印字品質が低下す
るという問題が生じる傾向がある。Here, a thermal head in which electronic elements are connected by solid phase diffusion using bumps on a substrate provided with a resistor will be considered. First, of the wiring layers formed on the ceramic substrate, when the film thickness of the uppermost aluminum layer (when the wiring has a multilayer structure) is 2500 angstroms or less, when the bump material is gold, gold is used. The intermetallic compound, which is a solid phase diffusion layer of aluminum and aluminum, reaches below the aluminum layer, the adhesion between the solid phase diffusion layer and the lower layer or the substrate is significantly weakened, and problems such as cracking and peeling easily occur. On the other hand, when the aluminum layer is thickened, the film thickness of the entire wiring becomes thicker, which tends to cause a problem that the printing quality during printing is deteriorated.

【００７３】以上のような問題に鑑み、本発明者は、半
導体素子を、金属の固相拡散を利用して、サーマルヘッ
ドを構成するセラミック基板に実装するにあたって、ア
ルミニウム配線膜厚の最適化を図った。そこで、バンプ
を金で構成する場合について、アルミニウムと金の金属
間化合物の成長とアルミニウム配線層の厚さの関係を調
べた。In view of the above problems, the present inventor has optimized the aluminum wiring film thickness when mounting a semiconductor element on a ceramic substrate forming a thermal head by utilizing solid phase diffusion of metal. planned. Therefore, in the case where the bumps are made of gold, the relationship between the growth of the intermetallic compound of aluminum and gold and the thickness of the aluminum wiring layer was investigated.

【００７４】その結果、加熱温度４００℃、加熱時間
０．２秒においてアルミニウム層の膜厚が２２００オン
グストロームよりも薄いときにはアルミニウムと金の金
属間化合物である固相拡散層が配線下層まで生成してし
まい亀裂、剥離が生じ易いことが分かった。実験の結
果、金とアルミニウムの固相拡散層は、金バンプとアル
ミニウム層との界面からおよそ２２００オングストロー
ム程度まで進行している。しかしながら、金バンプの高
さのばらつきや半導体素子を接合する次具の傾き等の要
因によって、この固相拡散層の厚さは１９００オングス
トロームから２５００オングストロームまでばらついて
しまうことを見いだした。従って、この金属間化合物の
成長をアルミニウム下層まで到達させないために前記ア
ルミニウム層は少なくとも２５００オングストローム以
上あれば良いことが分かる。また、実用的には、このア
ルミニウム層は、１５５００オングストローム以下であ
ることが好ましい。これを越えると、印刷精度が劣化
し、かすれやにじみを生じる傾向がある。ＡｕとＡｌ
は、Ａｕ5 Ａｌ2 、Ａｕ4 Ａｌ、Ａｕ2 Ａｌ、ＡｕＡ
ｌ、ＡｕＡｌ2 等の金属間化合物を作ることが知られて
いるが、ここではＡｕ4 Ａｌ及びＡｕ5 Ａｌ2 が多く観
測された。Ａｕ−Ａｌの反応においてはＡｕ4 Ａｌ及び
Ａｕ5 Ａｌ2 が形成されることで安定になる。As a result, at the heating temperature of 400 ° C. and the heating time of 0.2 seconds, when the film thickness of the aluminum layer is thinner than 2200 Å, the solid phase diffusion layer which is an intermetallic compound of aluminum and gold is formed up to the wiring lower layer. It was found that cracks and peeling easily occurred. As a result of the experiment, the solid-phase diffusion layer of gold and aluminum has advanced from the interface between the gold bump and the aluminum layer to about 2200 angstroms. However, it has been found that the thickness of this solid phase diffusion layer varies from 1900 angstroms to 2500 angstroms due to factors such as variations in the height of the gold bumps and the inclination of the next tool for joining the semiconductor elements. Therefore, in order to prevent the growth of the intermetallic compound from reaching the lower layer of aluminum, it is sufficient that the aluminum layer has at least 2500 angstroms. Further, practically, the aluminum layer is preferably 15500 angstroms or less. If it exceeds this range, the printing accuracy is deteriorated, and there is a tendency that blurring or blurring occurs. Au and Al
Is Au 5 Al 2 , Au 4 Al, Au 2 Al, AuA
It is known to form intermetallic compounds such as 1, AuAl 2 and the like, but Au 4 Al and Au 5 Al 2 are often observed here. In the reaction of Au-Al, the formation of Au 4 Al and Au 5 Al 2 makes it stable.

【００７５】前記固相拡散層の膜厚のばらつきは上述し
たように２２００±３００オングストロームであり、少
なくともアルミニウム層は２５００オングストローム以
上あればよいが、信頼性を増すためにはアルミニウム層
は２６００オングストローム以上であることが望まし
い。As described above, the variation in film thickness of the solid phase diffusion layer is 2200 ± 300 angstroms, and at least the aluminum layer should be 2500 angstroms or more, but in order to increase the reliability, the aluminum layer should be 2600 angstroms or more. Is desirable.

【００７６】次に、アルミニウム層の膜厚が厚すぎる場
合には、結果的に全体の配線の膜厚が厚くなる。図９及
び図１０に、サーマルヘッドの抵抗部と配線との関係を
示したプリンタの図を示す。図９に示すように、基板４
０上に抵抗体４１が形成され、さらにその上にアルミニ
ウム配線４２がある場合には被印刷物４３（紙等）と抵
抗体４１の間隔がアルミニウム配線４２の膜厚のために
広がり、にじみやかすれが生じ、印字精度が劣化する傾
向がある。また、図１０に示したようにアルミニウム配
線４６上に抵抗体４７がある場には、図９で示した欠点
と、さらに抵抗体４７がアルミニウム配線４６によって
断線するという欠点があった。特にアルミニウム配線４
６の膜厚が１６０００オングストロームを越えると顕著
になる。なお、図９、図１０において４５は保護層を示
す。Next, when the thickness of the aluminum layer is too thick, the thickness of the entire wiring becomes thick as a result. 9 and 10 are diagrams of the printer showing the relationship between the resistance portion of the thermal head and the wiring. As shown in FIG. 9, the substrate 4
When the resistor 41 is formed on the surface of the resistor 0, and the aluminum wiring 42 is further formed on the resistor 41, the distance between the object to be printed 43 (paper or the like) and the resistor 41 widens due to the film thickness of the aluminum wiring 42, causing blurring or blurring. And the printing accuracy tends to deteriorate. Further, when the resistor 47 is present on the aluminum wiring 46 as shown in FIG. 10, there are the drawbacks shown in FIG. 9 and the drawback that the resistor 47 is broken by the aluminum wiring 46. Especially aluminum wiring 4
It becomes remarkable when the film thickness of 6 exceeds 16000 angstroms. In FIGS. 9 and 10, reference numeral 45 represents a protective layer.

【００７７】上述した知見に基づき、本発明者は、サー
マルヘッドの全体の配線の膜厚を１６０００オングスト
ローム以下とすることが好ましいことを見いだした。ま
た、実用性を考慮すると、全体の配線の膜厚は３０００
オングストローム以上であることが好ましい。これ未満
であると、信頼性が低下する傾向がある。Based on the above knowledge, the present inventor found that it is preferable to set the film thickness of the entire wiring of the thermal head to 16000 angstroms or less. Also, considering practicality, the film thickness of the entire wiring is 3000
It is preferably angstrom or more. If it is less than this, the reliability tends to decrease.

【００７８】上記知見に鑑み、本発明によるサーマルヘ
ッドを備えたプリンタにおいては、少なくともアルミニ
ウム層の膜厚を２５００オングストローム以上、且つ全
体の配線の膜厚を１６０００オングストローム以下とす
ることが好ましい。さらに、実用性を考慮すると、アル
ミニウム層の膜厚を２５００〜１５５００オングストロ
ームとすることにより、印字精度の劣化の少ないプリン
タを提供することが可能となる。In view of the above knowledge, in the printer provided with the thermal head according to the present invention, it is preferable that the film thickness of at least the aluminum layer is 2500 Å or more and the film thickness of the entire wiring is 16000 Å or less. Further, considering practicality, by setting the thickness of the aluminum layer to 2500 to 15500 angstroms, it becomes possible to provide a printer with less deterioration in printing accuracy.

【００７９】次に本発明の第４の実施例を説明する。図
１１は、本発明の第４の実施例にかかる半導体装置の一
例を示す図である。この半導体装置は液晶パネルに用い
られるもので、半導体素子５１と、この表面に電気メッ
キ法等で形成された金バンプ５２と、この金バンプ５２
と固層拡散により接合されたモリブデン／アルミニウム
積層配線５４とを有する配線基板５３とから構成され
る。配線基板５３は、ガラス基板からなり、その上に、
順にモリブデン、アルミニウムを積層し、モリブデン／
アルミニウム積層配線５４を形成したものである。この
時、金バンプ５２と配線５４のアルミニウム層との間が
固層拡散により接続されている。Next, a fourth embodiment of the present invention will be described. FIG. 11 is a diagram showing an example of a semiconductor device according to the fourth exemplary embodiment of the present invention. This semiconductor device is used for a liquid crystal panel, and includes a semiconductor element 51, a gold bump 52 formed on the surface thereof by an electroplating method, and the gold bump 52.
And a wiring board 53 having a molybdenum / aluminum laminated wiring 54 joined by solid layer diffusion. The wiring board 53 is made of a glass substrate, on which
Molybdenum and aluminum are laminated in order, and molybdenum /
The aluminum laminated wiring 54 is formed. At this time, the gold bump 52 and the aluminum layer of the wiring 54 are connected by solid layer diffusion.

【００８０】次に、この図１１に示す半導体装置の製造
工程の一例について説明する。図１２Ａ乃至図１２Ｃ
は、本製造工程を説明するための図である。この製造工
程は、フェイスダウン技術を用いて、半導体素子５１
を、絶縁性基板５３表面に形成された配線パターン５４
上に、バンプ５２を介して搭載する工程と、前記配線パ
ターン５４と前記バンプ５２との間が固層拡散によって
接合するように前記バンプ５２及び前記配線パターン５
４をその融点以下の温度で加熱する加熱工程とを含むこ
とを特徴とする。Next, an example of a manufacturing process of the semiconductor device shown in FIG. 11 will be described. 12A to 12C
[FIG. 3] is a diagram for explaining the present manufacturing process. This manufacturing process uses the face-down technology to perform the semiconductor element 51
The wiring pattern 54 formed on the surface of the insulating substrate 53.
The step of mounting via the bumps 52 and the bumps 52 and the wiring patterns 5 so that the wiring patterns 54 and the bumps 52 are joined by solid layer diffusion.
4 is heated at a temperature equal to or lower than its melting point.

【００８１】図１２Ａに示すように、半導体素子５１の
ボンディングパッド（図示せず）にバリア金属Ｂとして
半導体素子側からチタン層、ニッケル層及びパラジウム
層を形成し、その上に電気メッキにより金バンプ５２を
形成する。この時チタン層はアルミニウムパッドと密着
を高めるために形成され、ニッケル層は金が半導体素子
のボンディングパッドに拡散するのを防ぐために形成さ
れ、パラジウム層は金との密着を高めるために形成され
る。As shown in FIG. 12A, a titanium layer, a nickel layer and a palladium layer are formed on the bonding pad (not shown) of the semiconductor element 51 as a barrier metal B from the semiconductor element side, and gold bumps are electroplated on the titanium layer. 52 is formed. At this time, the titanium layer is formed to enhance adhesion with the aluminum pad, the nickel layer is formed to prevent diffusion of gold to the bonding pad of the semiconductor element, and the palladium layer is formed to enhance adhesion with gold. .

【００８２】次に、図１２Ｂに示すように、ガラス基板
５３上の所望の領域に下層にモリブデンと上層にアルミ
ニウムの２層構造の配線パターン５４を形成する。１枚
のガラス基板あたり、入力パッドとしての２６個のパッ
ドと出力用パッドとしての１２０個のパッドを含むもの
とする。Next, as shown in FIG. 12B, a wiring pattern 54 having a two-layer structure of molybdenum as a lower layer and aluminum as an upper layer is formed in a desired region on the glass substrate 53. It is assumed that one glass substrate includes 26 pads as input pads and 120 pads as output pads.

【００８３】そして半導体素子側を４００℃に加熱する
とともに、ガラス基板側を８０℃に加熱し、半導体素子
５１とガラス基板５３を図１２Ｃのように配置し、１バ
ンプあたり３０ｇｆの荷重をかけながら０．２秒間圧接
し、一括してすべてのパッドを接続する。接続後の半導
体素子５１とガラス基板５３との密着強度は４．０ｋｇ
ｆ程度であった。Then, the semiconductor element side is heated to 400 ° C. and the glass substrate side is heated to 80 ° C., the semiconductor element 51 and the glass substrate 53 are arranged as shown in FIG. 12C, and a load of 30 gf per bump is applied. Press for 0.2 seconds and connect all pads at once. The adhesive strength between the semiconductor element 51 and the glass substrate 53 after connection is 4.0 kg.
It was about f.

【００８４】このようにして形成された半導体装置は、
配線５４のアルミニウム層上に形成された酸化膜を金バ
ンプ５２をアルミニウム層上に圧接することにより破壊
し、また温度によって固相拡散接合されるため強度な接
合が得られることになり、許容電流値が増大し、接続抵
抗の低減を図ることができる。The semiconductor device thus formed is
The oxide film formed on the aluminum layer of the wiring 54 is destroyed by pressing the gold bump 52 onto the aluminum layer, and solid-phase diffusion bonding is performed depending on the temperature, so that strong bonding can be obtained, and the allowable current can be increased. The value can be increased and the connection resistance can be reduced.

【００８５】また、一括してすべての接続を行うことが
できるため、１７．５秒（１つあたり０．１２秒）程度
もかかっていたワイヤボンディングにより１つ１つ接続
する場合に比べ、大幅な時間の短縮となる。更にバンプ
接続のため実装必要面積を低減することができる。Further, since all the connections can be made at once, it is significantly larger than the case of connecting one by one by wire bonding which took about 17.5 seconds (0.12 seconds per one). It will save a lot of time. Furthermore, because of bump connection, the required mounting area can be reduced.

【００８６】なお、前記実施例では、バンプを金で形成
するとともに配線パターンをモリブデン／アルミニウム
の２層構造で形成し、金とアルミニウムの固層拡散によ
って接合したが、これらの組み合わせに限定されること
なく、互いに固相拡散を生じるような材料の組み合わせ
であれば良い。さらに金バンプと金配線のように同種金
属間の接合であっても良い。In the above embodiment, the bumps are formed of gold and the wiring pattern is formed of a two-layer structure of molybdenum / aluminum, and the bonding is performed by solid layer diffusion of gold and aluminum. However, the combination is not limited thereto. It suffices if they are a combination of materials that mutually cause solid phase diffusion. Further, bonding between similar metals such as gold bumps and gold wiring may be used.

【００８７】次に本発明の第５の実施例を説明する。図
１３は、本発明の第５の実施例にかかる半導体装置の一
例を示す断面図である。Next, a fifth embodiment of the present invention will be described. FIG. 13 is a sectional view showing an example of a semiconductor device according to the fifth embodiment of the present invention.

【００８８】この例では、絶縁性基板としてアルミナ基
板６３を用いており、アルミナ基板６３上にスパッタリ
ング法により抵抗パターン（図示せず）及び電極配線等
の配線パターン６４を形成したものを用い、この配線パ
ターン６４上に駆動用ＩＣチップ６１を金バンプ６２を
介して配置し、この金バンプ６２と配線パターン６４と
が固相拡散により接続されていることを特徴とするもの
である。なお、ここで駆動用ＩＣチップ６１とアルミナ
基板６３はさらに絶縁性接着剤６５により封止され、周
りの環境変化、例えば水分の侵入からバンプ接続部を保
護している。In this example, an alumina substrate 63 is used as an insulating substrate, and a resistance pattern (not shown) and a wiring pattern 64 such as an electrode wiring are formed on the alumina substrate 63 by using a sputtering method. The driving IC chip 61 is arranged on the wiring pattern 64 via a gold bump 62, and the gold bump 62 and the wiring pattern 64 are connected by solid phase diffusion. Here, the driving IC chip 61 and the alumina substrate 63 are further sealed with an insulating adhesive agent 65 to protect the bump connection portion from changes in the surrounding environment, for example, moisture intrusion.

【００８９】次に、この半導体装置の製造工程について
説明する。まず、半導体素子６１のボンディングパッド
（図示せず）にバリア金属（図示せず）としてチタン
層、ニッケル層、パラジウム層を介してメッキ法により
金バンプ６を形成しておく。このとき金バンプ６２の高
さは±１．５μｍ程度のばらつきを有している。Next, the manufacturing process of this semiconductor device will be described. First, gold bumps 6 are formed on a bonding pad (not shown) of the semiconductor element 61 as a barrier metal (not shown) through a titanium layer, a nickel layer, and a palladium layer by a plating method. At this time, the height of the gold bump 62 has a variation of about ± 1.5 μm.

【００９０】次に、金バンプ６２が形成された半導体素
子６１を熱源基板上にスタンピングし、金バンプ６２の
高さを一定に揃える。次いで、アルミナ基板６３上にス
パッタリング法により抵抗パターンを形成した後、電極
パターンとして基板側からタングステン／アルミニウム
の２層構造の配線パターン６４を形成する。Next, the semiconductor element 61 on which the gold bumps 62 are formed is stamped on the heat source substrate to make the height of the gold bumps 62 uniform. Next, after forming a resistance pattern on the alumina substrate 63 by a sputtering method, a wiring pattern 64 having a two-layer structure of tungsten / aluminum is formed as an electrode pattern from the substrate side.

【００９１】次に、金バンプ６２が形成された半導体素
子６１を、電極パターン６４が形成された基板６３にフ
ェイスダウンに配置し、金バンプ６２を、一括してすべ
てのパッド上に圧接し、アルミナ基板６３を熱すること
によって熱処理し、固相拡散接合させる。Next, the semiconductor element 61 on which the gold bumps 62 are formed is placed face down on the substrate 63 on which the electrode pattern 64 is formed, and the gold bumps 62 are collectively pressed onto all the pads, The alumina substrate 63 is heat-treated by heating and solid phase diffusion bonding is performed.

【００９２】このようにして形成された半導体装置は、
前記の半導体装置の効果に加え、チタンの熱伝導が金に
比べ悪いことから、熱がアルミナ基板６３から半導体素
子６１に伝導するのを防止し、半導体素子６１の温度上
昇を防ぐことができる。The semiconductor device thus formed is
In addition to the effect of the semiconductor device described above, since heat conduction of titanium is worse than that of gold, heat can be prevented from being transferred from the alumina substrate 63 to the semiconductor element 61, and the temperature rise of the semiconductor element 61 can be prevented.

【００９３】上記のようにスタンピングにより半導体素
子６１を加圧することによりバンプの高さを揃えること
ができ、より確実で信頼性の高い接続を行うことができ
る。また、アルミナ基板６３を熱する代わりに半導体素
子６１裏面から、赤外線等により金バンプ６２を選択的
に加熱するようにすれば金バンプ６２のみを昇温できる
ので半導体素子６１への熱による影響を抑えることが可
能となる。By pressing the semiconductor element 61 by stamping as described above, the heights of the bumps can be made uniform, and more reliable and highly reliable connection can be performed. Further, if the gold bumps 62 are selectively heated by infrared rays or the like from the back surface of the semiconductor element 61 instead of heating the alumina substrate 63, only the gold bumps 62 can be heated. It becomes possible to suppress.

【００９４】次に本発明の第６の実施例を説明する。図
１４Ａ及び図１４Ｂ、図１５Ａ乃至図１５Ｃ、及び図１
６は、本発明の第６の実施例である半導体装置の製造工
程を説明するための図である。Next, a sixth embodiment of the present invention will be described. 14A and 14B, 15A to 15C, and 1
6A and 6B are views for explaining a manufacturing process of the semiconductor device according to the sixth embodiment of the present invention.

【００９５】配線基板の形成は図１４Ａに示すようなセ
ラミック基板７０に、スパッタリング法によりアルミニ
ウム薄膜を形成し、これをフォトリソグラフィによりパ
ターンニングし、図１４Ｂに示すようにアルミニウムか
らなる配線パターン７１を形成する。The wiring substrate is formed by forming an aluminum thin film on the ceramic substrate 70 as shown in FIG. 14A by a sputtering method and patterning this by photolithography to form a wiring pattern 71 made of aluminum as shown in FIG. 14B. Form.

【００９６】また、バンプの形成プロセスを説明するた
めの図を図１５Ａ乃至図１５Ｃに示す。図１５Ａに示す
ように、半導体素子として所望の素子領域が形成された
シリコン基板７２を用意し、このシリコン基板７２表面
に形成されたアルミニウムからなる配線パターン７３上
にパッシベーション膜としての窒化シリコン膜７４を形
成した後、フォトリソグラフィによりコンタクト孔を形
成し、さらに真空蒸着法によりチタン、ニッケル及びパ
ラジウムからなるバリアメタル層７５を形成する。Further, FIGS. 15A to 15C are diagrams for explaining the bump forming process. As shown in FIG. 15A, a silicon substrate 72 in which a desired element region is formed is prepared as a semiconductor element, and a silicon nitride film 74 as a passivation film is formed on a wiring pattern 73 made of aluminum formed on the surface of the silicon substrate 72. After forming, the contact hole is formed by photolithography, and the barrier metal layer 75 made of titanium, nickel and palladium is formed by the vacuum deposition method.

【００９７】そして図１５Ｂに示すように、前記バリア
メタル層７５上にレジストＲを塗布し、これをパターニ
ングした後、メッキ液に浸漬し、バリアメタル層７５を
電極として電気メッキを行いレジストＲから露呈するバ
リアメタル層７５表面に選択的に金からなるバンプ７６
を形成する。Then, as shown in FIG. 15B, a resist R is applied on the barrier metal layer 75, patterned, and then immersed in a plating solution to perform electroplating using the barrier metal layer 75 as an electrode. Bumps 76 selectively made of gold on the surface of the exposed barrier metal layer 75
To form.

【００９８】最後に図１５Ｃに示すように、レジストＲ
を剥離し、バンプ７６をマスクとしてバリアメタル層７
５の一部をエッチング除去し、中央部が凹状の窪みを有
するバンプ７６を形成する。Finally, as shown in FIG. 15C, the resist R
The barrier metal layer 7 using the bumps 76 as a mask
A part of 5 is removed by etching to form a bump 76 having a concave recess at the center.

【００９９】実装に際しては先ず、このようにして形成
された半導体素子７７を図１４Ｂに示すセラミック基板
７０上の配線パターン７１上に配置し、４００℃程度に
加熱してバンプ７６を配線パターン７１と固相拡散接合
させる。In mounting, first, the semiconductor element 77 thus formed is placed on the wiring pattern 71 on the ceramic substrate 70 shown in FIG. 14B and heated to about 400 ° C. so that the bump 76 becomes the wiring pattern 71. Solid phase diffusion bonding is performed.

【０１００】図１６は、このようにして形成された半導
体装置のバンプと配線パターンの接続の様子を表す図を
示す。このとき金バンプ７６の中央部に凹状の窪みが形
成されているため、固相拡散層は図１６に破線で示すよ
うに形成され、固層拡散層とアルミニウム配線７１との
界面の面積が増大し、接合強度が高いという特徴を有す
る。FIG. 16 is a diagram showing the connection between the bumps and the wiring pattern of the semiconductor device thus formed. At this time, since the concave portion is formed in the central portion of the gold bump 76, the solid phase diffusion layer is formed as shown by the broken line in FIG. 16, and the area of the interface between the solid layer diffusion layer and the aluminum wiring 71 increases. However, it has a feature that the bonding strength is high.

【０１０１】このようにして形成された半導体装置は、
セラミック基板７０上のアルミニウム配線７１表面に酸
化膜が形成されていても圧接による酸化膜の破壊と固相
拡散により良好に接合されるため、許容電流値が増大
し、接続抵抗の低減を図ることが可能となる。The semiconductor device thus formed is
Even if an oxide film is formed on the surface of the aluminum wiring 71 on the ceramic substrate 70, the oxide film is satisfactorily bonded by pressure contact and solid phase diffusion, so that the allowable current value is increased and the connection resistance is reduced. Is possible.

【０１０２】本実施例によっても、アルミニウム配線等
のように強固な酸化膜を有し、そのために半田との濡れ
性が悪いような材料を用いた配線基板であっても、その
半導体素子等との接続が固層拡散接合により確実とな
り、しかも機械的強度が高く信頼性の高い接続を行うこ
とが可能となる。Also in this embodiment, even a wiring board made of a material having a strong oxide film such as aluminum wiring and having a poor wettability with solder, can be used as a semiconductor element or the like. The solid layer diffusion bonding ensures the connection, and the connection can be performed with high mechanical strength and high reliability.

【０１０３】また、以上述べてきたように、本発明によ
る半導体装置は、液晶表示装置等のフラットディスプレ
イの場合にはガラス基板、サーマルヘッドの場合にはセ
ラミック基板を用いることができる。Further, as described above, the semiconductor device according to the present invention can use a glass substrate in the case of a flat display such as a liquid crystal display device and a ceramic substrate in the case of a thermal head.

【０１０４】次に本発明の第７の実施例を説明する。本
発明による液晶表示装置は、一対の基板と、該一対の基
板に挟持された液晶と、一方の基板上に形成され、少な
くとも表面にアルミニウムを主成分とするアルミニウム
層を有する配線層と、前記配線層上にバンプを介して実
装された半導体素子とを有し、前記バンプと前記アルミ
ニウム層とは固層拡散によって接合され、前記アルミニ
ウム層の膜厚は２５００オングストローム以上で、前記
配線の膜厚は８５００オングストローム以下であること
を特徴とするものである。Next, a seventh embodiment of the present invention will be described. A liquid crystal display device according to the present invention includes a pair of substrates, a liquid crystal sandwiched between the pair of substrates, a wiring layer formed on one of the substrates and having at least a surface of an aluminum layer containing aluminum as a main component, A semiconductor element mounted on the wiring layer via a bump, the bump and the aluminum layer are joined by solid-phase diffusion, and the thickness of the aluminum layer is 2500 angstroms or more. Is less than 8500 angstroms.

【０１０５】この液晶表示装置において、配線は少なく
ともアルミニウムを主成分とする層が最上層に配置され
ている。このアルミニウム層の下層にモリブデン、クロ
ム或いはモリブデンタングステン合金等他の層を形成
し、多層配線としても良い。この場合配線層の膜厚と
は、多層配線の膜厚を意味する。In this liquid crystal display device, at least a layer containing aluminum as a main component is arranged in the uppermost layer of the wiring. Other layers such as molybdenum, chromium, or molybdenum-tungsten alloy may be formed under the aluminum layer to form a multilayer wiring. In this case, the film thickness of the wiring layer means the film thickness of the multilayer wiring.

【０１０６】ここで、本発明の技術を液晶表示装置に適
用する場合に、以下の点について考慮することが好まし
い。先ず、ガラス基板上に形成された配線のうち最上層
にくるアルミニウム層の膜厚であるが、薄すぎる場合に
は、アルミニウムと金等で構成されたバンプの固層拡散
層である金属間化合物がアルミニウム層下の層（例えば
Ｍｏ層）まで生成し前記固層拡散層と下層のモリブデン
層との間の強度が著しく弱くなり、亀裂や剥離等の問題
が生じ易い。Here, when applying the technique of the present invention to a liquid crystal display device, it is preferable to consider the following points. First, regarding the film thickness of the aluminum layer which is the uppermost layer of the wiring formed on the glass substrate, if it is too thin, an intermetallic compound that is a solid layer diffusion layer of bumps composed of aluminum and gold etc. Is generated up to a layer (for example, a Mo layer) under the aluminum layer, the strength between the solid diffusion layer and the lower molybdenum layer is significantly weakened, and problems such as cracks and peeling easily occur.

【０１０７】また、アルミニウム層を厚くした場合、配
線全体の膜厚が厚くなり、液晶部のラビング（配向処
理）工程の際、前記配線が厚すぎるために均一な配向処
理が形成できず表示画面のむらが生じや易くなる。Further, when the aluminum layer is thickened, the film thickness of the entire wiring becomes thicker, and during the rubbing (orientation treatment) step of the liquid crystal part, the wiring is too thick so that uniform orientation treatment cannot be formed and the display screen is not formed. The unevenness is likely to occur.

【０１０８】以上の点に鑑み、本発明者は、本発明の技
術に基づいて、半導体素子を金属の固相拡散を利用して
ＬＣＤ基板に実装するにあたって、アルミニウム配線膜
厚の最適化を図った。そこでバンプを金で構成する場合
について、アルミニウムと金の金属間化合物の成長とア
ルミニウム配線厚との関係を調べた。その結果、加熱温
度４００℃、加熱時間０．２秒においてアルミニウム層
の膜厚が２２００オングストロームよりも薄いときには
アルミニウムと金の金属間化合物である固層拡散層が配
線下の最下層まで生成してしまい亀裂、剥離が生じる傾
向がある。実験の結果、アルミニウムと金の固層拡散層
は、金バンプとアルミニウム層との界面からおよそ２２
００オングストローム程度まで拡散していた。しかしな
がら、金バンプの高さのばらつきや実装した際の半導体
素子の傾きのばらつき等の要因によって、この固層拡散
層の拡散は１９００オングストロームから２５００オン
グストロームまでばらついてしまうことを見いだした。
従って、この固層拡散層の拡散を下層のモリブデン、ク
ロム、チタンタングステン合金等の層まで拡散させない
ために前記アルミニウム層は少なくとも２５００オング
ストローム以上であれば良いことが分かった。前記固層
拡散層の拡散のばらつきは上述したように２２００オン
グストローム±３００オングストロームであり、少なく
ともアルミニウム層は２５００オングストローム以上で
あれば良いが、信頼性を増すためにはアルミニウム層の
膜厚は２６００オングストローム以上であることが望ま
しい。また、実用的には、このアルミニウム層は、８０
００オングストローム以下であることが好ましい。これ
を越えると、均一な配向処理ができずに、配向の反転を
生じる傾向がある。In view of the above points, the present inventor, based on the technique of the present invention, optimizes the aluminum wiring film thickness when mounting the semiconductor element on the LCD substrate by utilizing the solid phase diffusion of metal. It was Therefore, in the case where the bumps are made of gold, the relationship between the growth of the intermetallic compound of aluminum and gold and the aluminum wiring thickness was investigated. As a result, at a heating temperature of 400 ° C. and a heating time of 0.2 seconds, when the thickness of the aluminum layer is less than 2200 Å, a solid diffusion layer, which is an intermetallic compound of aluminum and gold, is formed up to the bottom layer under the wiring. There is a tendency for cracks and peeling to occur. As a result of the experiment, the solid diffusion layer of aluminum and gold was about 22 from the interface between the gold bump and the aluminum layer.
It was diffused to about 00 angstrom. However, it has been found that the diffusion of the solid diffusion layer varies from 1900 angstroms to 2500 angstroms due to factors such as variations in the height of the gold bumps and variations in the inclination of the semiconductor element when mounted.
Therefore, it was found that the aluminum layer should be at least 2500 angstroms or more in order to prevent the diffusion of the solid diffusion layer to the lower layers such as molybdenum, chromium and titanium tungsten alloy layers. The dispersion variation of the solid diffusion layer is 2200 angstroms ± 300 angstroms as described above, and at least the aluminum layer may be 2500 angstroms or more, but the thickness of the aluminum layer is 2600 angstroms in order to increase reliability. The above is desirable. Further, practically, this aluminum layer is 80
It is preferably 00 angstroms or less. If it exceeds this, uniform alignment treatment cannot be performed, and the orientation tends to be reversed.

【０１０９】次に、アルミニウム層の膜厚が厚すぎる場
合には、結果的に全体の配線の膜厚が厚くなり、液晶部
のラビング（配向処理）工程でむらが生じ易くなる。む
らの生じた割合をリバース面積比（１画面上でリバース
ディスクリネーションが生じた面積／１画面の面積）で
表し、これと配線厚との関係を示したのが図１８であ
る。図より明らかなように配線厚が８５００オングスト
ローム以下であればラビング工程でのむらは発生しなか
ったが配線膜厚が８５００オングストロームを越えると
リバース面積は増加していることが分かる。また、実用
性を考慮すると、全体の配線の膜厚は、３０００オング
ストローム以上であることが好ましい。これ未満である
と、拡散層の成長によって信頼性が低下する傾向があ
る。Next, when the film thickness of the aluminum layer is too thick, the film thickness of the entire wiring is consequently increased, and unevenness is likely to occur in the rubbing (alignment treatment) step of the liquid crystal portion. The ratio of unevenness is represented by a reverse area ratio (area where reverse disclination occurs on one screen / area of one screen), and FIG. 18 shows the relationship between this and the wiring thickness. As is apparent from the figure, when the wiring thickness is 8500 angstroms or less, no unevenness occurs in the rubbing process, but when the wiring film thickness exceeds 8500 angstroms, the reverse area increases. Further, in consideration of practicality, the film thickness of the entire wiring is preferably 3000 angstroms or more. If it is less than this, the reliability tends to decrease due to the growth of the diffusion layer.

【０１１０】上記知見に鑑み本発明による液晶表示装置
は、アルミニウム層の膜厚を２５００オングストローム
以上かつ全体の配線の厚さを８５００オングストローム
以下とすることにより、信頼性が高く、ラビングむらの
ない液晶表示装置を提供することが可能となる。In view of the above findings, the liquid crystal display device according to the present invention has high reliability and no rubbing unevenness by setting the thickness of the aluminum layer to 2500 angstroms or more and the total wiring thickness to 8500 angstroms or less. It is possible to provide a display device.

【０１１１】図１７は、本発明の第７の実施例である液
晶表示装置の一例の概略を示す図である。図１７に示す
ように、ガラス基板８１上に形成されたモリブデン／ア
ルミニウム配線８２上に金バンプ８３を介して半導体素
子８４が接続されている。ここで金バンプ８３の金と、
モリブデン／アルミニウム配線８２のアルミニウムは、
固相拡散によって直接接合されている。この液晶表示装
置においては、アルミニウム層の膜厚を５０００オング
ストロームとし、モリブデン層は５００オングストロー
ムとした。金バンプ８３はメッキ法によって形成し、バ
ンプサイズ５０μｍ角、バンプピッチ８０μｍ、バンプ
高さ２０μｍとした。FIG. 17 is a schematic view showing an example of a liquid crystal display device which is a seventh embodiment of the present invention. As shown in FIG. 17, a semiconductor element 84 is connected to a molybdenum / aluminum wiring 82 formed on a glass substrate 81 via a gold bump 83. Here, the gold of the gold bump 83,
The aluminum of the molybdenum / aluminum wiring 82 is
Directly bonded by solid phase diffusion. In this liquid crystal display device, the thickness of the aluminum layer was 5000 Å and the thickness of the molybdenum layer was 500 Å. The gold bumps 83 were formed by plating and had a bump size of 50 μm square, a bump pitch of 80 μm, and a bump height of 20 μm.

【０１１２】ガラス基板８１としては、ＴＦＴ−ＬＣＤ
基板を適用した。図示しないが、ガラス基板８１を延長
した部分がＴＦＴ−ＬＣＤを構成している。この基板８
１上には、その表面上から順にモリブデン／アルミニウ
ムを積層した構造を有する配線８２が設けられている。
このモリブデン／アルミニウム配線８２は基板８１上に
スパッタ法によって形成し、モリブデン層を５００オン
グストローム形成した上にアルミニウム層を５０００オ
ングストローム形成した。金バンプ８３とアルミニウム
配線８２は３００〜５００℃で固相拡散接合させ、金と
アルミニウムの合金を形成する。As the glass substrate 81, a TFT-LCD is used.
The substrate was applied. Although not shown, the extended portion of the glass substrate 81 constitutes a TFT-LCD. This board 8
A wiring 82 having a structure in which molybdenum / aluminum is laminated in order from the surface is provided on the surface 1.
The molybdenum / aluminum wiring 82 was formed on the substrate 81 by the sputtering method, and the molybdenum layer was formed to 500 angstroms and the aluminum layer was formed to 5000 angstroms. The gold bump 83 and the aluminum wiring 82 are solid-phase diffusion bonded at 300 to 500 ° C. to form an alloy of gold and aluminum.

【０１１３】この液晶表示装置では入力バンプ２６個、
出力バンプ１２０個からなる半導体素子８４を用いて、
半導体素子８４を４００℃、ガラス基板８１を８０℃に
加熱し、１バンプ当り３０ｇｆの荷重で０．２秒間圧接
し、金とアルミニウムの固層拡散反応をおこさせ金バン
プ８３と配線８２の接合を行った。In this liquid crystal display device, 26 input bumps,
Using the semiconductor element 84 consisting of 120 output bumps,
The semiconductor element 84 is heated to 400 ° C., the glass substrate 81 is heated to 80 ° C., and pressure is applied for 0.2 seconds with a load of 30 gf per bump to cause a solid layer diffusion reaction of gold and aluminum to bond the gold bump 83 and the wiring 82. I went.

【０１１４】接合後の半導体素子８４とガラス基板８１
との密着強度は４．０ｋｇｆであり、充分に強度を保っ
ていた。また、接触抵抗は１バンプあたり２０〜３０ｍ
Ωであった。またこのサンプルについて高温高湿試験
（７０℃、９０％Ｒ．Ｈ．、１０００時間）、熱衝撃試
験（−４０℃／１２０℃、３０分／３０分、１０００サ
イクル）を実施したところ、接触抵抗の変動は±１０％
以内に入り極めて安定な電気的接続が得られていること
が分かった。Semiconductor element 84 and glass substrate 81 after bonding
The adhesion strength with was 4.0 kgf, and the strength was sufficiently maintained. Moreover, the contact resistance is 20 to 30 m per bump.
It was Ω. Moreover, when a high temperature and high humidity test (70 ° C., 90% RH, 1000 hours) and a thermal shock test (−40 ° C./120° C., 30 minutes / 30 minutes, 1000 cycles) were performed on this sample, the contact resistance Fluctuation of ± 10%
It was found within the range that extremely stable electrical connection was obtained.

【０１１５】さらに、同上の環境条件下において半導体
素子８４とガラス基板８１との密着強度をダイシェアに
よって評価したところ、初期強度４．０ｋｇｆに対して
１０％程度の劣化内に抑えることができ実用上全く支障
のないレベルを得ることができた。また、液晶部のラビ
ング工程による不良も生じなかった。Furthermore, when the adhesion strength between the semiconductor element 84 and the glass substrate 81 was evaluated by die shear under the same environmental conditions as above, it was possible to suppress the deterioration within about 10% with respect to the initial strength of 4.0 kgf, and practically it was used. I was able to get a level without any problems. In addition, no defects occurred due to the rubbing process of the liquid crystal part.

【０１１６】次に本発明の第８の実施例について説明す
る。この例では、配線８２のアルミニウム層の膜厚を８
０００オングストローム、モリブデン層を５００オング
ストロームとして配線膜厚が８５００オングストローム
となるように配線８２を形成する以外は、第７の実施例
に示した液晶表示装置と同様のサンプルを形成した。Next, an eighth embodiment of the present invention will be described. In this example, the thickness of the aluminum layer of the wiring 82 is set to 8
A sample similar to the liquid crystal display device shown in the seventh embodiment was formed except that the wiring 82 was formed so that the wiring film thickness was 8500 angstroms with the molybdenum layer being 500 angstroms and the molybdenum layer was 500 angstroms.

【０１１７】このサンプルについて同様の試験をしたと
ころ接合後の半導体素子８４とガラス基板８１との密着
強度は４．０ｋｇｆであり、充分に強度を保っていた。
また、接触抵抗は１バンプあたり２０〜３０ｍΩとな
り、このサンプルについて同様の信頼性試験を実施した
ところ、接触抵抗の変動は±７％以内に入り極めて安定
な電気的接続が得られていることが分かった。さらに、
同上の環境条件下において半導体素子とガラス基板との
密着強度をダイシェアによって評価したところ、初期強
度４．０ｋｇｆに対して１０％程度の劣化となり実用上
全く支障のないレベルであった。また、図１８から、配
線の膜厚が８５００オングストロームであるので液晶部
のラビング工程による不良が生じなかったことが分か
る。When a similar test was conducted on this sample, the adhesion strength between the semiconductor element 84 and the glass substrate 81 after bonding was 4.0 kgf, and the strength was sufficiently maintained.
Further, the contact resistance was 20 to 30 mΩ per bump, and when a similar reliability test was conducted on this sample, the fluctuation of the contact resistance was within ± 7%, and extremely stable electrical connection was obtained. Do you get it. further,
When the adhesion strength between the semiconductor element and the glass substrate was evaluated by die shear under the same environmental conditions as above, the deterioration was about 10% with respect to the initial strength of 4.0 kgf, which was a level having no problem in practical use. Further, it can be seen from FIG. 18 that since the film thickness of the wiring was 8500 angstroms, no defect occurred due to the rubbing process of the liquid crystal part.

【０１１８】比較例３ アルミニウム層の膜厚を２０００オングストロームで第
７の実施例と同様のサンプルを作成した。このサンプル
について第７の実施例と同様の試験を行った結果、接合
後の半導体素子とガラス基板との密着強度は０．９ｋｇ
ｆであり、すぐに剥がれるという不具合が生じ実用上問
題があった。これは、アルミニウムと金の金属間化合物
がアルミニウム配線下のモリブデン界面まで達していた
ことによるものと考えられる。Comparative Example 3 A sample similar to that of the seventh example was prepared with the thickness of the aluminum layer being 2000 angstroms. As a result of performing a test similar to that of the seventh example on this sample, the adhesion strength between the semiconductor element and the glass substrate after joining is 0.9 kg.
Since it was f, there was a problem in that it came off immediately and there was a problem in practical use. It is considered that this is because the intermetallic compound of aluminum and gold reached the molybdenum interface under the aluminum wiring.

【０１１９】比較例４ アルミニウム層の膜厚を１００００オングストローム、
モリブデン層を５００オングストロームとして配線膜厚
が１０５００オングストロームとなるように配線８３を
形成し第７の実施例と同様のサンプルを作成した。この
サンプルについて第７の実施例と同様の試験を行った結
果、接合後の半導体素子８４とガラス基板８１との密着
強度、接触抵抗、、接触抵抗の変動においては実用上支
障のないレベルであった。図１８に示すように、液晶部
のラビング工程による不良が最大１０％生じたので液晶
表示品位の劣化につながることが分かった。Comparative Example 4 The thickness of the aluminum layer was 10,000 Å,
A wiring 83 was formed so that the molybdenum layer has a thickness of 500 Å and the wiring film thickness was 10500 Å, and a sample similar to that of the seventh embodiment was prepared. As a result of performing a test similar to that of the seventh example on this sample, it was found that the adhesion strength, the contact resistance, and the variation of the contact resistance between the semiconductor element 84 and the glass substrate 81 after the bonding were at a level having no practical problem. It was As shown in FIG. 18, it was found that the defects due to the rubbing process of the liquid crystal part occurred at a maximum of 10%, which leads to the deterioration of the liquid crystal display quality.

【０１２０】ここで、バンプと配線が反応する温度は、
半導体装置へのダメージを防ぐためには低い方が望まし
い。特にＣＯＧ（ＣＨＩＰ ＯＮ ＧＬＡＳＳ）実装の
中でも耐熱温度の低い液晶や偏光板を用いる液晶ディス
プレイを想定したときには、既に薄膜トランジスタや液
晶、偏光板が組み込まれている液晶パネルをガラス基板
として用いることが多いために、温度の制約を受ける。
液晶パネルとして局部的には数百度まで加熱することが
可能であるが、画素部分に加えられる温度としては１０
０℃以下が望ましい。また半導体素子も特性の変化を考
慮すると５００℃程度以下の温度が望ましい。実験とシ
ュミレーションの結果から半導体素子から２ｍｍ離れた
ガラス基板上及び配線の温度上昇は本条件で実装した場
合に１００℃以下になることを確認した。Here, the temperature at which the bump reacts with the wiring is
A lower value is desirable to prevent damage to the semiconductor device. In particular, when a liquid crystal display using a liquid crystal or a polarizing plate having a low heat resistant temperature in COG (CHIP ON GLASS) mounting is assumed, a liquid crystal panel in which a thin film transistor, a liquid crystal or a polarizing plate is already incorporated is often used as a glass substrate. Is subject to temperature restrictions.
The liquid crystal panel can be locally heated to several hundred degrees, but the temperature applied to the pixel portion is 10
0 ° C or lower is desirable. In addition, the temperature of the semiconductor element is preferably about 500 ° C. or less in consideration of changes in characteristics. From the results of experiments and simulations, it was confirmed that the temperature rise of the glass substrate and the wiring 2 mm away from the semiconductor element was 100 ° C. or less when mounted under these conditions.

【０１２１】一般に、液晶パネルの配線としてはＩＴＯ
が多く用いられているが、配線抵抗は低い方が望ましい
ので、金属配線との組み合わせになっている場合が多
い。中でも抵抗が低く且つ安定なアルミニウムをＣＯＧ
実装用の配線としてい用いることが性能、信頼性、コス
トの点から有利である。また、ＣＯＧ実装の他にＣＯＢ
（ＣＨＩＰ ＯＮ ＢＯＡＤ）等の実装においても本発
明は有効である。Generally, ITO is used as the wiring of the liquid crystal panel.
However, since it is desirable that the wiring resistance be low, it is often combined with metal wiring. Above all, COG is aluminum that has low resistance and is stable.
It is advantageous to use it as a wiring for mounting in terms of performance, reliability and cost. In addition to COG mounting, COB
The present invention is effective in mounting (CHIP ON BOAD) and the like.

【０１２２】上述の本発明の液晶表示装置においては、
バンプと実装用の絶縁性基板上に形成された配線パター
ンとの接続を固層拡散によって行うようにしているの
で、極めて高い接続強度を得ることが可能となる。ま
た、配線パターン上に酸化膜が形成されている場合に
は、熱処理と同時に圧接を行っているので酸化膜を破壊
することができ、接続強度が高い接続を行うことが可能
となる。In the liquid crystal display device of the present invention described above,
Since the bumps and the wiring patterns formed on the insulating substrate for mounting are connected by solid layer diffusion, it is possible to obtain extremely high connection strength. Further, when the oxide film is formed on the wiring pattern, since the pressure contact is performed at the same time as the heat treatment, the oxide film can be destroyed, and the connection with high connection strength can be performed.

【０１２３】以上説明してきたように、本実施例におい
ても、固層拡散接合により確実で且つ信頼性の高い微細
ピッチの接続を有する液晶表示装置を提供することがで
きるものである。As described above, also in this embodiment, it is possible to provide a liquid crystal display device having a reliable and highly reliable fine pitch connection by solid layer diffusion bonding.

【０１２４】また本実施例による液晶表示装置は、配線
膜厚を２５００オングストローム以上８５００オングス
トローム以下にすることにより密着強度が充分に高く、
接触抵抗も充分に低くすることができ、しかもラビング
むらのない高品質な液晶表示装置を提供することが可能
となる。In the liquid crystal display device according to this embodiment, the adhesion strength is sufficiently high by setting the wiring film thickness to 2500 angstroms or more and 8500 angstroms or less,
It is possible to provide a high-quality liquid crystal display device in which the contact resistance can be made sufficiently low and which has no uneven rubbing.

【０１２５】次に本発明の第９の実施例を説明する。本
発明による回路基板は、絶縁性基板と、この絶縁性基板
上に形成された第１の金属層、この第１の金属層上に形
成されたこの第１の金属層と同様の金属の酸化物の膜、
及びこの金属酸化物膜上に形成された第２の金属層によ
り構成される積層配線層とを具備することを特徴とする
ものである。Next, a ninth embodiment of the present invention will be described. The circuit board according to the present invention includes an insulating substrate, a first metal layer formed on the insulating substrate, and an oxidation of a metal similar to the first metal layer formed on the first metal layer. A film of things,
And a laminated wiring layer composed of a second metal layer formed on this metal oxide film.

【０１２６】なお、この積層配線層は、前述の第１乃至
第８の実施例に用いられる配線層にそれぞれ応用するこ
とができる。以下、図面を参照しながら本発明の第９の
実施例について説明する。ここでは、固層拡散接合を用
いたフリップチップ実装についての実施例を説明する。This laminated wiring layer can be applied to each of the wiring layers used in the above-mentioned first to eighth embodiments. The ninth embodiment of the present invention will be described below with reference to the drawings. Here, an example of flip-chip mounting using solid layer diffusion bonding will be described.

【０１２７】図１９には本発明の第９の実施例に係る回
路基板に半導体素子が搭載された図が示されている。こ
の図１９によると、絶縁性基板９０はガラス基板、セラ
ミック基板または金属コア基板によって構成できる。図
２０は、図１９の上面図を示す。この絶縁基板９０上
に、第１の金属層９１、酸化層９２及び第２の金属層９
３を順次積層して形成された複数の積層膜からなる配線
９４が図２０に示すように選択的に形成される。これら
積層構造を有する配線９４上に、半導体素子９５の所定
の位置に形成されたバンプ９６が固層拡散接合される。
このため、第１及び第２の金属層（配線層）並びにバン
プ９６の材質はバンプ９６と配線層９４とが固層拡散に
よって反応し、機械的及び電気的に接続できることと、
第１の金属層は酸化物を作ることができる条件を満たす
ことを必要とする。すなわち、バンプ９６は、例えば
銅、金、アルミニウム、錫またはそれらの金属物質を含
む合金により形成され、配線層９４、すなわち第１の金
属層９１及び第２の金属層９３は、例えばアルミニウ
ム、銅、錫などの金属またはそれらの金属を含む合金に
より形成され、バンプ９６と、第１の金属層９１、及び
第２の金属層９３は融点以下の温度で固層拡散が生じ、
バンプ９６と配線層９４が接合されるものである。FIG. 19 shows a semiconductor device mounted on a circuit board according to the ninth embodiment of the present invention. According to FIG. 19, the insulating substrate 90 may be a glass substrate, a ceramic substrate or a metal core substrate. 20 shows a top view of FIG. The first metal layer 91, the oxide layer 92, and the second metal layer 9 are formed on the insulating substrate 90.
Wirings 94 made of a plurality of laminated films formed by sequentially laminating 3 are selectively formed as shown in FIG. The bumps 96 formed at predetermined positions of the semiconductor element 95 are solid-layer diffusion bonded onto the wirings 94 having these laminated structures.
Therefore, the materials of the first and second metal layers (wiring layers) and the bumps 96 are that the bumps 96 and the wiring layers 94 react with each other by solid layer diffusion, and mechanical and electrical connection can be achieved.
The first metal layer needs to meet the condition that an oxide can be formed. That is, the bump 96 is formed of, for example, copper, gold, aluminum, tin, or an alloy containing a metal substance thereof, and the wiring layer 94, that is, the first metal layer 91 and the second metal layer 93 is formed of aluminum, copper, or the like. , A metal such as tin, or an alloy containing these metals, the bump 96, the first metal layer 91, and the second metal layer 93 undergo solid-phase diffusion at a temperature equal to or lower than the melting point.
The bump 96 and the wiring layer 94 are joined together.

【０１２８】本実施例においては、バンプ９６には金が
用い、配線層９４としての第１の金属層９１及び第２の
金属層９３にはアルミニウムが用いる。この場合、半導
体素子９５に設けられた金バンプ９６が、配線層９４上
に圧接されるときに第２の金属層９３上の酸化膜（図示
せず）が破壊され、バンプ９６の金と第２の金属層９３
のアルミニウムとが直接に反応する。In this embodiment, gold is used for the bump 96, and aluminum is used for the first metal layer 91 and the second metal layer 93 as the wiring layer 94. In this case, the oxide film (not shown) on the second metal layer 93 is destroyed when the gold bumps 96 provided on the semiconductor element 95 are pressed onto the wiring layer 94, and the gold bumps 96 and the gold bumps 96 on the second metal layer 93 are destroyed. Second metal layer 93
Reacts directly with aluminum.

【０１２９】ところで、バンプ９６を形成する場合、蒸
着、メッキ、転写などの方法が用いられるが、この回路
基板においては、メッキによりバンプが形成される。メ
ッキによるバンプ形成方法は既に多くの公知例があるの
で、その詳細については説明を省略する。By the way, when forming the bumps 96, methods such as vapor deposition, plating, and transfer are used. In this circuit board, the bumps are formed by plating. Since there are many known examples of the bump forming method by plating, the detailed description thereof will be omitted.

【０１３０】これに対して、積層構造を有する配線層９
４は次のように形成される。先ず、絶縁性基板９０とし
て厚さが１．１ｍｍで直径が５インチの無アルカリガラ
スを用意し、この基板上にスパッタ法によって、モリブ
デン層（図示せず）を５００オングストローム厚に形成
し、引き続きアルミニウム層９１をモリブデン層上に３
０００オングストローム厚に形成する。この時の条件は
真空到達度が６×１０Ｅ−４Ｐａ、基板温度が１５０
℃、そしてアルゴン圧が７×１０Ｅ−１Ｐａである。On the other hand, the wiring layer 9 having a laminated structure
4 is formed as follows. First, as the insulating substrate 90, a non-alkali glass having a thickness of 1.1 mm and a diameter of 5 inches was prepared, and a molybdenum layer (not shown) was formed on the substrate to a thickness of 500 angstroms by a sputtering method, and subsequently, 3 aluminum layer 91 on molybdenum layer
000 angstrom thick. The conditions at this time are that the vacuum reach is 6 × 10E-4 Pa and the substrate temperature is 150.
C., and the argon pressure is 7.times.10.sup.-1 Pa.

【０１３１】次に、アルミニウム層９１が形成された
後、一度、処理室の真空を破り、アルミニウム層９１の
上にアルミニウムの酸化物であるアルミナ９２を５オン
グストロームから１００オングストローム、好ましくは
約４５オングストロームの厚さに形成する。Next, after the aluminum layer 91 is formed, the vacuum in the processing chamber is once broken, and aluminum oxide alumina 92 of 5 Å to 100 Å, preferably about 45 Å, is formed on the aluminum layer 91. To the thickness of.

【０１３２】この後、再び処理室を真空にし、アルミナ
９２の上にアルミニウム層９３を３０００オングストロ
ーム厚に成膜する。この成膜後に、パターニングを行い
配線パターン９４を形成する。パターニングはレジスト
塗布、露光、エッチング等の一般的な方法を用いて行わ
れる。Then, the processing chamber is evacuated again to form an aluminum layer 93 on the alumina 92 to a thickness of 3000 angstroms. After this film formation, patterning is performed to form a wiring pattern 94. Patterning is performed using a general method such as resist coating, exposure, and etching.

【０１３３】次に、上述のように構成された回路基板の
配線層９４上に半導体素子９５を接合する場合を説明す
る。先ず、入力及び出力バンプ９６が形成された半導体
素子９５を、配線層９４が形成された基板上に前記バン
プ９６と前記配線層９４が所定の位置で対抗するように
配置する。Next, the case where the semiconductor element 95 is bonded onto the wiring layer 94 of the circuit board constructed as described above will be described. First, the semiconductor element 95 on which the input and output bumps 96 are formed is arranged on the substrate on which the wiring layer 94 is formed so that the bump 96 and the wiring layer 94 face each other at a predetermined position.

【０１３４】次に、半導体素子９５を摂氏３８０℃に加
熱し、ガラス基板９０を摂氏８０℃に加熱する。この状
態において、１バンプあたり３０ｇｆの荷重で０．８秒
間、半導体素子９５のバンプ９６が回路基板９０に圧接
される。この時、金バンプ９６は配線層９４の第２の金
属層であるアルミニウム層９３と固相拡散接合される。
この接合後に半導体素子９５を強制的に回路基板から剥
離したときに剥離に要する強度は１．８ｋｇであり、こ
の強度は実用上において充分な強度である。なお、この
剥離は、第２の金属層９３と酸化膜９２との界面或いは
酸化膜９２と第１の金属層９１との界面で行われる。こ
の剥離後に、回路基板をクリーニングし、先ほどと同じ
条件で別の半導体素子を回路基板に接合したとき、金バ
ンプ９６は配線９４と固層拡散接合されるわけである
が、この時、第２の金属層９３は剥離により、配線層９
４には存在しないので、新たな半導体素子の金バンプ９
６は第１の金属層９１に固層拡散接合される。この再接
合後に半導体素子の動作検査を行った結果、半導体装置
が正常に動作することが確認された。Next, the semiconductor element 95 is heated to 380 ° C. and the glass substrate 90 is heated to 80 ° C. In this state, the bump 96 of the semiconductor element 95 is pressed against the circuit board 90 with a load of 30 gf per bump for 0.8 seconds. At this time, the gold bump 96 is solid-phase diffusion bonded to the aluminum layer 93 which is the second metal layer of the wiring layer 94.
The strength required for peeling when the semiconductor element 95 is forcibly peeled from the circuit board after this joining is 1.8 kg, which is a practically sufficient strength. Note that this peeling is performed at the interface between the second metal layer 93 and the oxide film 92 or at the interface between the oxide film 92 and the first metal layer 91. After this peeling, when the circuit board is cleaned and another semiconductor element is bonded to the circuit board under the same conditions as described above, the gold bump 96 is solid-layer diffusion bonded to the wiring 94. The metal layer 93 of
4 does not exist, so new semiconductor element gold bump 9
6 is solid layer diffusion bonded to the first metal layer 91. As a result of performing an operation inspection of the semiconductor element after the re-bonding, it was confirmed that the semiconductor device operates normally.

【０１３５】上記の例では、配線層９４は第１の金属層
９１、酸化層９２及び第２の金属層９３の３層構造であ
るが、３層以上の積層により構成されても良い。次に本
発明の第１０の実施例を説明する。In the above example, the wiring layer 94 has a three-layer structure of the first metal layer 91, the oxide layer 92 and the second metal layer 93, but may be formed by stacking three or more layers. Next, a tenth embodiment of the present invention will be described.

【０１３６】図２１は本発明の第１０の実施例に係る回
路基板の断面図である。本実施例による回路基板は前述
の配線層９４を７層の積層構造にしたものである。FIG. 21 is a sectional view of a circuit board according to the tenth embodiment of the present invention. The circuit board according to the present embodiment has the above-described wiring layer 94 having a laminated structure of seven layers.

【０１３７】図２１に示すように、基板１００上に、配
線層９４として金属層１０１、１０３、１０５及び１０
７と酸化層１０２、１０４及び１０６が交互に積層され
て形成される。配線層９４をこのような多数積層構造と
すると、剥離毎に異なる積層間で剥離が行われるので、
この回路基板は複数回リペアーできる。例えば、この積
層配線層９４を、酸化層１０２、１０４及び１０６が、
５オングストローム〜１００オングストロームまで順次
厚くなるように形成する。すなわち、最下層の酸化層１
０２を最も薄く形成し、中層の酸化層１０４及び上層の
酸化層１０６を順次厚くなる用に形成すると、リペアー
の際の剥離工程の時、上層の酸化層１０６から順次剥離
されるので、回路基板は２回以上数回のリペアーに利用
できる。なお、酸化層１０２、１０４及び１０６の厚み
は、例えば、非真空雰囲気における酸化時間を徐々に増
加することにより順次大きくすることができる。As shown in FIG. 21, metal layers 101, 103, 105 and 10 are formed as wiring layers 94 on the substrate 100.
7 and oxide layers 102, 104 and 106 are alternately laminated. If the wiring layer 94 has such a multi-layered structure, peeling is performed between different layers for each peeling.
This circuit board can be repaired multiple times. For example, the laminated wiring layer 94 is replaced by the oxide layers 102, 104 and 106.
It is formed so that the thickness gradually increases from 5 Å to 100 Å. That is, the bottom oxide layer 1
02 is formed to be the thinnest, and the middle oxide layer 104 and the upper oxide layer 106 are formed to be successively thicker, the upper oxide layer 106 is sequentially peeled during the peeling step during repair. Can be used for repairs more than once and several times. The thickness of the oxide layers 102, 104, and 106 can be sequentially increased, for example, by gradually increasing the oxidation time in a non-vacuum atmosphere.

【０１３８】上述したように第９の実施例及び第１０の
実施例による回路基板では、回路基板の第１の金属層、
酸化層及び第２の金属層の積層に固層拡散接合された半
導体素子が回路基板から剥離されるとき、最も接着強度
の弱い箇所である、第１の金属層と第２の金属層の一方
と酸化層との界面で半導体素子が基板から離脱される。
剥離後に半導体素子上のバンプと金属層とが再び固層拡
散接合できる。As described above, in the circuit boards according to the ninth and tenth embodiments, the first metal layer of the circuit board,
One of the first metal layer and the second metal layer, which has the weakest adhesive strength when the semiconductor element solid-phase diffusion bonded to the stack of the oxide layer and the second metal layer is separated from the circuit board. The semiconductor element is separated from the substrate at the interface between the oxide layer and the oxide layer.
After separation, the bumps on the semiconductor element and the metal layer can be solid-layer diffusion bonded again.

【０１３９】従って、この発明によると、容易に、しか
も信頼性の高い接続を保証するリペアー作業が実現でき
る。次に本発明の第１１の実施例を説明する。Therefore, according to the present invention, it is possible to realize the repair work which guarantees the connection easily and with high reliability. Next, an eleventh embodiment of the present invention will be described.

【０１４０】本発明の回路基板は、絶縁基板と、前記絶
縁基板に形成される配線パターンと、前記配線パターン
上に設けられる第１のパッド列及び第２のパッド列とに
より構成され、前記第１のパッド列及び前記第２のパッ
ド列は前記第１のパッドの中心座標を（ｘｉ，ｙｉ）
（ｉ＝１〜ｎ）としたとき、前記第２のパッドの中心座
標が（ｘｉ＋ｊ，ｙｉ＋ｋ）（ｉ＝１〜ｎ，ｊ，ｋ：移
動距離）の位置に配置されることを特徴とするものであ
る。The circuit board of the present invention comprises an insulating substrate, a wiring pattern formed on the insulating substrate, and a first pad row and a second pad row provided on the wiring pattern. The first pad row and the second pad row have the center coordinates of the first pad as (xi, yi)
When (i = 1 to n), the center coordinates of the second pad are arranged at a position of (xi + j, yi + k) (i = 1 to n, j, k: moving distance). It is a thing.

【０１４１】この配線パターンもまた、第１乃至第１０
の実施例の配線層としてそれぞれ応用することができ
る。図２２は、本発明の第１１の実施例に係る配線基板
を示す概略図である。This wiring pattern is also the first to tenth.
Can be applied as the wiring layers of the above embodiments. FIG. 22 is a schematic view showing a wiring board according to the eleventh embodiment of the present invention.

【０１４２】図２２Ａ乃至図２２Ｅは、この実施例を原
理的に示しており、半導体装置の修理過程を示してい
る。すなわち、図２２Ａに示されるように、半導体素子
２００にはボンディングパッド２０１が形成されてお
り、このボンディングパッド２０１上に、チタン、ニッ
ケル、パラジウム等で形成されるバリア層２０２が積層
されている。このバリア層２０２上には金バンプ２０３
が積層されている。半導体素子２００は回路基板に実装
されるが、この回路基板は絶縁基板２０４と、第１のボ
ンディングパッド列２０６と、第２のボンディングパッ
ド列２０７とにより構成される。図２２Ａ乃至図２２Ｅ
には、説明の便宜上、一対のバンプ２０３及び配線パタ
ーン２０５しか示されていないが、実際には、多数のバ
ンプ２０３及び配線パターン２０５が半導体素子２００
のボンディングパッド２０１及び絶縁基板２０４上に対
応して配置されている。22A to 22E show this embodiment in principle, and show the process of repairing the semiconductor device. That is, as shown in FIG. 22A, a bonding pad 201 is formed on the semiconductor element 200, and a barrier layer 202 made of titanium, nickel, palladium or the like is laminated on the bonding pad 201. Gold bumps 203 are formed on the barrier layer 202.
Are stacked. The semiconductor element 200 is mounted on a circuit board, which is composed of an insulating substrate 204, a first bonding pad row 206, and a second bonding pad row 207. 22A to 22E
For convenience of explanation, only a pair of bumps 203 and wiring patterns 205 are shown in FIG.
Corresponding to the bonding pad 201 and the insulating substrate 204.

【０１４３】図２２Ｂには接合部分が拡大して示されて
おり、この図によると、バンプ２０３と回路基板の第１
のパッド列２０６とは固層拡散によって接合され、それ
によって半導体装置が構成される。この半導体装置を修
理する場合に、半導体素子２００が基板２０４から剥離
されるが、この際に、図２２Ｃに示されるようにバリア
層２０２とバンプ２０３との接合界面の近傍にて割れ２
０８が生じ、また、別の破壊モードでは、図２２Ｄに示
されるようにバンプ２０３と第１のパッド列２０６との
接合界面付近で割れ２０９が生じる。このため、第１の
パッド列２０６上に再び半導体素子を接合し、電気的及
び機械的接合をとることは難しい。従って、新しく半導
体素子を接続するのは次に示すように第２のパッド列２
０７上に行うようにする。FIG. 22B shows the joint portion in an enlarged manner. According to this figure, the bump 203 and the first part of the circuit board are shown.
And the pad row 206 of No. 2 are joined by solid-phase diffusion, thereby forming a semiconductor device. When this semiconductor device is repaired, the semiconductor element 200 is peeled from the substrate 204. At this time, as shown in FIG. 22C, cracks 2 occur near the bonding interface between the barrier layer 202 and the bump 203.
08, and in another breakdown mode, a crack 209 occurs near the bonding interface between the bump 203 and the first pad row 206, as shown in FIG. 22D. For this reason, it is difficult to join the semiconductor element again on the first pad row 206 to establish electrical and mechanical joining. Therefore, a new semiconductor element is connected to the second pad row 2 as shown below.
Try to do on 07.

【０１４４】半導体素子が剥離された第１のパッド列２
０６に隣接する第２のパッド列２０７上に別の半導体素
子２００が固層拡散接合法により接合する。この時の接
合条件は、本明細書において詳述してきたのでここでの
説明は省略する。First pad row 2 from which the semiconductor element is peeled off
Another semiconductor element 200 is bonded onto the second pad row 207 adjacent to 06 by the solid layer diffusion bonding method. Since the bonding conditions at this time have been described in detail in this specification, the description thereof is omitted here.

【０１４５】図２２Ｅに示すように、以上の工程を施す
ことによって半導体装置の修理が完了する。なお、固層
拡散接合はヒーター等の加熱方法の他にレーザービーム
加熱等の局所加熱法により大気中またはＮ2 ガス等の不
活性ガス中でできる。As shown in FIG. 22E, the repair of the semiconductor device is completed by performing the above steps. The solid layer diffusion bonding can be performed in the atmosphere or in an inert gas such as N 2 gas by a local heating method such as laser beam heating in addition to a heating method such as a heater.

【０１４６】次に本発明の第１２の実施例の説明をす
る。図２３Ａ及び図２３Ｂは本発明の第１２の実施例を
説明するための図であり、液晶パネルに用いられる回路
基板を示している。図２３Ａに示されるように、ガラス
基板３００上の所望の領域にモリブデンとアルミニウム
の２層構造の配線パターンが形成されている。配線パタ
ーンには、図２３Ｂに示されるように相対する２辺にの
み第１のパッド列３０１が設けられ、第１のパッド列３
０１をＸ軸方向に移動した位置に第２のパッド列３０２
が設けられている。半導体素子の１チップあたり、第１
のパッド列３０１は、入力用パッドとして２６個のパッ
ドと出力用パッドとして１２０個のパッドが設けられて
いる。なお、この配線基板には、ガラス基板上に薄膜ト
ランジスタ、液晶、偏光板などが組み込まれＬＣＤ用基
板を形成している。Next, a twelfth embodiment of the present invention will be described. 23A and 23B are views for explaining the twelfth embodiment of the present invention and show a circuit board used for a liquid crystal panel. As shown in FIG. 23A, a wiring pattern having a two-layer structure of molybdenum and aluminum is formed in a desired region on the glass substrate 300. As shown in FIG. 23B, the wiring pattern is provided with the first pad row 301 only on two opposite sides, and the first pad row 3 is provided.
01 is moved in the X-axis direction to the second pad row 302.
Is provided. 1st per semiconductor chip
The pad row 301 is provided with 26 pads as input pads and 120 pads as output pads. In this wiring board, a thin film transistor, a liquid crystal, a polarizing plate and the like are incorporated on a glass substrate to form an LCD substrate.

【０１４７】上記回路基板において、半導体チップ側を
３７０℃に加熱すると共にガラス基板側を８０℃に加熱
し、１バンプあたり１５ｇｆの荷重をかけながら１．５
秒間、半導体チップをガラス基板に圧接することによ
り、一括に全てのパッドが半導体チップのバンプと固相
拡散接合される。接合後に得られる、半導体チップとガ
ラス基板との密着強度は２．０ｋｇ程度であり、電気的
接続に不良がなかった。In the above circuit board, the semiconductor chip side was heated to 370 ° C., the glass substrate side was heated to 80 ° C., and a load of 15 gf per bump was applied to the circuit board.
By pressing the semiconductor chip onto the glass substrate for a second, all the pads are collectively solid-phase diffusion bonded to the bumps of the semiconductor chip. The adhesion strength between the semiconductor chip and the glass substrate obtained after joining was about 2.0 kg, and there was no defect in electrical connection.

【０１４８】次に、このようにして得られたＬＣＤ基板
のリペアーをする際の工程を示す。先ず、上述したよう
に接合された半導体チップを基板から剥離する。次に、
第１のパッド列３０１をアセトン及びダイヤモンドペー
ストによって洗浄する。次に別の半導体チップを第２の
パッド列３０２に前述と同一の条件で接続する。接続後
における密着強度は変化なく、２．０ｋｇ程度であり、
電気的接続にも不良がなかった。Next, the steps for repairing the LCD substrate thus obtained will be described. First, the semiconductor chip bonded as described above is separated from the substrate. next,
The first pad row 301 is cleaned with acetone and diamond paste. Next, another semiconductor chip is connected to the second pad row 302 under the same conditions as described above. The adhesion strength after connection is unchanged, about 2.0 kg,
There was no fault in the electrical connection.

【０１４９】上記のように、本発明による回路基板で
は、半導体チップの交換修理が容易にできるので、半導
体チップ自体に不良が生じた場合には、第２のパッド列
に接続することにより半導体チップの再装着が可能であ
り、ボンディング位置もＸ軸方向に平行移動するだけで
よいので、生産性に優れた接続を得ることができる。As described above, in the circuit board according to the present invention, the semiconductor chip can be easily replaced and repaired. Therefore, if a defect occurs in the semiconductor chip itself, the semiconductor chip is connected to the second pad row. Can be reattached, and the bonding position need only be moved in parallel in the X-axis direction, so a connection with excellent productivity can be obtained.

【０１５０】上記回路基板では、バンプを金で形成する
と共に配線パターンをモリブデン／アルミニウムで形成
しているが、これら材料の組み合わせは限定されるもの
ではなく、互いに固層拡散が生じるような材料の組み合
わせであれば良い。さらに、金バンプと金配線のように
同種金属間の接合であっても良い。また、再装着用のボ
ンディングパッドは複数個設けても良い。In the above-mentioned circuit board, the bumps are formed of gold and the wiring pattern is formed of molybdenum / aluminum, but the combination of these materials is not limited, and materials that cause solid layer diffusion are mutually formed. Any combination will do. Further, bonding between similar metals such as gold bumps and gold wiring may be used. Also, a plurality of bonding pads for remounting may be provided.

【０１５１】次に本発明の第１３の実施例を説明する。
図２４Ａ及び図２４Ｂは本発明の第１３の実施例を説明
するための図であり、本発明による回路基板をサーマル
プリンタヘッド（ＴＰＨ）に用いたものである。Next, a thirteenth embodiment of the present invention will be described.
24A and 24B are views for explaining the thirteenth embodiment of the present invention, in which the circuit board according to the present invention is used for a thermal printer head (TPH).

【０１５２】図２４Ａに示すように、セラミック基板４
００にスパッタリング法によりアルミニウム薄膜を形成
し、これをフォトリソグラフィによりパターニングして
配線パターンを形成した。配線パターンには、図２４Ｂ
に示すように４辺に第１のパッド列４０１が設けられ、
さらに第１のパッド列４０１をＸ及びＹ軸方向に平行移
動した位置に第２のパッド列４０２が設けられている。
半導体チップの１チップあたり、第１のパッド列４０１
には、入力用パッドとして１７個のパッドと出力用パッ
ドとして１４０個のパッドが設けられている。As shown in FIG. 24A, the ceramic substrate 4
An aluminum thin film was formed on No. 00 by the sputtering method, and this was patterned by photolithography to form a wiring pattern. The wiring pattern is shown in FIG. 24B.
As shown in, the first pad row 401 is provided on four sides,
Further, a second pad row 402 is provided at a position where the first pad row 401 is translated in the X and Y axis directions.
First pad row 401 per semiconductor chip
Is provided with 17 pads as input pads and 140 pads as output pads.

【０１５３】上記回路基板において、半導体チップ側を
３７０℃に加熱すると共にセラミック基板側を６０℃に
加熱し、１バンプあたり１０ｇｆの荷重をかけながら２
秒間、半導体チップをセラミック基板に圧接することに
より、一括に全てのパッドが接続される。接合後に得ら
れる、半導体チップとセラミック基板との密着強度は
２．０ｋｇ程度であり、電気的接続に不良がなかった。In the above circuit board, the semiconductor chip side was heated to 370 ° C. and the ceramic substrate side was heated to 60 ° C., and a load of 10 gf per bump was applied to the circuit board 2
By pressing the semiconductor chip onto the ceramic substrate for a second, all the pads are connected together. The adhesion strength between the semiconductor chip and the ceramic substrate obtained after joining was about 2.0 kg, and there was no defect in electrical connection.

【０１５４】次に、このようにして得られたサーマルヘ
ッド基板のリペアーをする際の工程を示す。上記接合後
に、半導体チップを基板から剥離し、第１のパッド列４
０１をアセトン及びダイヤモンドペーストによって洗浄
する。次に別の半導体チップを第２のパッド列４０２に
前述と同一の条件で接続する。接続後における密着強度
は変化なく、２．０ｋｇ程度であり、電気的接続にも不
良がなかった。Next, the steps for repairing the thermal head substrate thus obtained will be described. After the bonding, the semiconductor chip is peeled off from the substrate, and the first pad row 4
01 is washed with acetone and diamond paste. Next, another semiconductor chip is connected to the second pad row 402 under the same conditions as described above. The adhesion strength after connection was unchanged and was about 2.0 kg, and there was no defect in electrical connection.

【０１５５】上記のように、本発明による回路基板で
は、半導体チップの交換修理が容易にできるので、半導
体チップ自体に不良が生じた場合には、第２のパッド列
に接続することにより半導体チップの再装着が可能であ
る。また、ボンディング位置もＸ軸及びＹ軸方向に平行
移動するだけでよいので、生産性に優れた接続を得るこ
とができる。As described above, in the circuit board according to the present invention, the semiconductor chip can be easily replaced and repaired. Therefore, when a defect occurs in the semiconductor chip itself, the semiconductor chip is connected to the second pad row. Can be reattached. Further, since the bonding position only needs to be moved in parallel in the X-axis and Y-axis directions, a connection with excellent productivity can be obtained.

【０１５６】このように、配線パターンに再装着用のボ
ンディングパッドを設け、この再装着用パッドの配置場
所を規定することにより、再装着用パッドに新しい半導
体素子を接合できる。この発明は、リペアー作業を容易
にし信頼性の高い接続を実現する。As described above, the bonding pad for re-mounting is provided on the wiring pattern and the arrangement location of the re-mounting pad is defined, whereby a new semiconductor element can be bonded to the re-mounting pad. The present invention facilitates repair work and realizes a highly reliable connection.

【０１５７】以上各実施例にて詳細に説明してきたよう
に、本発明は、半田を溶融し接続することなく固層拡散
により接合することで、半田の溶融による広がりや、隣
接電極間での短絡が生じ難くなり、受動チップ部品と基
板、パッケージと基板、半導体素子と基板とがバンプを
介して高い接続強度で高密度に接続された電子回路装置
を提供することができる。また、配線パターン上に酸化
膜が形成されている場合には、熱処理と同時に圧接を行
うことにより酸化膜を破壊することができ、許容電流密
度が高い接続を行うことが可能となる。As described above in detail in each of the embodiments, according to the present invention, the solder is melted and joined by the solid layer diffusion without connecting, so that the solder is spread by the melting and the adjacent electrodes are spread. It is possible to provide an electronic circuit device in which a short circuit is less likely to occur and a passive chip component and a substrate, a package and a substrate, and a semiconductor element and a substrate are connected at high density with high connection strength via bumps. Further, when an oxide film is formed on the wiring pattern, the oxide film can be destroyed by performing pressure contact simultaneously with the heat treatment, and it becomes possible to make a connection having a high allowable current density.

【０１５８】なお、本発明において、バンプとして硬度
の比較的低い金バンプを用いる場合、半導体素子のボン
ディングパッド上のパッシベーション膜にクラックが発
生するのを防止することが可能となる。さらに金と固層
拡散をする配線金属の中でもアルミニウムを用いること
により、容易に接続抵抗を低減することができ生産コス
トの低減に寄与する。In the present invention, when gold bumps having a relatively low hardness are used as the bumps, it is possible to prevent cracks from occurring in the passivation film on the bonding pads of the semiconductor element. Further, by using aluminum among the wiring metals that perform solid layer diffusion with gold, it is possible to easily reduce the connection resistance and contribute to the reduction of the production cost.

【０１５９】また、実装に際し、半導体素子を熱源基板
にスタンピングするようにすれば、バンプを一定の高さ
に揃えることができ、複数のバンプを一括して容易に接
続することができる。When the semiconductor element is stamped on the heat source substrate at the time of mounting, the bumps can be arranged at a constant height, and a plurality of bumps can be easily connected together.

【０１６０】また、赤外線等でバンプを選択的に加熱す
るようにすれば、バンプ部分のみが接合に必要な温度と
なり、温度が降下しないうちに基板に接続することがで
き、その際熱伝導を遅延させることによって半導体素子
の温度上昇による不良発生を防ぐことができる。つまり
赤外線加熱を用いいると、バンプ部分を効率よく加熱す
ることができ、半導体素子を熱する必要がないため半導
体素子に与える熱による劣化を防ぐことができる。Further, if the bumps are selectively heated by infrared rays or the like, only the bumps have the temperature necessary for bonding, and the bumps can be connected to the substrate before the temperature drops, and the heat conduction at that time is achieved. By delaying, it is possible to prevent the occurrence of defects due to the temperature rise of the semiconductor element. That is, when infrared heating is used, the bump portion can be efficiently heated, and since it is not necessary to heat the semiconductor element, deterioration due to heat applied to the semiconductor element can be prevented.

【０１６１】また、半導体素子とバンプとの間に熱伝導
性の低い金族層をバリア層として介在させておくように
すれば、半導体素子に熱が伝導するのを防ぐことができ
半導体素子の温度上昇を避けることができる。If a metal layer having low thermal conductivity is interposed as a barrier layer between the semiconductor element and the bump, it is possible to prevent heat from being transferred to the semiconductor element. Temperature rise can be avoided.

【０１６２】さらにまた、バンプを凹状の窪みを有する
ように形成加工することにより、固層拡散層と配線と
の、界面の面積が増大し接合強度が高く信頼性の高い接
続を行うことが可能となる。Furthermore, by forming the bump so as to have a concave recess, the area of the interface between the solid diffusion layer and the wiring is increased, and the connection can be made with high bonding strength and high reliability. Becomes

【０１６３】[0163]

【発明の効果】本発明によれば、アルミニウム配線等の
強固な酸化膜が存在する故に半田との濡れ性の悪い材料
からなる配線パターンを形成した配線基板との接続も固
相拡散接合により確実でかつ信頼性の高いものとなり、
微細ピッチの接続を有する半導体装置を提供することが
できる。According to the present invention, solid phase diffusion bonding ensures connection with a wiring board having a wiring pattern formed of a material having poor wettability with solder due to the presence of a strong oxide film such as aluminum wiring. And is highly reliable,
A semiconductor device having a fine pitch connection can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施例である電子回路装置の
一部分を示す断面図FIG. 1 is a sectional view showing a part of an electronic circuit device according to a first embodiment of the present invention.

【図２】 本発明の第１の実施例である電子回路装置の
製造工程の一例を示す図FIG. 2 is a diagram showing an example of a manufacturing process of the electronic circuit device according to the first embodiment of the present invention.

【図３】 熱処理の際のチップ温度とチップと基板との
剪断強度の関係を示す図FIG. 3 is a diagram showing the relationship between the chip temperature and the shear strength between the chip and the substrate during heat treatment.

【図４】 固相拡散接合したバンプ／配線と接続抵抗値
との関係示す図FIG. 4 is a diagram showing a relationship between a solid-phase diffusion bonded bump / wiring and a connection resistance value.

【図５】 高温高湿放置試験結果を示す図FIG. 5 is a diagram showing a high temperature and high humidity storage test result.

【図６】 ＴＳＴ結果を示す図FIG. 6 is a diagram showing TST results.

【図７】 本発明の第２の実施例である電子回路装置の
断面図である。FIG. 7 is a sectional view of an electronic circuit device according to a second embodiment of the present invention.

【図８】 本発明の第３の実施例である電子回路装置を
説明するための図FIG. 8 is a diagram for explaining an electronic circuit device that is a third embodiment of the present invention.

【図９】 サーマルヘッドの抵抗部と配線との関係を示
したプリンタの図FIG. 9 is a diagram of a printer showing a relationship between a resistance portion of a thermal head and wiring.

【図１０】 サーマルヘッドの抵抗部と配線との関係を
示したプリンタの図FIG. 10 is a diagram of a printer showing a relationship between a resistance portion of a thermal head and wiring.

【図１１】 本発明の第４の実施例である半導体装置を
示す図FIG. 11 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.

【図１２】 本発明の第４の実施例である半導体装置の
製造工程の一例を示す図FIG. 12 is a diagram showing an example of a manufacturing process of a semiconductor device according to a fourth embodiment of the present invention.

【図１３】 本発明の第５の実施例である半導体装置を
示す断面図。FIG. 13 is a sectional view showing a semiconductor device which is a fifth embodiment of the present invention.

【図１４】 本発明の第６の実施例である半導体装置の
製造工程を示す図FIG. 14 is a view showing a manufacturing process of a semiconductor device which is a sixth embodiment of the present invention.

【図１５】 本発明の第６の実施例である半導体装置の
製造工程を示す図FIG. 15 is a view showing a manufacturing process of a semiconductor device which is a sixth embodiment of the present invention.

【図１６】 本発明の第６の実施例である半導体装置を
示す図FIG. 16 is a diagram showing a semiconductor device according to a sixth embodiment of the present invention.

【図１７】 本発明の第７の実施例である液晶表示装置
の一例の概略を示す図FIG. 17 is a diagram showing an outline of an example of a liquid crystal display device which is a seventh embodiment of the present invention.

【図１８】 むらの生じた割合をリバース面積比（１画
面上でリバースディスクリネーションが生じた面積／１
画面の面積）で表し、これと配線厚との関係を示した図FIG. 18 shows a reverse area ratio (area in which reverse disclination has occurred on one screen / 1
Figure showing the relationship between this and the wiring thickness

【図１９】 本発明の第９の実施例である回路基板に半
導体素子が搭載された図FIG. 19 is a diagram showing a semiconductor device mounted on a circuit board according to a ninth embodiment of the present invention.

【図２０】 本発明の第９の実施例である回路基板の上
面図FIG. 20 is a top view of a circuit board according to a ninth embodiment of the present invention.

【図２１】 本発明の第１０の実施例である回路基板の
断面図FIG. 21 is a sectional view of a circuit board according to a tenth embodiment of the present invention.

【図２２】 本発明の第１１の実施例である配線基板を
示す概略図FIG. 22 is a schematic view showing a wiring board which is an eleventh embodiment of the present invention.

【図２３】 本発明の第１２の実施例である液晶パネル
に用いられる回路基板を示す図FIG. 23 is a diagram showing a circuit board used in a liquid crystal panel which is a twelfth embodiment of the present invention.

【図２４】 本発明の第１３の実施例であるサーマルプ
リンタヘッドに用いられる回路基板を示す図FIG. 24 is a diagram showing a circuit board used in a thermal printer head according to a thirteenth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１ 受動チップ部品 １２ バンプ １３ 絶縁性基板 １４ 配線 １５ 電極 ２０ 基板 ２１ 半導体パッケージ ２２ バンプ ２３ 配線 ２４ 半導体素子 11 Passive Chip Component 12 Bump 13 Insulating Substrate 14 Wiring 15 Electrode 20 Substrate 21 Semiconductor Package 22 Bump 23 Wiring 24 Semiconductor Element

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 雅之 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 栂嵜 隆 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 内田 竜朗 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 安本 恭章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 山川 晃司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Masayuki Saito, 33, Shinisogo-cho, Isogo-ku, Yokohama-shi, Kanagawa Pref., Institute of Industrial Science and Technology, Toshiba Corporation (72) Takashi Suga, Inventor, Shinisogo-cho, Yokohama-shi, Kanagawa No. 33 Incorporated company Toshiba Production Engineering Laboratory (72) Inventor Tatsuro Uchida No. 33 Shinisogo-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture Incorporated Toshiba Production Engineering Laboratory, Inc. (72) Incorporator Yasuaki Yasumoto Kawasaki, Kanagawa Prefecture Komukai-Toshiba-cho No. 1 Inside the Toshiba Research and Development Center, Ltd. (72) Inventor Koji Yamakawa Komukai-Toshiba Town No. 1 inside the Toshiba Research and Development Center, Kawasaki City, Kanagawa Prefecture

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】表面に配線パターンを有する絶縁性基板
と、 前記配線パターン上にバンプを介して実装せしめられた
電子素子とから構成され、 前記配線パターンと前記バンプとの間が固相拡散によっ
て接合されていることを特徴とする電子回路装置。1. An insulating substrate having a wiring pattern on its surface, and an electronic element mounted on the wiring pattern via bumps, wherein solid-phase diffusion is provided between the wiring pattern and the bumps. An electronic circuit device characterized by being joined. 【請求項２】絶縁性基板上に形成された配線パターン上
に、バンプを介して電子素子を配置する工程と、 前記配線パターンと前記バンプとの間が固相拡散によっ
て接合するように前記バンプ及び前記配線パターンをそ
の融点以下の温度に加熱する加熱工程とを含むことを特
徴とする電子回路装置の製造方法。2. A step of disposing an electronic element via a bump on a wiring pattern formed on an insulating substrate; and the bump so that the wiring pattern and the bump are joined by solid phase diffusion. And a heating step of heating the wiring pattern to a temperature equal to or lower than the melting point of the wiring pattern. 【請求項３】前記電子素子は半導体素子或いは受動チッ
プ部品であることを特徴とする請求項１記載の電子回路
装置。3. The electronic circuit device according to claim 1, wherein the electronic element is a semiconductor element or a passive chip component. 【請求項４】前記電子素子は半導体素子或いは受動チッ
プ部品であることを特徴とする請求項２記載の電子回路
装置の製造方法。4. The method of manufacturing an electronic circuit device according to claim 2, wherein the electronic element is a semiconductor element or a passive chip component. 【請求項５】前記バンプは、金、銅、及びアルミニウム
から選ばれる少なくとも１種の金属からなることを特徴
とする請求項１記載の電子回路装置。5. The electronic circuit device according to claim 1, wherein the bump is made of at least one metal selected from gold, copper, and aluminum. 【請求項６】前記バンプは、金、銅、及びアルミニウム
から選ばれる少なくとも１種の金属からなることを特徴
とする請求項２記載の電子回路装置の製造方法。6. The method of manufacturing an electronic circuit device according to claim 2, wherein the bump is made of at least one metal selected from gold, copper, and aluminum. 【請求項７】前記配線層は、金、銅、錫、及びアルミニ
ウムから選ばれる少なくとも１種の金属からなる配線パ
ターンを具備することを特徴とする請求項１記載の電子
回路装置。7. The electronic circuit device according to claim 1, wherein the wiring layer comprises a wiring pattern made of at least one metal selected from gold, copper, tin, and aluminum. 【請求項８】前記配線層は、金、銅、錫、及びアルミニ
ウムから選ばれる少なくとも１種の金属からなる配線パ
ターンを具備することを特徴とする請求項２記載の電子
回路装置の製造方法。8. The method of manufacturing an electronic circuit device according to claim 2, wherein the wiring layer comprises a wiring pattern made of at least one metal selected from gold, copper, tin, and aluminum. 【請求項９】前記バンプ或いは前記配線層は、金属層
と、該金属の酸化物層とが交互に積層された多層構造を
有することを特徴とする請求項１記載の電子回路装置。9. The electronic circuit device according to claim 1, wherein the bump or the wiring layer has a multilayer structure in which a metal layer and an oxide layer of the metal are alternately laminated. 【請求項１０】前記バンプ或いは前記配線層は、金属層
と、該金属の酸化物層とが交互に積層された多層構造を
有することを特徴とする請求項２記載の電子回路装置の
製造方法。10. The method for manufacturing an electronic circuit device according to claim 2, wherein the bump or the wiring layer has a multilayer structure in which a metal layer and an oxide layer of the metal are alternately laminated. . 【請求項１１】絶縁基板と、 前記絶縁基板上に形成された配線層とを具備する回路基
板において、 前記配線層は第１の金属層と、 前記第１の金属層上に形成された第１の金属層の酸化膜
と、 前記第１の金属層の酸化膜上に形成された第２の金属層
とからなる積層構造であることを特徴とする回路基板。11. A circuit board comprising an insulating substrate and a wiring layer formed on the insulating substrate, wherein the wiring layer is a first metal layer and a first metal layer is formed on the first metal layer. A circuit board having a laminated structure including an oxide film of a first metal layer and a second metal layer formed on the oxide film of the first metal layer. 【請求項１２】絶縁基板と、 前記絶縁基板上記形成され、第１の金属層と、前記第１
の金属層上に形成された第１の金属層の酸化膜と、前記
第１の金属層の酸化膜上に形成された第２の金属層とか
らなる積層配線層と、 前記積層配線層上にバンプを介して実装された電子素子
とを具備することを特徴とする電子回路装置。12. An insulating substrate, a first metal layer formed on the insulating substrate, and the first metal layer.
A laminated wiring layer formed of an oxide film of a first metal layer formed on the metal layer of the first metal layer and a second metal layer formed on the oxide film of the first metal layer, and the laminated wiring layer An electronic circuit device comprising: an electronic element mounted on the substrate via a bump. 【請求項１３】絶縁基板と、 前記絶縁基板に形成される配線パターンと、 前記配線パターンに設けられる第１のパッド列及び第２
のパッド列とにより構成され、 前記第１のパッド列及び前記第２のパッド列は前記第１
のパッドの中心座標を（ｘｉ，ｙｉ）（ｉ＝１〜ｎ）と
したとき、前記第２のパッドの中心座標が（ｘｉ＋ｊ，
ｙｉ＋ｋ）（ｉ＝１〜ｎ，ｊ，ｋ：移動距離）の位置に
配置されることを特徴とする回路基板。13. An insulating substrate, a wiring pattern formed on the insulating substrate, a first pad row and a second pad row provided on the wiring pattern.
And the first pad row and the second pad row are the first pad rows.
When the center coordinates of the pad of (2) are (xi, yi) (i = 1 to n), the center coordinates of the second pad are (xi + j,
yi + k) (i = 1 to n, j, k: moving distance). 【請求項１４】絶縁基板と、 前記絶縁基板に形成される配線パターンと、 前記配線パターン上にバンプを介して実装された電子素
子とを具備する電子回路装置において、 前記配線パターンは第１のパッド列及び第２のパッド列
とを具備し、 前記第１のパッド列及び前記第２のパッド列は前記第１
のパッドの中心座標を（ｘｉ，ｙｉ）（ｉ＝１〜ｎ）と
したとき、前記第２のパッドの中心座標が（ｘｉ＋ｊ，
ｙｉ＋ｋ）（ｉ＝１〜ｎ，ｊ，ｋ：移動距離）の位置に
配置されており、 前記電子素子は前記第１のパッド列及び第２のパッド列
のいずれかの上にバンプを介して実装されたことを特徴
とする電子回路装置。14. An electronic circuit device comprising an insulating substrate, a wiring pattern formed on the insulating substrate, and an electronic element mounted on the wiring pattern via a bump, wherein the wiring pattern is a first wiring pattern. A pad row and a second pad row, wherein the first pad row and the second pad row are the first pad row and the second pad row.
When the center coordinates of the pad of (2) are (xi, yi) (i = 1 to n), the center coordinates of the second pad are (xi + j,
yi + k) (i = 1 to n, j, k: moving distance), and the electronic element is provided on one of the first pad row and the second pad row via a bump. An electronic circuit device characterized by being mounted. 【請求項１５】基板と、 前記基板上に形成され少なくとも表面にアルミニウムを
主成分とするアルミニウム層を有する配線と、 前記配線上にバンプを介して実装された半導体素子とを
有し、 前記バンプと前記アルミニウム層とは固相拡散によって
接合され、 前記アルミニウム層の膜厚は２５００オングストローム
以上で、 前記配線の膜厚は８５００オングストローム以下である
ことを特徴とする液晶表示装置。15. A bump, comprising: a substrate; a wiring formed on the substrate and having an aluminum layer containing aluminum as a main component on at least a surface; and a semiconductor element mounted on the wiring via a bump. And the aluminum layer are joined by solid phase diffusion, the thickness of the aluminum layer is 2500 angstroms or more, and the thickness of the wiring is 8500 angstroms or less. 【請求項１６】抵抗体を有する基板と、 前記基板上に形成され少なくとも表面にアルミニウムを
主成分とするアルミニウム層を有する配線層と、 前記配線層上にバンプを介して実装された半導体素子と
を有し、 前記バンプと前記アルミニウム層とは固層拡散によって
接続され、 前記アルミニウム層の膜厚は２５００オングストローム
以上で、 前記配線の膜厚は１６０００オングストローム以下であ
ることを特徴とするサーマルヘッド。16. A substrate having a resistor, a wiring layer formed on the substrate and having at least a surface of an aluminum layer containing aluminum as a main component, and a semiconductor element mounted on the wiring layer via bumps. The bump and the aluminum layer are connected by solid layer diffusion, the thickness of the aluminum layer is 2500 angstroms or more, and the thickness of the wiring is 16000 angstroms or less. 【請求項１７】抵抗体を有する基板と、 前記基板上に形成され少なくとも表面にアルミニウムを
主成分とするアルミニウム層を有する配線層と、 前記配線層上にバンプを介して実装された半導体素子と
を有し、 前記バンプと前記アルミニウム層とは固層拡散によって
接続され、 前記アルミニウム層の膜厚は２５００オングストローム
以上で、 前記配線の膜厚は１６０００オングストローム以下であ
るサーマルヘッドを具備し、 前記半導体の信号により前記抵抗対が発熱し所定の用紙
に印刷することを特徴とするプリンタ。17. A substrate having a resistor, a wiring layer formed on the substrate and having an aluminum layer containing aluminum as a main component on at least the surface thereof, and a semiconductor element mounted on the wiring layer via bumps. The bump is connected to the aluminum layer by solid-phase diffusion, the aluminum layer has a thickness of 2500 Å or more, and the wiring has a thickness of 16000 Å or less. The resistor pair heats up in response to the signal and prints on a predetermined paper.
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