JPH07162461A - データ受信回路 - Google Patents
データ受信回路Info
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- JPH07162461A JPH07162461A JP30837293A JP30837293A JPH07162461A JP H07162461 A JPH07162461 A JP H07162461A JP 30837293 A JP30837293 A JP 30837293A JP 30837293 A JP30837293 A JP 30837293A JP H07162461 A JPH07162461 A JP H07162461A
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Abstract
(57)【要約】
【目的】 ｎビットよりも大きいＮビットに対応するＮ
ビットデータをｎビットデータとして複数回に分けて受
信する場合にも、誤り無くデータ処理し得るデータ受信
回路を提供すること。 【構成】 副記憶回路５，６は、データバス１２から順
次転送される２個の８ビットデータを，アドレズバス１
１から順次転送される２個のアドレス値を受信したこと
を順次検出するデコーダ１によって生成されたデコーダ
出力１６，１７の一つに従って別々に保持する。判定回
路４は、デコード出力１６，１７を別々に保持する受信
状態保持回路２，３の出力１８，１９から２個の８ビッ
トデータの全部を受信したか否かを判定して判定結果信
号を出力し、且つ判定結果信号に応じてデコード出力１
６，１７をそれぞれ初期化解除する。主記憶回路７は判
定結果信号に応じて２個の８ビットデータを一斉に取り
込む。
ビットデータをｎビットデータとして複数回に分けて受
信する場合にも、誤り無くデータ処理し得るデータ受信
回路を提供すること。 【構成】 副記憶回路５，６は、データバス１２から順
次転送される２個の８ビットデータを，アドレズバス１
１から順次転送される２個のアドレス値を受信したこと
を順次検出するデコーダ１によって生成されたデコーダ
出力１６，１７の一つに従って別々に保持する。判定回
路４は、デコード出力１６，１７を別々に保持する受信
状態保持回路２，３の出力１８，１９から２個の８ビッ
トデータの全部を受信したか否かを判定して判定結果信
号を出力し、且つ判定結果信号に応じてデコード出力１
６，１７をそれぞれ初期化解除する。主記憶回路７は判
定結果信号に応じて２個の８ビットデータを一斉に取り
込む。
Description
【０００１】
【産業上の利用分野】本発明は、複数のｎビットデータ
を時分割で送受信する送受信システムの受信側回路とな
るデータ受信回路に関する。
を時分割で送受信する送受信システムの受信側回路とな
るデータ受信回路に関する。
【０００２】
【従来の技術】従来、この種のデータ受信回路は、ｎビ
ットの並列データバスからｎビットずつ時分割で転送さ
れる複数のｎビットデータをそれぞれ個別に記憶保持す
るための記憶回路を有する。これらの記憶回路では、並
列アドレスバスから転送されると共に、複数のｎビット
データのそれぞれに固有なアドレス値に基づいて各ｎビ
ットデータをそれぞれ識別し、所定の周期に従って対応
する記憶回路に各ｎビットデータをそれぞれ別個に記憶
保持することによって受信を行っている。
ットの並列データバスからｎビットずつ時分割で転送さ
れる複数のｎビットデータをそれぞれ個別に記憶保持す
るための記憶回路を有する。これらの記憶回路では、並
列アドレスバスから転送されると共に、複数のｎビット
データのそれぞれに固有なアドレス値に基づいて各ｎビ
ットデータをそれぞれ識別し、所定の周期に従って対応
する記憶回路に各ｎビットデータをそれぞれ別個に記憶
保持することによって受信を行っている。
【０００３】図３は従来のデータ受信回路の一例に係る
基本構成を示したもので、図４はそのデータ受信回路に
おける各部における信号処理をタイミングチャートによ
り示したものである。
基本構成を示したもので、図４はそのデータ受信回路に
おける各部における信号処理をタイミングチャートによ
り示したものである。
【０００４】このデータ受信回路は、８ビットのデータ
バス１０５から８ビットずつ時分割で転送される８ビッ
トデータＤ１，Ｄ２をそれぞれ端子Ｄから入力して記憶
保持するための記憶回路１０２，１０３を有している。
これらの記憶回路１０２，１０３では、アドレスバス１
０４から順次転送されるアドレス値を選別したデコーダ
１０１からのデコード出力１０７，１０８をそれぞれ端
子ＥＮから入力し、これらのデコード出力１０７，１０
８をそれぞれ端子ＣＫから入力したクロックパルス１０
６のクロック周期で収集する。
バス１０５から８ビットずつ時分割で転送される８ビッ
トデータＤ１，Ｄ２をそれぞれ端子Ｄから入力して記憶
保持するための記憶回路１０２，１０３を有している。
これらの記憶回路１０２，１０３では、アドレスバス１
０４から順次転送されるアドレス値を選別したデコーダ
１０１からのデコード出力１０７，１０８をそれぞれ端
子ＥＮから入力し、これらのデコード出力１０７，１０
８をそれぞれ端子ＣＫから入力したクロックパルス１０
６のクロック周期で収集する。
【０００５】このとき、記憶回路１０２，１０３は、そ
れぞれＣＫ端子から入力されるクロックパルス１０６の
パルス立ち上がりエッジでＥＮ端子がＨＩの場合にＤ端
子より８ビットデータＤ１，Ｄ２を入力する。これによ
り、記憶回路１０２，１０３にはデータバス１０５から
８ビットずつ時分割で転送される８ビットデータＤ１，
Ｄ２がそれぞれ識別された上で振り分けられて記憶保持
される。この結果、データ受信回路全体における受信が
行われる。尚、記憶回路１０２，１０３にそれぞれ記憶
保持された８ビットデータＤ１，Ｄ２は、引き続くクロ
ックパルス１０６のクロック周期に従ってそれぞれ８ビ
ットデータ信号１０９，１００として順次外部へ出力さ
れる。
れぞれＣＫ端子から入力されるクロックパルス１０６の
パルス立ち上がりエッジでＥＮ端子がＨＩの場合にＤ端
子より８ビットデータＤ１，Ｄ２を入力する。これによ
り、記憶回路１０２，１０３にはデータバス１０５から
８ビットずつ時分割で転送される８ビットデータＤ１，
Ｄ２がそれぞれ識別された上で振り分けられて記憶保持
される。この結果、データ受信回路全体における受信が
行われる。尚、記憶回路１０２，１０３にそれぞれ記憶
保持された８ビットデータＤ１，Ｄ２は、引き続くクロ
ックパルス１０６のクロック周期に従ってそれぞれ８ビ
ットデータ信号１０９，１００として順次外部へ出力さ
れる。
【０００６】図４に示すタイミングチャートを参照すれ
ば、時刻ＴがＴ１の場合、アドレスバス１０４から転送
され、且つデコーダ１０１でデコード出力１０７として
選別されるＡＤＲＳ１に従って、８ビットデータＤ１と
してデータバス１０５から転送されたＤＡＴＡ１が記憶
回路１０２に記憶保持される。又、Ｔ２の場合には、ア
ドレスバス１０４から転送され、且つデコーダ１０１で
デコード出力１０８として選別されるＡＤＲＳ２に従っ
て、８ビットデータＤ２としてデータバス１０５から転
送されたＤＡＴＡ２が記憶回路１０３に記憶保持され
る。
ば、時刻ＴがＴ１の場合、アドレスバス１０４から転送
され、且つデコーダ１０１でデコード出力１０７として
選別されるＡＤＲＳ１に従って、８ビットデータＤ１と
してデータバス１０５から転送されたＤＡＴＡ１が記憶
回路１０２に記憶保持される。又、Ｔ２の場合には、ア
ドレスバス１０４から転送され、且つデコーダ１０１で
デコード出力１０８として選別されるＡＤＲＳ２に従っ
て、８ビットデータＤ２としてデータバス１０５から転
送されたＤＡＴＡ２が記憶回路１０３に記憶保持され
る。
【０００７】更に、時刻ＴがＴ３の場合には、アドレス
バス１０４から転送され、且つデコーダ１０１でデコー
ド出力１０７として選別されるＡＤＲＳ１に従って、８
ビットデータＤ１としてデータバス１０５から転送され
たＤＡＴＡ１´が記憶回路１０２に記憶保持され、時刻
ＴがＴ４の場合には、アドレスバス１０４から転送さ
れ、且つデコーダ１０１でデコード出力１０８として選
別されるＡＤＲＳ２に従って、８ビットデータＤ２とし
てデータバス１０５から転送されたＤＡＴＡ２´が記憶
回路１０３に記憶保持される。
バス１０４から転送され、且つデコーダ１０１でデコー
ド出力１０７として選別されるＡＤＲＳ１に従って、８
ビットデータＤ１としてデータバス１０５から転送され
たＤＡＴＡ１´が記憶回路１０２に記憶保持され、時刻
ＴがＴ４の場合には、アドレスバス１０４から転送さ
れ、且つデコーダ１０１でデコード出力１０８として選
別されるＡＤＲＳ２に従って、８ビットデータＤ２とし
てデータバス１０５から転送されたＤＡＴＡ２´が記憶
回路１０３に記憶保持される。
【０００８】因みに、このように複数のｎビットデータ
を時分割で送受信するデータ送受信方式に関連する技術
は、特開昭６１−２４５７３０号公報や特開昭６２−２
４８０５１号公報等に開示されている。
を時分割で送受信するデータ送受信方式に関連する技術
は、特開昭６１−２４５７３０号公報や特開昭６２−２
４８０５１号公報等に開示されている。
【０００９】
【発明が解決しようとする課題】上述したデータ受信回
路の場合、データバスより転送されるｎビットデータは
時分割でｎビットずつ受信されるので、例えばｎビット
よりも大きいＮビットに対応するＮビットデータを受信
する場合には、ｎビットデータによりＮ＝ｎ×ｍなる関
係を満たすｍ回（複数回）分の受信が行われる。
路の場合、データバスより転送されるｎビットデータは
時分割でｎビットずつ受信されるので、例えばｎビット
よりも大きいＮビットに対応するＮビットデータを受信
する場合には、ｎビットデータによりＮ＝ｎ×ｍなる関
係を満たすｍ回（複数回）分の受信が行われる。
【００１０】ところで、このようにＮビットデータをｎ
ビットデータとしてｍ回に分けて受信すると、初回のｎ
ビットデータを受信してから最後回のｎビットデータを
受信するまでの間、受信中のｎビットデータとして古い
データと現在受信中の新しいデータとが混在し、結果と
して、Ｎビットデータに関して誤ったデータを保持する
事態が発生するという欠陥がある。
ビットデータとしてｍ回に分けて受信すると、初回のｎ
ビットデータを受信してから最後回のｎビットデータを
受信するまでの間、受信中のｎビットデータとして古い
データと現在受信中の新しいデータとが混在し、結果と
して、Ｎビットデータに関して誤ったデータを保持する
事態が発生するという欠陥がある。
【００１１】例えば図４に示すタイミングチャートを参
照し、図３に示したデータ受信回路において８ビットデ
ータＤ１，Ｄ２を合わせた一まとまりの１６ビットデー
タを扱う場合を仮定すれば、時刻ＴがＡからＢまでの区
間として示される時間において、８ビットデータＤ１に
関しては古いＤＡＴＡ１から新しいＤＡＴＡ１′に更新
されているのに対し、８ビットデータＤ２に関しては新
しいＤＡＴＡ２′の更新が行われずに古いＤＡＴＡ２の
ままとなっている。この場合、ＡからＢまでの時間には
古いＤＡＴＡ２と新しいＤＡＴＡ１′とが組み合わさ
れ、Ｂ点以降の時刻Ｔの時間推移において初めて正規の
新しいＤＡＴＡ１′，ＤＡＴＡ２′が組み合わされるこ
とになる。
照し、図３に示したデータ受信回路において８ビットデ
ータＤ１，Ｄ２を合わせた一まとまりの１６ビットデー
タを扱う場合を仮定すれば、時刻ＴがＡからＢまでの区
間として示される時間において、８ビットデータＤ１に
関しては古いＤＡＴＡ１から新しいＤＡＴＡ１′に更新
されているのに対し、８ビットデータＤ２に関しては新
しいＤＡＴＡ２′の更新が行われずに古いＤＡＴＡ２の
ままとなっている。この場合、ＡからＢまでの時間には
古いＤＡＴＡ２と新しいＤＡＴＡ１′とが組み合わさ
れ、Ｂ点以降の時刻Ｔの時間推移において初めて正規の
新しいＤＡＴＡ１′，ＤＡＴＡ２′が組み合わされるこ
とになる。
【００１２】このように、１６ビットデータを８ビット
データとして扱うと、ＡからＢまでの時間に示唆される
ように、古いデータと新しいデータとが混在するという
誤ったデータ処理が行われることがある。
データとして扱うと、ＡからＢまでの時間に示唆される
ように、古いデータと新しいデータとが混在するという
誤ったデータ処理が行われることがある。
【００１３】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、ｎビットよりも大きい
Ｎビットに対応するＮビットデータをｎビットデータと
して複数回に分けて受信する場合にも、誤り無くデータ
処理し得るデータ受信回路を提供することにある。
れたもので、その技術的課題は、ｎビットよりも大きい
Ｎビットに対応するＮビットデータをｎビットデータと
して複数回に分けて受信する場合にも、誤り無くデータ
処理し得るデータ受信回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、ｎビッ
トのデータバスからｎビットずつ時分割で転送される複
数のｎビットデータを，アドレスバスから転送されると
共に、該複数のｎビットデータのそれぞれに固有なアド
レス値に基づいてそれぞれ識別し，該複数のｎビットデ
ータを順次保持することによってデータ受信を行うデー
タ受信回路において、ｎビットよりも大きなＮビットに
対応するＮビットデータをｍ個のｎビットデータに分け
てｍ回受信する場合，ｍ個のアドレス値を受信したこと
を順次検出してｍ通りのデコード出力を生成するデコー
ダと、データバスから順次転送されるｍ個のｎビットデ
ータをｍ通りのデコーダ出力の一つに従ってそれぞれ別
々に保持するｍ個の副記憶回路と、ｍ通りのデコーダ出
力の一つをそれぞれ別々に保持するｍ個の受信状態保持
回路と、ｍ個の受信状態保持回路の出力からｍ個のｎビ
ットデータの全部を受信したか否かを判定して判定結果
信号を出力する判定回路と、判定結果信号に応じてｍ個
の副記憶回路に保持されたｍ個のｎビットデータを一斉
に取り込んで記憶保持する主記憶回路とを含むデータ受
信回路が得られる。
トのデータバスからｎビットずつ時分割で転送される複
数のｎビットデータを，アドレスバスから転送されると
共に、該複数のｎビットデータのそれぞれに固有なアド
レス値に基づいてそれぞれ識別し，該複数のｎビットデ
ータを順次保持することによってデータ受信を行うデー
タ受信回路において、ｎビットよりも大きなＮビットに
対応するＮビットデータをｍ個のｎビットデータに分け
てｍ回受信する場合，ｍ個のアドレス値を受信したこと
を順次検出してｍ通りのデコード出力を生成するデコー
ダと、データバスから順次転送されるｍ個のｎビットデ
ータをｍ通りのデコーダ出力の一つに従ってそれぞれ別
々に保持するｍ個の副記憶回路と、ｍ通りのデコーダ出
力の一つをそれぞれ別々に保持するｍ個の受信状態保持
回路と、ｍ個の受信状態保持回路の出力からｍ個のｎビ
ットデータの全部を受信したか否かを判定して判定結果
信号を出力する判定回路と、判定結果信号に応じてｍ個
の副記憶回路に保持されたｍ個のｎビットデータを一斉
に取り込んで記憶保持する主記憶回路とを含むデータ受
信回路が得られる。
【００１５】又、本発明によれば、上記データ受信回路
において、判定回路は、判定結果信号に応じてｍ個の受
信状態保持回路に保持されたｍ通りのデコーダ出力をそ
れぞれ初期化解除するデータ受信回路が得られる。
において、判定回路は、判定結果信号に応じてｍ個の受
信状態保持回路に保持されたｍ通りのデコーダ出力をそ
れぞれ初期化解除するデータ受信回路が得られる。
【００１６】
【実施例】以下に実施例を挙げ、本発明のデータ受信回
路について、図面を参照して詳細に説明する。
路について、図面を参照して詳細に説明する。
【００１７】最初に、本発明のデータ受信回路の基本構
成を簡単に説明する。このデータ受信回路は、ｎビット
よりも大きなＮビットに対応するＮビットデータをｍ個
のｎビットデータに分けてｍ回受信する場合に適用され
るものである。
成を簡単に説明する。このデータ受信回路は、ｎビット
よりも大きなＮビットに対応するＮビットデータをｍ個
のｎビットデータに分けてｍ回受信する場合に適用され
るものである。
【００１８】このため、このデータ受信回路は、ｍ個の
アドレス値を受信したことを順次検出してｍ通りのデコ
ーダ出力を生成するデコーダと、データバスから順次転
送されるｍ個のｎビットデータをｍ通りのデコーダ出力
の一つに従ってそれぞれ別々に保持するｍ個の副記憶回
路と、ｍ通りのデコーダ出力の一つをそれぞれ別々に保
持するｍ個の受信状態保持回路とを含んでいる。
アドレス値を受信したことを順次検出してｍ通りのデコ
ーダ出力を生成するデコーダと、データバスから順次転
送されるｍ個のｎビットデータをｍ通りのデコーダ出力
の一つに従ってそれぞれ別々に保持するｍ個の副記憶回
路と、ｍ通りのデコーダ出力の一つをそれぞれ別々に保
持するｍ個の受信状態保持回路とを含んでいる。
【００１９】又、このデータ受信回路は、ｍ個の受信状
態保持回路の出力からｍ個のｎビットデータの全部を受
信したか否かを判定して判定結果信号を出力すると共
に、この判定結果信号に応じてｍ個の受信状態保持回路
に保持されたｍ通りのデコード出力をそれぞれ初期化解
除する判定回路と、判定結果信号に応じてｍ個の副記憶
回路に保持されたｍ個のｎビットデータを一斉に取り込
んで記憶保持する主記憶回路とを含んでいる。
態保持回路の出力からｍ個のｎビットデータの全部を受
信したか否かを判定して判定結果信号を出力すると共
に、この判定結果信号に応じてｍ個の受信状態保持回路
に保持されたｍ通りのデコード出力をそれぞれ初期化解
除する判定回路と、判定結果信号に応じてｍ個の副記憶
回路に保持されたｍ個のｎビットデータを一斉に取り込
んで記憶保持する主記憶回路とを含んでいる。
【００２０】図１は、本発明の一実施例に係るデータ受
信回路の基本構成をブロック図より示したもので、図２
は、図１に示すデータ受信回路の各部における信号処理
をタイミングチャートにより示したものである。
信回路の基本構成をブロック図より示したもので、図２
は、図１に示すデータ受信回路の各部における信号処理
をタイミングチャートにより示したものである。
【００２１】この実施例のデータ受信回路は、アドレス
バス１１とデータバス１２とがそれぞれ８ビットで構成
される場合に、８ビットよりも大きな１６ビットに対応
する１６ビットデータを２個の８ビットデータに分けて
２回受信できるように構成されている。
バス１１とデータバス１２とがそれぞれ８ビットで構成
される場合に、８ビットよりも大きな１６ビットに対応
する１６ビットデータを２個の８ビットデータに分けて
２回受信できるように構成されている。
【００２２】ここで、デコーダ１はアドレスバス１１よ
り２個のアドレス値を受信したことを順次検出し、これ
らの２個のアドレス値に対応した２通りのデコード出力
１６，１７を選別して出力する。受信状態保持回路２は
ＣＫ端子より入力されるクロックパルス１３のクロック
周期に従ってＥＮ端子より入力されるデコード出力１６
を保持し、受信状態保持回路３はＣＫ端子より入力され
るクロックパルス１３のクロック周期に従ってＥＮ端子
より入力されるデコード出力１７を保持する。
り２個のアドレス値を受信したことを順次検出し、これ
らの２個のアドレス値に対応した２通りのデコード出力
１６，１７を選別して出力する。受信状態保持回路２は
ＣＫ端子より入力されるクロックパルス１３のクロック
周期に従ってＥＮ端子より入力されるデコード出力１６
を保持し、受信状態保持回路３はＣＫ端子より入力され
るクロックパルス１３のクロック周期に従ってＥＮ端子
より入力されるデコード出力１７を保持する。
【００２３】副記憶回路５は、ＣＫ端子より入力される
と共に、クロックパルス１３がインバータ８にて反転さ
れた反転クロックパルス１５のクロック周期に従って、
データバス１１から順次転送される８ビットデータをＥ
Ｎ端子より入力されるデコード出力１６に従って記憶保
持する。又、副記憶回路６は、ＣＫ端子より入力される
と共に、クロックパルス１３がインバータ９にて反転さ
れた反転クロックパルス１４のクロック周期に従って、
データバス１１から順次転送される８ビットデータをＥ
Ｎ端子より入力されるデコード出力１７に従って記憶保
持する。但し、副記憶回路５，６では、それぞれＣＫ端
子から入力される反転クロックパルス１５，１４のパル
ス立ち上がりエッジでＥＮ端子がＨＩの場合にそれぞれ
８ビットデータを入力する。このように副記憶回路５，
６にそれぞれ記憶保持された８ビットデータは、引き続
く反転クロックパルス１５，１４のクロック周期に従っ
てそれぞれ８ビットデータ信号２１，２２として出力さ
れる。
と共に、クロックパルス１３がインバータ８にて反転さ
れた反転クロックパルス１５のクロック周期に従って、
データバス１１から順次転送される８ビットデータをＥ
Ｎ端子より入力されるデコード出力１６に従って記憶保
持する。又、副記憶回路６は、ＣＫ端子より入力される
と共に、クロックパルス１３がインバータ９にて反転さ
れた反転クロックパルス１４のクロック周期に従って、
データバス１１から順次転送される８ビットデータをＥ
Ｎ端子より入力されるデコード出力１７に従って記憶保
持する。但し、副記憶回路５，６では、それぞれＣＫ端
子から入力される反転クロックパルス１５，１４のパル
ス立ち上がりエッジでＥＮ端子がＨＩの場合にそれぞれ
８ビットデータを入力する。このように副記憶回路５，
６にそれぞれ記憶保持された８ビットデータは、引き続
く反転クロックパルス１５，１４のクロック周期に従っ
てそれぞれ８ビットデータ信号２１，２２として出力さ
れる。
【００２４】判定回路４は、受信状態保持回路２，３か
らのそれぞれの出力１８，１９に基づいて、２個の８ビ
ットデータがそれぞれ受信状態保持回路２，３で全て受
信されたか否かを判定した判定結果信号２０を出力す
る。又、判定回路４は、判定結果信号２０が全受信状態
を示す場合には受信状態保持回路２，３のそれぞれのＣ
ＬＲ端子に判定結果信号２０を送出し、受信状態保持回
路２，３に保持されたデコード出力１６，１７をそれぞ
れ初期化解除する。
らのそれぞれの出力１８，１９に基づいて、２個の８ビ
ットデータがそれぞれ受信状態保持回路２，３で全て受
信されたか否かを判定した判定結果信号２０を出力す
る。又、判定回路４は、判定結果信号２０が全受信状態
を示す場合には受信状態保持回路２，３のそれぞれのＣ
ＬＲ端子に判定結果信号２０を送出し、受信状態保持回
路２，３に保持されたデコード出力１６，１７をそれぞ
れ初期化解除する。
【００２５】主記憶回路７は、判定回路４からの判定結
果信号２０に基づいて、副記憶回路５，６からそれぞれ
出力される８ビットデータ信号２１，２２が合成される
ことによって得られる１６ビットデータ信号２３を記憶
保持する。この結果、データ受信回路全体における受信
が行われる。尚、この主記憶回路７で保持された１６ビ
ットデータ信号２３は、引き続くクロックパルス１３の
クロック周期に従って受信データ信号２４として外部へ
出力される。但し、主記憶回路７では、ＣＫ端子から入
力されるクロックパルス１３のパルス立ち上がりエッジ
でＥＮ端子がＨＩの場合に１６ビットデータ信号２３を
入力する。
果信号２０に基づいて、副記憶回路５，６からそれぞれ
出力される８ビットデータ信号２１，２２が合成される
ことによって得られる１６ビットデータ信号２３を記憶
保持する。この結果、データ受信回路全体における受信
が行われる。尚、この主記憶回路７で保持された１６ビ
ットデータ信号２３は、引き続くクロックパルス１３の
クロック周期に従って受信データ信号２４として外部へ
出力される。但し、主記憶回路７では、ＣＫ端子から入
力されるクロックパルス１３のパルス立ち上がりエッジ
でＥＮ端子がＨＩの場合に１６ビットデータ信号２３を
入力する。
【００２６】次に、図２に示すタイミングチャートを参
照すれば、先ず、時刻ＴがＴ１の場合、アドレスバス１
１から転送され、且つデコーダ１でデコード出力１６と
して選別されるＡＤＲＳ１に従って、データバス１２よ
り転送されるＤＡＴＡ１が８ビットデータとして副記憶
回路５に保持される。このとき、デコーダ出力１６は受
信状態保持回路２に保持される。又、時刻ＴがＴ２の場
合には、アドレスバス１１から転送され、且つデコーダ
１でデコード出力１７として選別されるＡＤＲＳ２に従
って、データバス１２より転送されるＤＡＴＡ２が８ビ
ットデータとして副記憶回路６に保持される。このと
き、デコーダ出力１７は受信状態保持回路３に保持され
る。
照すれば、先ず、時刻ＴがＴ１の場合、アドレスバス１
１から転送され、且つデコーダ１でデコード出力１６と
して選別されるＡＤＲＳ１に従って、データバス１２よ
り転送されるＤＡＴＡ１が８ビットデータとして副記憶
回路５に保持される。このとき、デコーダ出力１６は受
信状態保持回路２に保持される。又、時刻ＴがＴ２の場
合には、アドレスバス１１から転送され、且つデコーダ
１でデコード出力１７として選別されるＡＤＲＳ２に従
って、データバス１２より転送されるＤＡＴＡ２が８ビ
ットデータとして副記憶回路６に保持される。このと
き、デコーダ出力１７は受信状態保持回路３に保持され
る。
【００２７】一方、時刻Ｔ２の場合に判定回路４は、Ｄ
ＡＴＡ１，ＤＡＴＡ２の両方の受信がそれぞれ受信状態
保持回路２，３において完了されたことを出力１８，１
９に基づいて判定し、その結果を示す判定結果信号２０
を出力する。受信が完了された状態の判定結果信号２０
を収集した主記憶回路７は、副記憶回路５，６に保持さ
れたＤＡＴＡ１，ＤＡＴＡ２をＤＡＴＡ１＋ＤＡＴＡ２
の形態で一斉に保持し、受信データ信号２４としてＤＡ
ＴＡ１＋ＤＡＴＡ２を外部へ出力する。但し、同時に受
信状態保持回路２，３は、受信が完了された状態の判定
結果信号２０によってそれぞれを初期化解除される。こ
のようにして、１６ビットデータを８ビットデータとし
て２回に分けて受信する１番目の動作が完了する。
ＡＴＡ１，ＤＡＴＡ２の両方の受信がそれぞれ受信状態
保持回路２，３において完了されたことを出力１８，１
９に基づいて判定し、その結果を示す判定結果信号２０
を出力する。受信が完了された状態の判定結果信号２０
を収集した主記憶回路７は、副記憶回路５，６に保持さ
れたＤＡＴＡ１，ＤＡＴＡ２をＤＡＴＡ１＋ＤＡＴＡ２
の形態で一斉に保持し、受信データ信号２４としてＤＡ
ＴＡ１＋ＤＡＴＡ２を外部へ出力する。但し、同時に受
信状態保持回路２，３は、受信が完了された状態の判定
結果信号２０によってそれぞれを初期化解除される。こ
のようにして、１６ビットデータを８ビットデータとし
て２回に分けて受信する１番目の動作が完了する。
【００２８】更に、時刻ＴがＴ３の場合、アドレスバス
１１から転送され、且つデコーダ１でデコード出力１６
として選別されるＡＤＲＳ１に従って、データバス１２
より転送されるＤＡＴＡ１´が８ビットデータとして副
記憶回路５に保持される。このとき、デコーダ出力１６
は受信状態保持回路２に保持される。又、時刻ＴがＴ４
の場合には、アドレスバス１１から転送され、且つデコ
ーダ１でデコード出力１７として選別されるＡＤＲＳ２
´に従って、データバス１２より転送されるＤＡＴＡ２
´が８ビットデータとして副記憶回路６に保持される。
このとき、デコーダ出力１７は受信状態保持回路３に保
持される。
１１から転送され、且つデコーダ１でデコード出力１６
として選別されるＡＤＲＳ１に従って、データバス１２
より転送されるＤＡＴＡ１´が８ビットデータとして副
記憶回路５に保持される。このとき、デコーダ出力１６
は受信状態保持回路２に保持される。又、時刻ＴがＴ４
の場合には、アドレスバス１１から転送され、且つデコ
ーダ１でデコード出力１７として選別されるＡＤＲＳ２
´に従って、データバス１２より転送されるＤＡＴＡ２
´が８ビットデータとして副記憶回路６に保持される。
このとき、デコーダ出力１７は受信状態保持回路３に保
持される。
【００２９】この時刻Ｔ４の場合も同様に、判定回路４
は、ＤＡＴＡ１´，ＤＡＴＡ２´の両方の受信がそれぞ
れ受信状態保持回路２，３において完了されたことを出
力１８，１９に基づいて判定し、その結果を示す判定結
果信号２０を出力する。受信が完了された状態の判定結
果信号２０を収集した主記憶回路７は、副記憶回路５，
６に保持されたＤＡＴＡ１´，ＤＡＴＡ２´をＤＡＴＡ
１´＋ＤＡＴＡ２´の形態で一斉に保持し、受信データ
信号２４としてＤＡＴＡ１´＋ＤＡＴＡ２´を外部へ出
力する。但し、同時に受信状態保持回路２，３は、受信
が完了された状態の判定結果信号２０によってそれぞれ
を初期化解除される。このようにして、１６ビットデー
タを８ビットデータとして２回に分けて受信する２番目
の動作が完了する。
は、ＤＡＴＡ１´，ＤＡＴＡ２´の両方の受信がそれぞ
れ受信状態保持回路２，３において完了されたことを出
力１８，１９に基づいて判定し、その結果を示す判定結
果信号２０を出力する。受信が完了された状態の判定結
果信号２０を収集した主記憶回路７は、副記憶回路５，
６に保持されたＤＡＴＡ１´，ＤＡＴＡ２´をＤＡＴＡ
１´＋ＤＡＴＡ２´の形態で一斉に保持し、受信データ
信号２４としてＤＡＴＡ１´＋ＤＡＴＡ２´を外部へ出
力する。但し、同時に受信状態保持回路２，３は、受信
が完了された状態の判定結果信号２０によってそれぞれ
を初期化解除される。このようにして、１６ビットデー
タを８ビットデータとして２回に分けて受信する２番目
の動作が完了する。
【００３０】従って、このデータ受信回路では、１６ビ
ットデータを８ビットデータとして２回に分けて受信
し、１６ビットとしてまとめて更新する動作を繰り返す
ことにより、１６ビットデータを直接データ処理した場
合と同様にデータ処理できるので、データ処理に関して
誤りが無くなる。
ットデータを８ビットデータとして２回に分けて受信
し、１６ビットとしてまとめて更新する動作を繰り返す
ことにより、１６ビットデータを直接データ処理した場
合と同様にデータ処理できるので、データ処理に関して
誤りが無くなる。
【００３１】尚、図１及び図２では１６ビットデータを
８ビットデータとして２回に分けて受信する場合を説明
したが、本発明はｎビットよりも大きいＮビットに対応
するＮビットデータを受信する場合に、ｎビットデータ
によりＮ＝ｎ×ｍなる関係を満たすｍ回分の受信を行う
ものとして適用できるので、これに限定されない。
８ビットデータとして２回に分けて受信する場合を説明
したが、本発明はｎビットよりも大きいＮビットに対応
するＮビットデータを受信する場合に、ｎビットデータ
によりＮ＝ｎ×ｍなる関係を満たすｍ回分の受信を行う
ものとして適用できるので、これに限定されない。
【００３２】
【発明の効果】以上に説明したように、本発明のデータ
受信回路によれば、ｎビットよりも大きいＮビットに対
応するＮビットデータをｎビットデータとしてｍ回に分
けて受信し、Ｎビットとしてまとめて更新する動作を繰
り返すことにより、Ｎビットデータを直接データ処理し
た場合と同様にデータ処理できるので、古いデータと新
しいデータとが混在することがなく、データ処理に関し
て誤りが回避される。
受信回路によれば、ｎビットよりも大きいＮビットに対
応するＮビットデータをｎビットデータとしてｍ回に分
けて受信し、Ｎビットとしてまとめて更新する動作を繰
り返すことにより、Ｎビットデータを直接データ処理し
た場合と同様にデータ処理できるので、古いデータと新
しいデータとが混在することがなく、データ処理に関し
て誤りが回避される。
【図１】本発明の一実施例に係るデータ受信回路の基本
構成を示したブロック図である。
構成を示したブロック図である。
【図２】図１に示すデータ受信回路の各部における信号
処理を示したタイミングチャートである。
処理を示したタイミングチャートである。
【図３】従来のデータ受信回路の一例に係る基本構成を
示したブロック図である。
示したブロック図である。
【図４】図３に示すデータ受信回路の各部における信号
処理を示したタイミングチャートである。
処理を示したタイミングチャートである。
１，１０１ デコーダ ２，３ 受信状態保持回路 ４ 判定回路 ５，６ 副記憶回路 ７ 主記憶回路 ８，９ インバータ １０２，１０３ 記憶回路 １１，１０４ アドレスバス １２，１０５ データバス １３，１０６ クロックパルス ２４ 受信データ信号
Claims (2)
- 【請求項１】 ｎビットのデータバスからｎビットずつ
時分割で転送される複数のｎビットデータを，アドレス
バスから転送されると共に、該複数のｎビットデータの
それぞれに固有なアドレス値に基づいてそれぞれ識別
し，該複数のｎビットデータを順次保持することによっ
てデータ受信を行うデータ受信回路において、ｎビット
よりも大きなＮビットに対応するＮビットデータをｍ個
のｎビットデータに分けてｍ回受信する場合，ｍ個のア
ドレス値を受信したことを順次検出してｍ通りのデコー
ド出力を生成するデコーダと、前記データバスから順次
転送される前記ｍ個のｎビットデータを前記ｍ通りのデ
コーダ出力の一つに従ってそれぞれ別々に保持するｍ個
の副記憶回路と、前記ｍ通りのデコーダ出力の一つをそ
れぞれ別々に保持するｍ個の受信状態保持回路と、前記
ｍ個の受信状態保持回路の出力から前記ｍ個のｎビット
データの全部を受信したか否かを判定して判定結果信号
を出力する判定回路と、前記判定結果信号に応じて前記
ｍ個の副記憶回路に保持された前記ｍ個のｎビットデー
タを一斉に取り込んで記憶保持する主記憶回路とを含む
ことを特徴とするデータ受信回路。 - 【請求項２】 請求項１記載のデータ受信回路におい
て、前記判定回路は、前記判定結果信号に応じて前記ｍ
個の受信状態保持回路に保持された前記ｍ通りのデコー
ダ出力をそれぞれ初期化解除することを特徴とするデー
タ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308372A JP2591452B2 (ja) | 1993-12-08 | 1993-12-08 | データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308372A JP2591452B2 (ja) | 1993-12-08 | 1993-12-08 | データ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162461A true JPH07162461A (ja) | 1995-06-23 |
| JP2591452B2 JP2591452B2 (ja) | 1997-03-19 |
Family
ID=17980277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308372A Expired - Lifetime JP2591452B2 (ja) | 1993-12-08 | 1993-12-08 | データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591452B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397340A (ja) * | 1989-09-11 | 1991-04-23 | Fujitsu Ltd | データバス幅変換回路 |
-
1993
- 1993-12-08 JP JP5308372A patent/JP2591452B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397340A (ja) * | 1989-09-11 | 1991-04-23 | Fujitsu Ltd | データバス幅変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591452B2 (ja) | 1997-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961029 |