JPH07161986A - Semiconductor device - Google Patents
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- JPH07161986A JPH07161986A JP30555593A JP30555593A JPH07161986A JP H07161986 A JPH07161986 A JP H07161986A JP 30555593 A JP30555593 A JP 30555593A JP 30555593 A JP30555593 A JP 30555593A JP H07161986 A JPH07161986 A JP H07161986A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチング回路など
に好適に実施される過電流防止機能を備えた半導体装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an overcurrent preventing function which is preferably implemented in a switching circuit or the like.
【０００２】[0002]
【従来の技術】いわゆるパワーＭＯＳＦＥＴ（金属酸化
皮膜半導体電界効果トランジスタ）は、高速、低駆動電
力、ＯＮ抵抗が低く破壊耐量が大きいなどの好ましい特
性を持ち、現今はスイッチング電源や無接点リレーなど
をはじめとする電力制御の広い分野に亘って使用されて
いる。パワーＭＯＳＦＥＴを電力制御用デバイスとして
使用する上での留意点の１つは、過電流による破壊防止
である。このため過電流防止機能がパワーＭＯＳＦＥＴ
と一体的に形成された半導体装置が提案されている。2. Description of the Related Art So-called power MOSFETs (metal oxide semiconductor field effect transistors) have desirable characteristics such as high speed, low driving power, low ON resistance and large breakdown resistance, and are currently used in switching power supplies and contactless relays. It is used in a wide range of power control fields including the first. One of the points to keep in mind when using the power MOSFET as a power control device is prevention of breakdown due to overcurrent. For this reason, the overcurrent prevention function has a power MOSFET.
A semiconductor device integrally formed with the above has been proposed.
【０００３】典型的な先行技術は図７に示されている。
半導体装置４１は、それぞれが１チップのスイッチング
回路４２と、制御回路４３と、過電流検出回路４４を含
む。スイッチング回路４２は、ドレインとゲートが共通
のパワーＭＯＳＦＥＴＱ４１と、ＭＯＳＦＥＴＱ４２と
で構成される。パワーＭＯＳＦＥＴは、並列接続が可能
という特徴があり、スイッチング回路４２はこの特徴を
利用したものである。パワーＭＯＳＦＥＴＱ４１とＭＯ
ＳＦＥＴＱ４２は、図では別個に画かれているが、実際
は複数個のパワーＭＯＳＦＥＴの並列接続がモノリシッ
ク形成されているもので、複数のソース・セルの一部が
検出用端子Ｓ４２に引き出され、パワーＭＯＳＦＥＴＱ
４１とＭＯＳＦＥＴＱ４２に分離された形になっている
ものである。検出用端子Ｓ４２とソース端子Ｓ４１間に
は検出抵抗Ｒ２２が接続され、電源ライン４６とドレイ
ン端子Ｄ４１間には、負荷４５が接続されている。A typical prior art is shown in FIG.
The semiconductor device 41 includes a one-chip switching circuit 42, a control circuit 43, and an overcurrent detection circuit 44. The switching circuit 42 includes a power MOSFET Q41 having a common drain and gate, and a MOSFET Q42. The power MOSFET has a feature that it can be connected in parallel, and the switching circuit 42 utilizes this feature. Power MOSFET Q41 and MO
Although the SFETQ42 is shown separately in the figure, in reality, a plurality of power MOSFETs are connected in parallel in a monolithic manner, and a part of the plurality of source cells are drawn out to the detection terminal S42, so that the power MOSFETQ42.
41 and the MOSFET Q42 are separated. A detection resistor R22 is connected between the detection terminal S42 and the source terminal S41, and a load 45 is connected between the power supply line 46 and the drain terminal D41.
【０００４】制御回路４３から制御信号Ｖｇがゲート端
子Ｇ４１に入力されると、スイッチング回路４２が導通
し、電源電圧Ｖｐによって負荷４５が電力付勢され、負
荷電流Ｉ４３が電源ライン４６からスイッチング回路４
２に流入する。負荷電流Ｉ４３は、パワーＭＯＳＦＥＴ
Ｑ４１とＭＯＳＦＥＴＱ４２を構成する前記ソース・セ
ルのセル数に比例して、第１電流Ｉ４１と第２電流Ｉ４
２とに分流し、検出抵抗Ｒ４２の両端に検出電圧Ｖ４２
が生じる。したがって前記ソース・セル数の比と、スイ
ッチング回路４２の定格電流とに基づいて検出用抵抗Ｒ
４２の抵抗値を設定すれば、検出電圧Ｖ４２から負荷電
流Ｉ４３の電流値を推定することができ、一定値を越え
れば過電流と判断される。When the control signal Vg is input to the gate terminal G41 from the control circuit 43, the switching circuit 42 is turned on, the load 45 is energized by the power supply voltage Vp, and the load current I43 is supplied from the power line 46 to the switching circuit 4.
Inflow to 2. The load current I43 is a power MOSFET
The first current I41 and the second current I4 are proportional to the number of the source cells forming the Q41 and the MOSFET Q42.
And the detection voltage V42 across the detection resistor R42.
Occurs. Therefore, based on the ratio of the number of source cells and the rated current of the switching circuit 42, the detection resistor R
If the resistance value of 42 is set, the current value of the load current I43 can be estimated from the detected voltage V42, and if it exceeds a certain value, it is determined as an overcurrent.
【０００５】過電流検出回路４４を構成するオペアンプ
Ａ４１の一方には、前記検出電圧Ｖ４２が入力され、他
方には抵抗Ｒ４１と定電圧ダイオードＺＤによって生成
される基準電圧Ｖｒｅｆが与えられる。基準電圧Ｖｒｅ
ｆはスイッチング回路４２の定格電流に基づいて設定さ
れ、検出電圧Ｖ４２＞基準電圧Ｖｒｅｆとなったとき
に、過電流検出回路２４から過電流検出信号Ｓがフィー
ドバックライン４８に導出され、制御回路４３は過電流
検出信号Ｓに応答して制御信号Ｖｇを断ち、パワーＭＯ
ＳＦＥＴＱ４１を遮断させる。これによって過電流が防
止される。The detection voltage V42 is input to one of the operational amplifiers A41 constituting the overcurrent detection circuit 44, and the reference voltage Vref generated by the resistor R41 and the constant voltage diode ZD is applied to the other. Reference voltage Vre
f is set based on the rated current of the switching circuit 42, and when the detection voltage V42> reference voltage Vref, the overcurrent detection signal S is derived from the overcurrent detection circuit 24 to the feedback line 48, and the control circuit 43 In response to the overcurrent detection signal S, the control signal Vg is cut off, and the power MO
Shut off SFET Q41. This prevents overcurrent.
【０００６】ところがこの先行技術では、装置を構成す
る回路のチップ数が多く、小形化の上で支障がある。こ
のためたとえば特開平３−２３８８６９で開示されてい
るように、パワーＭＯＳＦＥＴと過電流防止機能とを共
通基板上に一体的に形成する半導体装置が提案されてい
る。However, in this prior art, the number of chips of the circuit that constitutes the device is large, which is an obstacle to miniaturization. Therefore, as disclosed in, for example, Japanese Patent Application Laid-Open No. 3-238869, there has been proposed a semiconductor device in which a power MOSFET and an overcurrent preventing function are integrally formed on a common substrate.
【０００７】図８は前記特開平３−２３８８６９で開示
されている半導体装置の電気的構成を示す等価回路図で
ある。半導体装置５１は、３個の縦型ＭＯＳＦＥＴＱ５
１〜Ｑ５３と、複数の抵抗素子Ｒ５１〜Ｒ５３とで構成
される。第１縦型ＭＯＳＦＥＴＱ５１は、パワーＭＯＳ
ＦＥＴで実現される負荷電流開閉用のスイッチング素子
であり、ゲート、ドレイン、ソースの各電極は、それぞ
れゲート端子Ｇ５１と、ソース端子Ｓ５１と、ドレイン
端子Ｄ５１に引き出されている。ドレイン端子Ｄ５１と
電源ライン５３の間には負荷５２が接続される。FIG. 8 is an equivalent circuit diagram showing an electrical configuration of the semiconductor device disclosed in the above-mentioned Japanese Patent Laid-Open No. 3-238869. The semiconductor device 51 includes three vertical MOSFETs Q5.
1 to Q53 and a plurality of resistance elements R51 to R53. The first vertical MOSFET Q51 is a power MOS
This is a switching element for switching the load current realized by an FET, and the gate, drain, and source electrodes are drawn to a gate terminal G51, a source terminal S51, and a drain terminal D51, respectively. A load 52 is connected between the drain terminal D51 and the power supply line 53.
【０００８】第２縦型ＭＯＳＦＥＴＱ５２のドレイン
は、第１縦型ＭＯＳＦＥＴＱ５１のドレインに共通に接
続され、ゲートは第１抵抗素子Ｒ５１を介して第１縦型
ＭＯＳＦＥＴＱ５１のゲートに接続され、ソースは第２
抵抗素子Ｒ５２と第３抵抗素子Ｒ５３の直列回路を介し
て第１縦型ＭＯＳＦＥＴＱ５１のソースに接続される。The drain of the second vertical MOSFET Q52 is commonly connected to the drain of the first vertical MOSFET Q51, the gate is connected to the gate of the first vertical MOSFET Q51 via the first resistance element R51, and the source is the second.
It is connected to the source of the first vertical MOSFET Q51 via the series circuit of the resistance element R52 and the third resistance element R53.
【０００９】第３縦型ＭＯＳＦＥＴＱ５３のドレイン
は、第１縦型ＭＯＳＦＥＴＱ５１のゲートに、ソースは
第１縦型ＭＯＳＦＥＴＱ５１のソースに、ゲートは前記
第２抵抗素子Ｒ５２と第３抵抗素子Ｒ５３の接続点に接
続される。The drain of the third vertical MOSFET Q53 is the gate of the first vertical MOSFET Q51, the source is the source of the first vertical MOSFET Q51, and the gate is the connection point of the second resistance element R52 and the third resistance element R53. Connected.
【００１０】ゲート端子Ｇ５１に制御信号Ｖｇが入力さ
れると、第１縦型ＭＯＳＦＥＴＱ５１が導通し、遅れて
第２縦型ＭＯＳＦＥＴＱ５２が導通する。この遅れは第
１抵抗素子Ｒ５１によって生じる。負荷電流Ｉ５１が半
導体装置５１に流入し、第１縦型ＭＯＳＦＥＴＱ５１の
ドレイン−ソース間に電圧Ｖｄｓ５１が生じる。ドレイ
ン−ソース間電圧Ｖｄｓ５１は、第２縦型ＭＯＳＦＥＴ
Ｑ５２を介して前記第２抵抗素子Ｒ５２と第３抵抗素子
Ｒ５３の直列回路に印加され、分圧によって電圧Ｖｇ５
３が発生して、第３縦型ＭＯＳＦＥＴＱ５３のゲートに
印加される。このゲート電圧Ｖｇ５３は、第３縦型ＭＯ
ＳＦＥＴＱ５３のスレッショルドレベルに設定される。When the control signal Vg is input to the gate terminal G51, the first vertical MOSFET Q51 becomes conductive, and the second vertical MOSFET Q52 becomes conductive with a delay. This delay is caused by the first resistance element R51. The load current I51 flows into the semiconductor device 51, and a voltage Vds51 is generated between the drain and source of the first vertical MOSFET Q51. The drain-source voltage Vds51 is the second vertical MOSFET.
The voltage Vg5 is applied to the series circuit of the second resistance element R52 and the third resistance element R53 via Q52, and is divided by the voltage Vg5.
3 is generated and applied to the gate of the third vertical MOSFET Q53. This gate voltage Vg53 is the third vertical MO.
It is set to the threshold level of SFET Q53.
【００１１】なんらかの原因、たとえば負荷５２の短
絡、制御電圧Ｖｇの上昇などによって、負荷電流Ｉ５１
が増加すると、第１縦型ＭＯＳＦＥＴＱ５１のドレイン
−ソース間電圧Ｖｄｓ５１が上昇するため、前記ゲート
電圧Ｖｇ５３が上昇し、第３縦型ＭＯＳＦＥＴＱ５３を
導通させる。これによって第１縦型ＭＯＳＦＥＴＱ５１
のゲート−ソース間が短絡され、第１縦型ＭＯＳＦＥＴ
Ｑ５１は遮断状態となって過電流状態が防止される。For some reason, for example, a short circuit of the load 52 or an increase in the control voltage Vg, the load current I51
Is increased, the drain-source voltage Vds51 of the first vertical MOSFET Q51 is increased, so that the gate voltage Vg53 is increased and the third vertical MOSFET Q53 is made conductive. Thereby, the first vertical MOSFET Q51
Between the gate and source of the first vertical MOSFET
Q51 is cut off to prevent an overcurrent state.
【００１２】図９は、図８に示される半導体装置５１の
構造を示す断面図である。図９において図８と対応する
部分には同一の参照符を付してある。半導体装置５１
は、第１縦型ＭＯＳＦＥＴＱ５１と、第２縦型ＭＯＳＦ
ＥＴＱ５２と、第３縦型ＭＯＳＦＥＴＱ５３とを含む。
第１縦型ＭＯＳＦＥＴＱ５１と、第２縦型ＭＯＳＦＥＴ
Ｑ５２とは、裏面にＮ+ 領域５３を設けたＮ型シリコン
基板５２に、ドレイン電極６２を共通にして設けられ
る。さらに前記Ｎ型シリコン基板５２内には、分離拡散
法によってＰ型領域５６で絶縁されるＮ型半導体領域５
５が設けられ、このＮ型半導体領域５５に、第３縦型Ｍ
ＯＳＦＥＴＱ５３が形成されている。FIG. 9 is a sectional view showing the structure of the semiconductor device 51 shown in FIG. In FIG. 9, parts corresponding to those in FIG. 8 are designated by the same reference numerals. Semiconductor device 51
Is a first vertical MOSFET Q51 and a second vertical MOSFET
It includes an ETQ52 and a third vertical MOSFET Q53.
First vertical MOSFET Q51 and second vertical MOSFET
The Q52 is provided in common with the drain electrode 62 on the N-type silicon substrate 52 having the N + region 53 provided on the back surface. Further, in the N-type silicon substrate 52, an N-type semiconductor region 5 insulated by a P-type region 56 by a separation diffusion method.
5 is provided in the N-type semiconductor region 55.
The OSFET Q53 is formed.
【００１３】第１縦型ＭＯＳＦＥＴＱ５１のゲート電極
６１及び第３縦型ＭＯＳＦＥＴＱ５３のドレイン電極８
２の接続点と、第２縦型ＭＯＳＦＥＴＱ５２のゲート電
極７１間には、第１抵抗素子Ｒ５１が接続される。第２
縦型ＭＯＳＦＥＴＱ５２のソース電極７２と、第３縦型
ＭＯＳＦＥＴＱ３３のゲート電極８１間には第２抵抗素
子Ｒ５２が接続される。第１縦型ＭＯＳＦＥＴＱ５１の
ソース電極６３及び第３縦型ＭＯＳＦＥＴＱ５３のソー
ス電極８３の接続点と、第３縦型ＭＯＳＦＥＴＱ３３の
ゲート電極８１間には、第３抵抗素子Ｒ５３が接続され
ている。第１抵抗素子Ｒ５１、第２抵抗素子Ｒ５２およ
び第３抵抗素子Ｒ５３は、いずれもポリシリコン膜抵抗
素子であり、図示しない絶縁膜を介してＮ型シリコン基
板５２上に一体的に設けられる。The gate electrode 61 of the first vertical MOSFET Q51 and the drain electrode 8 of the third vertical MOSFET Q53.
The first resistance element R51 is connected between the connection point of 2 and the gate electrode 71 of the second vertical MOSFET Q52. Second
The second resistance element R52 is connected between the source electrode 72 of the vertical MOSFET Q52 and the gate electrode 81 of the third vertical MOSFET Q33. The third resistance element R53 is connected between the connection point of the source electrode 63 of the first vertical MOSFET Q51 and the source electrode 83 of the third vertical MOSFET Q53 and the gate electrode 81 of the third vertical MOSFET Q33. The first resistance element R51, the second resistance element R52, and the third resistance element R53 are all polysilicon film resistance elements, and are integrally provided on the N-type silicon substrate 52 via an insulating film (not shown).
【００１４】[0014]
【発明が解決しようとする課題】前述の先行技術のう
ち、図７に示される半導体装置４１は、複数のチップに
よって装置が構成されるので小型化する上で問題点があ
る。またスイッチング回路４２の過電流検出は、第２電
流Ｉ４２から主電流の第１電流Ｉ４１の値を推定する方
法のため、回路を構成する第１縦型ＭＯＳＦＥＴＱ４１
と第２縦型ＭＯＳＦＥＴＱ４２の製造工程中の結晶欠陥
や、異常拡散によって、どちらかに異常が生じると過電
流防止機能が働かなくなるという問題点がある。さらに
電流が増加するにつれて、第２縦型ＭＯＳＦＥＴＱ４２
のドレイン−ソース間抵抗（オン抵抗）の非直線性が増
大して、過電流検出精度が低下するという問題点があ
る。Among the above-mentioned prior arts, the semiconductor device 41 shown in FIG. 7 has a problem in miniaturization because the device is composed of a plurality of chips. Further, since the overcurrent detection of the switching circuit 42 is a method of estimating the value of the first current I41 of the main current from the second current I42, the first vertical MOSFET Q41 forming the circuit is formed.
In addition, there is a problem that the overcurrent prevention function does not work if an abnormality occurs in either of the crystal defects or the abnormal diffusion during the manufacturing process of the second vertical MOSFET Q42. As the current further increases, the second vertical MOSFET Q42
There is a problem in that the non-linearity of the drain-source resistance (ON resistance) of is increased, and the overcurrent detection accuracy is reduced.
【００１５】図９に示される半導体装置５１では、第３
縦型ＭＯＳＦＥＴＱ５３を、分離拡散を行った別個の領
域に形成させねばならず、抵抗素子も３個必要とされる
など、製造工数と部品点数とが増加するという問題点が
ある。In the semiconductor device 51 shown in FIG. 9, the third device
The vertical MOSFET Q53 must be formed in a separate region that has been separated and diffused, and three resistance elements are required. Therefore, the number of manufacturing steps and the number of parts increase.
【００１６】本発明の目的は、前述の問題点を解消し
て、構造を簡素化し、部品点数を減らし、しかも過電流
の検出精度が高い半導体装置を提供することである。It is an object of the present invention to provide a semiconductor device which solves the above-mentioned problems, simplifies the structure, reduces the number of parts, and has high overcurrent detection accuracy.
【００１７】[0017]
【課題を解決するための手段】本発明は、信号入力によ
って導通し、導通時に流れる電流を検出して過電流を防
止する過電流防止機能を備えた半導体装置において、無
信号時に遮断され、信号入力時に導通する第１半導体素
子と、前記第１半導体素子に印加される電圧が与えら
れ、そのレベルが予め定めるレベルを越えるときには遮
断され、予め定めるレベル以下のときには導通して、前
記電圧を検出し導出する第２半導体素子と、前記第２半
導体素子から導出される電圧を抵抗値に対応して分圧す
る抵抗素子と、前記分圧された電圧のレベルが予め定め
られるレベルを越えるときに、前記第１半導体素子を非
能動化させる第３半導体素子とを含むことを特徴とする
半導体装置である。SUMMARY OF THE INVENTION The present invention relates to a semiconductor device having an overcurrent prevention function which conducts by a signal input and detects a current flowing at the time of conduction to prevent an overcurrent. A first semiconductor element that conducts at the time of input and a voltage applied to the first semiconductor element are applied, cut off when the level exceeds a predetermined level, and conduct when the level is below a predetermined level to detect the voltage. And a second semiconductor element that is derived, a resistance element that divides a voltage derived from the second semiconductor element according to a resistance value, and a level of the divided voltage exceeds a predetermined level, It is a semiconductor device including a third semiconductor element for deactivating the first semiconductor element.
【００１８】[0018]
【作用】本発明に従う半導体装置は、第１半導体素子
と、第２半導体素子と、第３半導体素子と、抵抗素子と
を含む。A semiconductor device according to the present invention includes a first semiconductor element, a second semiconductor element, a third semiconductor element, and a resistance element.
【００１９】第１半導体素子は、無信号時には遮断さ
れ、信号入力時には導通して電流を通ずる。第２半導体
素子は、第１半導体素子に印加される電圧のレベルが予
め定めるレベルを越えるときには遮断状態、予め定める
レベル以下のときには導通状態となって前記電圧を検出
するとともに抵抗素子に印加する。抵抗素子は、前記印
加される電圧を抵抗値に対応して分圧して第３半導体素
子に与える。第３半導体素子は、前記分圧された電圧
が、予め定められるレベルを越えるときに導通し、第１
半導体素子を非能動化させて過電流を防止する。したが
って第１半導体素子の導通時に流れる電流のみによって
過電流状態が検出される。The first semiconductor element is cut off when no signal is input, and is turned on when a signal is input to pass a current. The second semiconductor element is in a cutoff state when the level of the voltage applied to the first semiconductor element exceeds a predetermined level, and is in a conductive state when the voltage is below the predetermined level to detect the voltage and apply it to the resistance element. The resistance element divides the applied voltage according to the resistance value and applies the divided voltage to the third semiconductor element. The third semiconductor element conducts when the divided voltage exceeds a predetermined level,
Deactivate the semiconductor device to prevent overcurrent. Therefore, the overcurrent state is detected only by the current flowing when the first semiconductor element is conducting.
【００２０】[0020]
【実施例】図１は、本発明の一実施例である半導体装置
１の構成を示す等価回路図である。半導体装置１は、複
数の半導体素子Ｑ１〜Ｑ３と、２個の抵抗素子Ｒ１，Ｒ
２とを含む。これら複数の半導体素子Ｑ１〜Ｑ３のう
ち、第１半導体素子Ｑ１は縦型パワーＭＯＳＦＥＴで実
現され、第２半導体素子Ｑ２は接合型ＦＥＴで実現さ
れ、第３半導体素子Ｑ３は縦型ＭＯＳＦＥＴで実現され
る。以下、第１半導体素子Ｑ１をパワーＭＯＳＦＥＴＱ
１、第２半導体素子Ｑ２をＪＦＥＴＱ２、第３半導体素
子Ｑ３をＭＯＳＦＥＴＱ３と称する。1 is an equivalent circuit diagram showing the structure of a semiconductor device 1 according to an embodiment of the present invention. The semiconductor device 1 includes a plurality of semiconductor elements Q1 to Q3 and two resistance elements R1 and R1.
Including 2 and. Of the plurality of semiconductor elements Q1 to Q3, the first semiconductor element Q1 is realized by a vertical power MOSFET, the second semiconductor element Q2 is realized by a junction FET, and the third semiconductor element Q3 is realized by a vertical MOSFET. It Hereinafter, the first semiconductor element Q1 is referred to as the power MOSFET Q
The first and second semiconductor elements Q2 are referred to as JFET Q2, and the third semiconductor element Q3 is referred to as MOSFET Q3.
【００２１】パワーＭＯＳＦＥＴＱ１は、制御信号Ｖｇ
１によって導通し、負荷電流Ｉ１を通じる第１のスイッ
チング素子である。ＪＦＥＴＱ２は、パワーＭＯＳＦＥ
ＴＱ１のソース−ドレイン間電圧Ｖｄｓが予め定めるレ
ベル以下のとき導通し、予め定めるレベル以上のときに
は遮断する第２のスイッチング素子である。ＭＯＳＦＥ
ＴＱ３は、ＪＦＥＴＱ２の導通に連動して導通し、パワ
ーＭＯＳＦＥＴＱ１のゲート−ソース間を短絡する第３
のスイッチング素子である。The power MOSFET Q1 has a control signal Vg.
It is a first switching element that is turned on by 1 and passes the load current I1. JFET Q2 is a power MOSFET
It is a second switching element that conducts when the source-drain voltage Vds of TQ1 is below a predetermined level and shuts off when it is above a predetermined level. MOSFE
TQ3 conducts in synchronism with the conduction of JFET Q2 and short-circuits between the gate and source of the power MOSFET Q1.
Is a switching element.
【００２２】パワーＭＯＳＦＥＴＱ１のゲート、ドレイ
ン、ソースの各電極は、ゲート端子Ｇ，ドレイン端子Ｄ
およびソース端子Ｓに引き出されている。ドレイン端子
Ｄには負荷２の一端が接続され、ソース端子Ｓは接地ラ
イン４に接続される。電源ライン３には負荷２の他端が
接続され、電源ライン３と接地ライン４間に電源電圧Ｖ
ｐが印加されている。The gate, drain, and source electrodes of the power MOSFET Q1 have a gate terminal G and a drain terminal D, respectively.
And the source terminal S. One end of the load 2 is connected to the drain terminal D, and the source terminal S is connected to the ground line 4. The other end of the load 2 is connected to the power supply line 3, and the power supply voltage V is applied between the power supply line 3 and the ground line 4.
p is applied.
【００２３】パワーＭＯＳＦＥＴＱ１のドレインには、
ＪＦＥＴＱ２のゲートと、第１抵抗素子Ｒ１を介してＪ
ＦＥＴＱ２のドレインとが接続されている。パワーＭＯ
ＳＦＥＴＱ１のゲートには、ＭＯＳＦＥＴＱ３のドレイ
ンが接続されている。パワーＭＯＳＦＥＴＱ１のソース
には、ＭＯＳＦＥＴＱ３のソースと、第２抵抗Ｒ２を介
してＭＯＳＦＥＴＱ３のゲートが接続される。ＭＯＳＦ
ＥＴＱ３のゲートは、ＪＦＥＴＱ２のソースとも接続さ
れている。At the drain of the power MOSFET Q1,
J through the gate of JFET Q2 and the first resistance element R1
The drain of the FET Q2 is connected. Power MO
The drain of the MOSFET Q3 is connected to the gate of the SFET Q1. The source of the power MOSFET Q1 is connected to the source of the MOSFET Q3 and the gate of the MOSFET Q3 via the second resistor R2. MOSF
The gate of ETQ3 is also connected to the source of JFETQ2.
【００２４】図１において、半導体装置１を構成する各
素子の定数がたとえば、 パワーＭＯＳＦＥＴＱ１のオン抵抗Ｒｄｓ： １Ω ＪＦＥＴＱ２のターンオフ電圧Ｖｔｏｆｆ： ＞２０Ｖ ＭＯＳＦＥＴＱ３のスレッショルド電圧Ｖｔｈ： ＞３Ｖ 第１抵抗素子Ｒ１と第２抵抗素子Ｒ２の抵抗値： ５０ｋΩ のように定められ、電源電圧Ｖｐは６０Ｖであるとす
る。制御信号Ｖｇ１が無信号状態のとき、パワーＭＯＳ
ＦＥＴＱ２はＯＦＦ、したがって半導体装置１はＯＦＦ
状態である。このときパワーＭＯＳＦＥＴＱ１には、負
荷２を介して電源電圧Ｖｐのレベル（たとえば６０Ｖ）
まで上昇しているドレイン−ソース間電圧Ｖｄｓが印加
される。このとき電源電圧ＶｐはＪＦＥＴＱ２のゲート
と、抵抗Ｒ１を介してＪＦＥＴＱ２のドレインにも印加
され、ＪＦＥＴＱ２のゲートはターンオフ電圧Ｖｔｏｆ
ｆ（＞２０Ｖ）のレベルを越えて逆バイアスされ、ＪＦ
ＥＴＱ２はＯＦＦ状態である。したがってＭＯＳＦＥＴ
Ｑ３のゲートは抵抗Ｒ２を介して接地され、ＯＦＦ状態
となっている。In FIG. 1, the constants of the respective elements constituting the semiconductor device 1 are, for example, the on-resistance Rds of the power MOSFET Q1: 1Ω, the turn-off voltage Vtoff of the JFET Q2:> 20 V, the threshold voltage Vth of the MOSFET Q3:> 3 V, and the first resistance element R1. The resistance value of the second resistance element R2 is determined as 50 kΩ, and the power supply voltage Vp is 60 V. When the control signal Vg1 is in the non-signal state, the power MOS
FETQ2 is OFF, therefore semiconductor device 1 is OFF
It is in a state. At this time, the power MOSFET Q1 is supplied to the level of the power supply voltage Vp (for example, 60 V) via the load 2.
The drain-source voltage Vds that has risen to is applied. At this time, the power supply voltage Vp is also applied to the gate of the JFET Q2 and the drain of the JFET Q2 via the resistor R1, and the gate of the JFET Q2 is turned off at the turn-off voltage Vtof.
Reverse biased beyond the f (> 20V) level, and JF
ETQ2 is OFF. Therefore MOSFET
The gate of Q3 is grounded via the resistor R2 and is in the OFF state.
【００２５】制御電圧Ｖｇ１が入力されると、パワーＭ
ＯＳＦＥＴＱ１がＯＮし、負荷２が電力付勢されて、負
荷電流Ｉ１が流入する。このときパワーＭＯＳＦＥＴＱ
１に印加されるドレイン−ソース間電圧Ｖｄｓ（ｏｎ）
は、パワーＭＯＳＦＥＴＱ１の内部抵抗に相当するオン
抵抗Ｒｄｓによって Ｖｄｓ（ｏｎ）＝Ｉ１・Ｒｄｓ …（１） に下降する。前記の回路条件から、負荷電流Ｉ１がたと
えば１Ａ〜６Ａの間で変化すれば、ドレイン−ソース間
電圧Ｖｄｓ（ｏｎ）は１Ｖ〜６Ｖの間で変化し、ＪＦＥ
ＴＱ２のゲート電位はターンオフ電圧Ｖｔｏｆｆ以下と
なり、逆バイアス状態が解かれてＪＦＥＴＱ２がＯＮ
し、ＪＦＥＴＱ２を介して電圧Ｖｄｓ（ｏｎ）が第１抵
抗素子Ｒ１と第２抵抗素子Ｒ２の直列回路に印加され
る。したがってＭＯＳＦＥＴＱ３のゲートには Ｖｇ３＝Ｒ２・Ｖｄｓ（ｏｎ）／（Ｒ１＋Ｒ２） …（２） のゲート電圧Ｖｇ３が印加される。ＪＦＥＴＱ２のオン
抵抗は、抵抗素子Ｒ１，Ｒ２に比べて小さいために無視
される。式（２）は、ＪＦＥＴＱ２のＯＮによって、パ
ワーＭＯＳＦＥＴＱ１に印加されるドレイン−ソース間
電圧Ｖｄｓ（ｏｎ）が、２個の抵抗素子Ｒ１，Ｒ２によ
って分圧されることを示している。前記の回路条件では
Ｒ１＝Ｒ２（＝５０ｋΩ）、よって式（１）と式（２）
から Ｖｇ３＝Ｉ１・Ｒｄｓ・Ｒ２／２・Ｒ２ ＝Ｉ１・Ｒｄｓ／２ ＝Ｖｄｓ（ｏｎ）／２ …（３） したがって負荷電流Ｉ１が６Ａ以上のとき、ＭＯＳＦＥ
ＴＱ３のゲート電圧Ｖｇ３は３Ｖ以上となってスレッシ
ョルド電圧Ｖｔｈ（＞３Ｖ）のレベルを越えるため、Ｍ
ＯＳＦＥＴＱ３が導通する。このためゲート端子Ｇとソ
ース端子Ｓ間が導通してパワーＭＯＳＦＥＴＱ１が非能
動化され、過電流が防止される。When the control voltage Vg1 is input, the power M
The OSFET Q1 turns on, the load 2 is energized, and the load current I1 flows in. At this time, the power MOSFET Q
Drain-source voltage Vds (on) applied to 1
Decreases to Vds (on) = I1 · Rds (1) due to the on-resistance Rds corresponding to the internal resistance of the power MOSFET Q1. From the circuit conditions described above, if the load current I1 changes, for example, between 1A and 6A, the drain-source voltage Vds (on) changes between 1V and 6V.
The gate potential of TQ2 becomes lower than the turn-off voltage Vtoff, the reverse bias state is released, and JFET Q2 is turned on.
Then, the voltage Vds (on) is applied to the series circuit of the first resistance element R1 and the second resistance element R2 via the JFET Q2. Therefore, the gate voltage Vg3 of Vg3 = R2.Vds (on) / (R1 + R2) (2) is applied to the gate of the MOSFET Q3. The ON resistance of the JFET Q2 is smaller than that of the resistance elements R1 and R2, and is ignored. Equation (2) indicates that the drain-source voltage Vds (on) applied to the power MOSFET Q1 is divided by the two resistance elements R1 and R2 when the JFET Q2 is turned on. Under the above-mentioned circuit conditions, R1 = R2 (= 50 kΩ), and therefore equations (1) and (2)
From Vg3 = I1.Rds.R2 / 2.R2 = I1.Rds / 2 = Vds (on) / 2 (3) Therefore, when the load current I1 is 6 A or more, the MOSFE
Since the gate voltage Vg3 of TQ3 exceeds 3V and exceeds the level of the threshold voltage Vth (> 3V), M
The OSFET Q3 becomes conductive. Therefore, the gate terminal G and the source terminal S are electrically connected to each other to deactivate the power MOSFET Q1 and prevent an overcurrent.
【００２６】式（３）は、パワーＭＯＳＦＥＴＱ１の導
通／遮断に関与するＭＯＳＦＥＴＱ３のゲート電圧Ｖｇ
３が、通電時のパワーＭＯＳＦＥＴＱ１のドレイン−ソ
ース間電圧Ｖｄｓ（ｏｎ）のみで生成されることを示し
ている。本実施例では、抵抗素子Ｒ１−ＪＦＥＴＱ２−
抵抗素子Ｒ２で形成される分圧回路のインピーダンスを
高くとれるため、パワーＭＯＳＦＥＴＱ１を流れる電流
Ｉ１を直接検出することができる。したがって先行技術
のように、他経路を流れる電流によってパワーＭＯＳＦ
ＥＴを流れる電流を推定する方法とは異なり、検出精度
が向上する。また過電流検出に必要な抵抗素子は２本で
すみ、部品数を削減することができる。Expression (3) is expressed by the gate voltage Vg of the MOSFET Q3 involved in the conduction / interruption of the power MOSFET Q1.
3 is generated only by the drain-source voltage Vds (on) of the power MOSFET Q1 when energized. In this embodiment, the resistance element R1-JFETQ2-
Since the impedance of the voltage dividing circuit formed by the resistance element R2 can be made high, the current I1 flowing through the power MOSFET Q1 can be directly detected. Therefore, as in the prior art, the power MOSF is changed by the current flowing through another path
Unlike the method of estimating the current flowing through the ET, the detection accuracy is improved. Also, only two resistance elements are required for overcurrent detection, and the number of parts can be reduced.
【００２７】前述の説明は、半導体装置１の最大定格電
流を６Ａとし、それを超える電流を過電流とした場合の
例であるが、たとえば第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２の抵抗値を７０ｋΩ：３０ｋΩ（７：３）とすれ
ば、最大定格電流は１０Ａに設定され、１０Ａを超える
電流は過電流として検出することができる。前記第１抵
抗素子Ｒ１と第２抵抗素子Ｒ２とは、製造工程中で他の
半導体素子と共に基板上に一体的に形成するようにして
もよく、外部で接続するようにしてもよい。基板上に形
成する場合にはレーザトリミングなどによって抵抗値を
調整することによって、また抵抗素子Ｒ１，Ｒ２を外部
接続とすれば、抵抗値を選定することによって、最大定
格電流と過電流のランクを、パワーＭＯＳＦＥＴＱ１の
最大定格内で自在に設定することができる。The above description is an example in which the maximum rated current of the semiconductor device 1 is set to 6 A and a current exceeding it is set as an overcurrent. For example, the resistance values of the first resistance element R1 and the second resistance element R2 are set. Is 70 kΩ: 30 kΩ (7: 3), the maximum rated current is set to 10 A, and a current exceeding 10 A can be detected as an overcurrent. The first resistance element R1 and the second resistance element R2 may be integrally formed on the substrate together with other semiconductor elements during the manufacturing process, or may be externally connected. When it is formed on the substrate, the maximum rated current and the overcurrent rank are determined by adjusting the resistance value by laser trimming or by selecting the resistance value if the resistance elements R1 and R2 are externally connected. , And can be set freely within the maximum rating of the power MOSFET Q1.
【００２８】図２は、図１に示される半導体装置１の構
造を示す断面図である。図２において図１と対応する部
分には同一の参照符を付してある。半導体装置１は、Ｎ
+ 領域を有する高濃度基板５ａと、Ｎ- 領域を有する低
濃度エピタキシャル層５ｂとから成るＮ型シリコン基板
５に、パワーＭＯＳＦＥＴＱ１と、ＪＦＥＴＱ２と、Ｍ
ＯＳＦＥＴＱ３と、第１抵抗素子Ｒ１および第２抵抗素
子Ｒ２が形成される。FIG. 2 is a sectional view showing the structure of the semiconductor device 1 shown in FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals. The semiconductor device 1 has N
A power MOSFET Q1, a JFET Q2, and an M-type MOSFET are formed on an N-type silicon substrate 5 including a high-concentration substrate 5a having a + region and a low-concentration epitaxial layer 5b having an N − region.
The OSFET Q3, the first resistance element R1 and the second resistance element R2 are formed.
【００２９】パワーＭＯＳＦＥＴＱ１のゲート電極７と
ＭＯＳＦＥＴＱ３のドレイン電極１１はゲート端子Ｇに
共通に接続され、パワーＭＯＳＦＥＴＱ１のソース電極
８とＭＯＳＦＥＴＱ３のソース電極１２はソース端子Ｓ
に共通に接続されている。ＭＯＳＦＥＴＱ３のゲート電
極１３とソース電極１２間には第２抵抗素子Ｒ２が接続
され、ゲート電極１２はさらにＪＦＥＴＱ２のソース電
極１４に接続される。The gate electrode 7 of the power MOSFET Q1 and the drain electrode 11 of the MOSFET Q3 are commonly connected to the gate terminal G, and the source electrode 8 of the power MOSFET Q1 and the source electrode 12 of the MOSFET Q3 are the source terminal S.
Are commonly connected to. The second resistance element R2 is connected between the gate electrode 13 and the source electrode 12 of the MOSFET Q3, and the gate electrode 12 is further connected to the source electrode 14 of the JFET Q2.
【００３０】パワーＭＯＳＦＥＴＱ１のドレイン電極６
は、ＪＦＴＱ２のゲート電極１５と、第１抵抗素子Ｒ１
を介してＪＦＥＴＱ２のドレイン端子１６とに接続され
ている。パワーＭＯＳＦＥＴＱ１のドレイン電極６は、
ドレイン領域であるシリコン基板５を介して裏面のドレ
イン端子Ｄに接続される。Drain electrode 6 of power MOSFET Q1
Is the gate electrode 15 of JFTQ2 and the first resistance element R1.
Is connected to the drain terminal 16 of the JFET Q2 via. The drain electrode 6 of the power MOSFET Q1 is
It is connected to the drain terminal D on the back surface via the silicon substrate 5 which is the drain region.
【００３１】Ｎ型シリコン基板５の表面には、フィール
ド酸化膜５ｃが形成され、パワーＭＯＳＦＥＴＱ１のソ
ース電極６と、ゲート電極７と、ソース電極８と、ＪＦ
ＥＴＱ２と、ＭＯＳＦＥＴＱ３が設けられる。ＪＦＥＴ
Ｑ２とＭＯＳＦＥＴＱ３とは、フィールド酸化膜５ｃ上
に設けられるポリシリコン膜９，１０にそれぞれ形成さ
れる。ポリシリコン膜は、パワーＭＯＳＦＥＴＱ１のゲ
ート電極７を形成する際にフィールド酸化膜５ｃ上に堆
積されるもので、図５に示される第１抵抗素子Ｒ１や第
２抵抗素子Ｒ２も同様に図示しないポリシリコン膜に形
成される。A field oxide film 5c is formed on the surface of the N-type silicon substrate 5, and the source electrode 6, the gate electrode 7, the source electrode 8 and the JF of the power MOSFET Q1 are formed.
An ETQ2 and a MOSFET Q3 are provided. JFET
Q2 and MOSFET Q3 are formed in polysilicon films 9 and 10 provided on field oxide film 5c, respectively. The polysilicon film is deposited on the field oxide film 5c when forming the gate electrode 7 of the power MOSFET Q1, and the first resistance element R1 and the second resistance element R2 shown in FIG. It is formed on a silicon film.
【００３２】図６は、本実施例による半導体装置１の製
造工程を示す断面図である。半導体装置１は、図６
（１）〜（６）に至るプロセスを経て実現される。図６
（１）〜（６）において、前掲図１〜図５と同一の部分
には同一の参照符を付す。FIG. 6 is a sectional view showing a manufacturing process of the semiconductor device 1 according to the present embodiment. The semiconductor device 1 is shown in FIG.
It is realized through the processes (1) to (6). Figure 6
In (1) to (6), the same parts as those shown in FIGS. 1 to 5 are designated by the same reference numerals.
【００３３】図６の（１）には拡散工程が示されてい
る。パワーＭＯＳＦＥＴパワーＭＯＳＦＥＴＱ１と、Ｊ
ＦＥＴＱ２と、ＭＯＳＦＥＴＱ３の各電極領域を形成す
るために、高濃度の深い拡散層１７ａ〜１７ｆが選択拡
散法によって形成される。The diffusion process is shown in FIG. 6 (1). Power MOSFET Power MOSFET Q1 and J
In order to form the electrode regions of the FET Q2 and the MOSFET Q3, the high-concentration deep diffusion layers 17a to 17f are formed by the selective diffusion method.
【００３４】図６（２）は、ポリシリコン膜及びゲート
酸化膜の形成工程と、イオン注入工程とが示されてい
る。パワーＭＯＳＦＥＴＱ１が形成される部分のフィー
ルド酸化膜５ｃが除去され、ゲート酸化膜１８が形成さ
れる。次いでフィールド酸化膜５ｃとゲート酸化膜１８
の上にポリシリコン膜１９が堆積され、ＪＦＥＴＱ２と
ＭＯＳＦＥＴＱ３が形成される部分のポリシリコン膜
９，１０と、パワーＭＯＳＦＥＴＱ１のゲート電極７が
形成される部分のポリシリコン膜２０ａ，２０ｂとを残
し、残りの破線で示される部分のポリシリコン膜１９は
エッチングによって除去される。先行技術では、パワー
ＭＯＳＦＥＴＱ１が形成される部分のポリシリコン膜２
０ａ，２０ｂのみを残し、残りはすべて除去されていた
であるが、本発明ではポリシリコン膜９，１０を残し、
図３と図４に示されているＪＦＥＴＱ２と、ＭＯＳＦＥ
ＴＱ３とを形成するようにしている。FIG. 6B shows a step of forming a polysilicon film and a gate oxide film, and an ion implantation step. The field oxide film 5c in the portion where the power MOSFET Q1 is formed is removed, and the gate oxide film 18 is formed. Next, the field oxide film 5c and the gate oxide film 18
A polysilicon film 19 is deposited thereon, leaving the polysilicon films 9 and 10 where JFET Q2 and MOSFET Q3 are formed, and the polysilicon films 20a and 20b where gate electrode 7 of power MOSFET Q1 is formed. The remaining polysilicon film 19 shown by the broken line is removed by etching. In the prior art, the polysilicon film 2 in the portion where the power MOSFET Q1 is formed
Although only 0a and 20b are left and the rest is removed, in the present invention, the polysilicon films 9 and 10 are left,
JFET Q2 shown in FIGS. 3 and 4 and MOSFE
And TQ3.
【００３５】前記エッチングの際に、前記ゲート酸化膜
１８もポリシリコン膜２０，２１の下層部分１８ａ，１
８ｂを残して同時に除去する。次いで残ったポリシリコ
ン膜９，１０，２０ａ，２０ｂに、下向き矢符で示され
るようにイオン注入法によってＰ型のイオンが低濃度で
浅く注入される。これによってポリシリコン膜９，１０
には、図３と図４に示されるように、ＪＦＥＴＱ２とＭ
ＯＳＦＥＴＱ３のそれぞれのサブストレート領域２２，
２３が形成され、ポリシリコン膜２０ａ，２０ｂには、
パワーＭＯＳＦＥＴＱ１のゲート領域が形成される。ま
た図示しないポリシリコン膜には、図５に示されている
抵抗素子Ｒ１，Ｒ２の抵抗体２４が形成される。抵抗体
２４の抵抗値は、たとえばレーザトリミングによって所
望の値に調整可能である。このようにＪＦＥＴＱ２と、
ＭＯＳＦＥＴＱ３とをフィールド酸化膜６上のポリシリ
コン膜９，１０に形成するようにしたので、従来技術の
ようなシリコン基板５の内部に分離拡散によって絶縁層
を形成するといった工程が不要となり、製造工数を減ら
すことができる。また抵抗素子Ｒ１，Ｒ２は、基板外部
で接続されるようにしてもよい。この場合には抵抗体２
４の製造工程が不要となり、抵抗素子Ｒ１，Ｒ２の抵抗
値を外部で自由に設定することができる。During the etching, the gate oxide film 18 is also formed in the lower layers 18a, 1 of the polysilicon films 20, 21.
Simultaneously removed leaving 8b. Then, P-type ions are implanted into the remaining polysilicon films 9, 10, 20a, 20b at a low concentration and shallowly by an ion implantation method as indicated by a downward arrow. As a result, the polysilicon films 9 and 10
As shown in FIGS. 3 and 4, JFET Q2 and M
Each substrate region 22 of the OSFET Q3,
23 is formed, and the polysilicon films 20a and 20b are
The gate region of the power MOSFET Q1 is formed. Further, the resistor 24 of the resistance elements R1 and R2 shown in FIG. 5 is formed on the polysilicon film (not shown). The resistance value of the resistor 24 can be adjusted to a desired value by, for example, laser trimming. In this way, with JFETQ2,
Since the MOSFET Q3 is formed on the polysilicon films 9 and 10 on the field oxide film 6, the step of forming an insulating layer by separation diffusion inside the silicon substrate 5 as in the prior art is not necessary, and the number of manufacturing steps is increased. Can be reduced. The resistance elements R1 and R2 may be connected outside the substrate. In this case, resistor 2
4 becomes unnecessary, and the resistance values of the resistance elements R1 and R2 can be freely set externally.
【００３６】図６（３）に示される工程では、まず基板
５の上部が第１レジスト膜２５で被覆され、必要個所が
ホトエッチングによって除去され、露出部分２５ａが複
数個所に亘って形成される。次いでイオン注入法によっ
てＮ型のイオンが矢符で示されるように注入され、図６
（４）に示されるように、パワーＭＯＳＦＥＴＱ１のソ
ース領域２３ａ〜２３ｄが、ゲート酸化膜１８ａ，１８
ｂと接する部分に形成される。このとき図３に示されて
いるように、ポリシリコン膜９には、ＪＦＥＴＱ２のゲ
ート領域２６が前記サブストレート領域２２を挟んで形
成される。また図４に示されているように、ポリシリコ
ン膜１０には、ＭＯＳＦＥＴＱ３のソース領域２８とド
レイン領域２９とが前記サブストレート領域２３を挟ん
で形成される。イオン注入後、第１レジスト膜２５は一
旦剥離される。In the step shown in FIG. 6C, first, the upper portion of the substrate 5 is covered with the first resist film 25, necessary portions are removed by photoetching, and exposed portions 25a are formed in a plurality of portions. . Then, N-type ions are implanted by the ion implantation method as shown by the arrow in FIG.
As shown in (4), the source regions 23a-23d of the power MOSFET Q1 have gate oxide films 18a, 18d.
It is formed in a portion in contact with b. At this time, as shown in FIG. 3, the gate region 26 of the JFET Q2 is formed in the polysilicon film 9 with the substrate region 22 interposed therebetween. Further, as shown in FIG. 4, a source region 28 and a drain region 29 of the MOSFET Q3 are formed in the polysilicon film 10 with the substrate region 23 interposed therebetween. After the ion implantation, the first resist film 25 is once peeled off.
【００３７】図６（４）に示される工程では、前記第１
レジスト膜２５の剥離後に、第２レジスト膜３０が新た
に被覆され、ホトエッチングによって露出部分３０ａ，
３０ｂ，３０ｃが形成される。露出部分３０ａは、ＪＦ
ＥＴＱ２の前記ソース領域２６とドレイン領域２７が形
成される個所であり、露出部分３０ｃは、寄生トランジ
スタのベース・エミッタ間抵抗を下げる働きをする個所
である。これらの露出部分３０ａ〜３０ｃに向けて、イ
オン注入法によってＰ型のイオンが高濃度に注入され
る。これによって、図３にも示されているように、ポリ
シリコン膜９にはＪＦＥＴＱ２のソース領域３１とドレ
イン領域３２とが形成される。また露出部分３０ｃへの
Ｐ型のイオン注入によってパワーＭＯＳＦＥＴＱ１の寄
生トランジスタのベース・エミッタ間抵抗を下げること
ができる。各電極が形成された後、第２レジスト膜３０
は剥離される。In the step shown in FIG. 6 (4), the first
After peeling off the resist film 25, the second resist film 30 is newly covered, and the exposed portion 30a,
30b and 30c are formed. The exposed portion 30a is JF
The source region 26 and the drain region 27 of the ETQ2 are formed in the exposed portion 30c, and the exposed portion 30c serves to reduce the base-emitter resistance of the parasitic transistor. P-type ions are implanted in high concentration toward the exposed portions 30a to 30c by an ion implantation method. As a result, as shown in FIG. 3, the source region 31 and the drain region 32 of the JFET Q2 are formed in the polysilicon film 9. Further, the P-type ion implantation into the exposed portion 30c can reduce the resistance between the base and emitter of the parasitic transistor of the power MOSFET Q1. After each electrode is formed, the second resist film 30 is formed.
Is peeled off.
【００３８】図６（５）に示される工程では、第２レジ
スト膜３０の剥離後に、ポリシリコン膜９と、ポリシリ
コン膜１０と、ポリシリコン膜２０ａ，２０ｂを酸化
し、電極がコンタクトする部分をフォトエッチングで取
り除き、ＪＦＥＴＱ２の接合の被覆３３ａ，３３ｂと、
ＭＯＳＦＥＴＱ３のゲート酸化膜３３ｃと、酸化膜３３
ｄ，３３ｅと、ゲート酸化膜１８ａ，１８ｂで周囲が覆
われたゲート電極７が形成される。このときＭＯＳＦＥ
ＴＱ３のゲート酸化膜３３ｃはスレッショルド電圧Ｖｔ
ｈのレベルに応じて別途形成されるようにしてもよい。In the step shown in FIG. 6 (5), after the second resist film 30 is peeled off, the polysilicon film 9, the polysilicon film 10, and the polysilicon films 20a and 20b are oxidized to form a portion where the electrodes come into contact with each other. Is removed by photoetching, and the coatings 33a and 33b of the JFET Q2 junction are removed.
Gate oxide film 33c of MOSFET Q3 and oxide film 33
The gate electrode 7 whose periphery is covered with d, 33e and the gate oxide films 18a, 18b is formed. At this time,
The gate oxide film 33c of TQ3 has a threshold voltage Vt.
It may be formed separately according to the level of h.
【００３９】次いでこれらの表面にアルミニウム３４が
蒸着法などによって被覆される。次いで破線で示されて
いるように電極部分以外の個所がホトエッチングによっ
て除去され、除去されない残りの部分が、それぞれ図面
左よりＪＦＥＴＱ２のドレイン電極１６、ゲート電極１
５、ソース電極１４、ＭＯＳＦＥＴＱ３のソース電極１
２、ゲート電極１３、ドレイン電極１１、パワーＭＯＳ
ＦＥＴＱ１のソース電極８として形成される。同時にパ
ワーＭＯＳＦＥＴＱ１のチャンネルストッパ６が、基板
５の両端部５ｄ，５ｅに形成される。Next, these surfaces are coated with aluminum 34 by a vapor deposition method or the like. Next, as shown by the broken line, the portions other than the electrode portions are removed by photoetching, and the remaining portions that are not removed are the drain electrode 16 and the gate electrode 1 of the JFET Q2 from the left of the drawing, respectively.
5, source electrode 14, source electrode 1 of MOSFET Q3
2, gate electrode 13, drain electrode 11, power MOS
It is formed as the source electrode 8 of the FET Q1. At the same time, the channel stopper 6 of the power MOSFET Q1 is formed on both ends 5d and 5e of the substrate 5.
【００４０】図６（６）の工程では、Ｎ+ 高濃度基板５
ａの裏面５ｆに、アルミニウムなどの金属が、蒸着法と
シンター（焼結法）とによって固着され、ドレイン電極
９が形成される。このようにして図１と図２とに示され
る半導体装置１が形成される。In the step of FIG. 6 (6), the N + high concentration substrate 5 is
A metal such as aluminum is fixed to the back surface 5f of a by vapor deposition and sintering (sintering) to form the drain electrode 9. In this way, the semiconductor device 1 shown in FIGS. 1 and 2 is formed.
【００４１】本実施例では前述のように、パワーＭＯＳ
ＦＥＴＱ１の過電流を検出するＪＦＥＴＱ２と、パワー
ＭＯＳＦＥＴＱ１を非能動化するＭＯＳＦＥＴＱ３と
を、パワーＭＯＳＦＥＴＱ１を形成する工程で同時に形
成するようにし、検出に必要な抵抗素子も２本で済むの
で、従来の技術に比して製造工数と部品点数をともに減
らすことができる。In this embodiment, as described above, the power MOS
Since the JFET Q2 for detecting the overcurrent of the FET Q1 and the MOSFET Q3 for deactivating the power MOSFET Q1 are formed at the same time in the process of forming the power MOSFET Q1, only two resistance elements are required for the detection. Both the number of manufacturing steps and the number of parts can be reduced compared to
【００４２】[0042]
【発明の効果】以上のように本発明による半導体装置
は、第１半導体素子に印加される電圧を、第２半導体素
子で検出し、前記電圧を複数の抵抗素子によって分圧
し、分圧によって得られる電圧が予め定められるレベル
を越えるとき、第３半導体素子は第１半導体素子を非能
動化させ、過電流を防止するようにしているので、過電
流状態は、第１半導体素子に流れる電流によってのみ検
出され、検出回路を形成する第２半導体素子と、第３半
導体素子および複数の抵抗素子には電流は分流しない。
したがって検出精度が向上し、確実に過電流を防止する
ことができる。しかも過電流検出に必要な抵抗素子の数
を減じたので回路構成が簡単化され、製造工程の簡素化
によるコストダウンならびに装置の小型化を図ることが
できる。As described above, in the semiconductor device according to the present invention, the voltage applied to the first semiconductor element is detected by the second semiconductor element, the voltage is divided by a plurality of resistance elements, and the divided voltage is obtained. When the applied voltage exceeds a predetermined level, the third semiconductor element deactivates the first semiconductor element to prevent an overcurrent, so that the overcurrent state depends on the current flowing through the first semiconductor element. Current is not shunted to the second semiconductor element, which is detected only, and forms the detection circuit, the third semiconductor element, and the plurality of resistance elements.
Therefore, the detection accuracy is improved, and the overcurrent can be surely prevented. Moreover, since the number of resistance elements required for overcurrent detection is reduced, the circuit configuration is simplified, and the manufacturing process is simplified, so that the cost can be reduced and the device can be downsized.
【図１】本発明の一実施例の半導体装置１の構成を示す
回路図である。FIG. 1 is a circuit diagram showing a configuration of a semiconductor device 1 according to an embodiment of the present invention.
【図２】図１図示の半導体装置１の構造を示す断面図で
ある。FIG. 2 is a cross-sectional view showing the structure of the semiconductor device 1 shown in FIG.
【図３】図２図示の半導体装置１に形成される接合型Ｆ
ＥＴＱ２の構造を示す斜視図である。FIG. 3 is a junction type F formed in the semiconductor device 1 shown in FIG.
It is a perspective view which shows the structure of ETQ2.
【図４】図２図示の半導体装置１に形成されるＭＯＳＦ
ＥＴＱ３の構造を示す斜視図である。4 is a MOSF formed in the semiconductor device 1 shown in FIG.
It is a perspective view which shows the structure of ETQ3.
【図５】図２図示の半導体装置１に形成される抵抗素子
の構造を示す斜視図である。5 is a perspective view showing a structure of a resistance element formed in the semiconductor device 1 shown in FIG.
【図６】図２図示の半導体装置１の製造工程を示す断面
図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the semiconductor device 1 shown in FIG.
【図７】従来技術による半導体装置２１の構成を示す回
路図である。FIG. 7 is a circuit diagram showing a configuration of a semiconductor device 21 according to a conventional technique.
【図８】他の従来技術による半導体装置３１の構成を示
す回路図である。FIG. 8 is a circuit diagram showing a configuration of a semiconductor device 31 according to another conventional technique.
【図９】図８図示の半導体装置３１の構造を示す断面図
である。9 is a cross-sectional view showing the structure of the semiconductor device 31 shown in FIG.
１ 半導体装置 ２ 負荷 ５ シリコン基板 ９，１０ ポリシリコン膜 Ｄ ドレイン端子 Ｇ ゲート端子 Ｓ ソース端子 Ｉ１ 負荷電流 Ｑ１ パワーＭＯＳＦＥＴ Ｑ２ 接合型ＦＥＴ Ｑ３ ＭＯＳＦＥＴ Ｒ１，Ｒ２ 抵抗素子 Ｖｄｓ ソース−ドレイン間電圧 Ｖｇ１ 制御信号 1 semiconductor device 2 load 5 silicon substrate 9 and 10 polysilicon film D drain terminal G gate terminal S source terminal I1 load current Q1 power MOSFET Q2 junction FET Q3 MOSFET R1, R2 resistance element Vds source-drain voltage Vg1 control signal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ａ 7514−4Ｍ 29/78 ３０１ Ｋ 23/56 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location 9170-4M H01L 27/06 311 A 7514-4M 29/78 301 K 23/56 C
Claims (1)
る電流を検出して過電流を防止する過電流防止機能を備
えた半導体装置において、 無信号時に遮断され、信号入力時に導通する第１半導体
素子と、 前記第１半導体素子に印加される電圧が与えられ、その
レベルが予め定めるレベルを越えるときには遮断され、
予め定めるレベル以下のときには導通して、前記電圧を
検出し導出する第２半導体素子と、 前記第２半導体素子から導出される電圧を抵抗値に対応
して分圧する抵抗素子と、 前記分圧された電圧のレベルが予め定められるレベルを
越えるときに、前記第１半導体素子を非能動化させる第
３半導体素子とを含むことを特徴とする半導体装置。1. A semiconductor device having an overcurrent prevention function for conducting an electric current when a signal is input and detecting an electric current flowing at the time of conduction to prevent an overcurrent, the first semiconductor element being cut off when there is no signal and conducting when a signal is input. A voltage applied to the first semiconductor element is applied, and the voltage is shut off when the level exceeds a predetermined level,
A second semiconductor element that conducts when the level is below a predetermined level and detects and derives the voltage; a resistive element that divides the voltage derived from the second semiconductor element according to a resistance value; And a third semiconductor element for deactivating the first semiconductor element when the level of the voltage exceeds a predetermined level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30555593A JPH07161986A (en) | 1993-12-06 | 1993-12-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30555593A JPH07161986A (en) | 1993-12-06 | 1993-12-06 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161986A true JPH07161986A (en) | 1995-06-23 |
Family
ID=17946569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30555593A Pending JPH07161986A (en) | 1993-12-06 | 1993-12-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161986A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044048A1 (en) * | 1999-01-22 | 2000-07-27 | Siemens Aktiengesellschaft | Hybrid power mosfet |
-
1993
- 1993-12-06 JP JP30555593A patent/JPH07161986A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044048A1 (en) * | 1999-01-22 | 2000-07-27 | Siemens Aktiengesellschaft | Hybrid power mosfet |
| US6633195B2 (en) | 1999-01-22 | 2003-10-14 | Siemens Aktiengesellschaft | Hybrid power MOSFET |
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