JPH02226808A

JPH02226808A - Power mosfet with overcurrent protecting function

Info

Publication number: JPH02226808A
Application number: JP1046872A
Authority: JP
Inventors: Toronnamuchiyai Kuraison; トロンナムチャイクライソン
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-10

Abstract

PURPOSE:To securely display the overcurrent protecting function which is not affected by temperature variation by supplying a current which flows through a current mirror MOS transistor(TR) directly to the base of a bipolar TR and controlling the gate voltage of a main MOS TR with the current. CONSTITUTION:The current i0 which flows through the current mirror MOS TR M2 is supplied directly to a switching means 102 for gate voltage limitation composed of bipolar TRs TR0, TR1-TRn, etc. Then, this switching means 102 for gate voltage limitation is driven with the current to control the gate voltage of the main MOS TR M1. Consequently, the power MOSFET 101 can securely be protected from an overcurrent without being affected by variation in ambient temperature.

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、過電流保護機能を備えたパワーＭＯＳＦＥＴ
　（ＭＯＳ形電界効果トランジスタ）に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention is directed to a power MOSFET with an overcurrent protection function.
(MOS type field effect transistor).

Ｂ、従来の技術過電流保護機能付きパワーＭＯＳＦＥＴとしては、例え
ば、第１２図に示すように本出願人によって提案された
特願昭６２−２２３０１８号に示すものがある。B. Prior art As a power MOSFET with an overcurrent protection function, for example, as shown in FIG. 12, there is one shown in Japanese Patent Application No. 62-223018 proposed by the present applicant.

第１２図において、１００は過電流保護機能付きのパワ
ーＭＯＳＦＥＴ、ＲＬは負荷である。In FIG. 12, 100 is a power MOSFET with an overcurrent protection function, and RL is a load.

過電流保護機能付きパワーＭＯＳＦＥＴは、負荷ＲＬを
スイッチングするメインＭＯＳＦＥＴ　Ｍｌ（以下、Ｍ
ＯＳトランジスタＭｌ）と、このメインＭＯＳトランジ
スタＭ１に並列に接続されるカレントミラーＭＯＳＦＥ
Ｔ　Ｍ２（以下、ＭＯＳトランジスタＭ２）とを備え、
カレントミラーＭｏＳトランジスタＭ２は単一もしくは
数個のパワーＭＯＳＦＥＴセルを並列に接続し、メイン
ＭＯＳトランジスタＭ１は同一のパワーＭＯＳＦＥＴセ
ルを数十個並列に接続したものからそれぞれ構成される
。The power MOSFET with overcurrent protection function is the main MOSFET Ml (hereinafter referred to as M
OS transistor Ml) and a current mirror MOSFE connected in parallel to this main MOS transistor M1.
TM2 (hereinafter referred to as MOS transistor M2),
The current mirror MoS transistor M2 is made up of a single power MOSFET cell or several power MOSFET cells connected in parallel, and the main MOS transistor M1 is each made up of several tens of the same power MOSFET cells connected in parallel.

また、第１２図において、ＲＢは電流検出用抵抗、Ｒｉ
は入力抵抗、Ｔ１はメインＭＯＳトランジスタＭ１のゲ
ート電圧ＶＧｔを制限するバイポーラ・トランジスタで
ある。電流検出抵抗ＲｓはカレントミラーＭｏＳトラン
ジスタＭ２のソースに直列に接続され、入力抵抗Ｒｉは
、ＭＯＳトランジスタＭｌ、Ｍ２の共通のゲート入力端
子ＧとメインＭＯＳトランジスタＭ１のゲート間に直列
に接続されている。バイポーラ・トランジスタＴ１のコ
レクタは入力抵抗Ｒｉを介して、ゲート入力端子Ｇに接
続されているカレントミラーＭＯＳトランジスタＭ２の
ゲートに接続され、そのエミッタはメインＭＯＳトラン
ジスタＭ１のソースに接続されると共に、ベースはカレ
ントミラーＭＯＳトランジスタＭ２のソースに接続され
ている。In addition, in FIG. 12, RB is a current detection resistor, Ri
is an input resistance, and T1 is a bipolar transistor that limits the gate voltage VGt of the main MOS transistor M1. The current detection resistor Rs is connected in series to the source of the current mirror MoS transistor M2, and the input resistor Ri is connected in series between the common gate input terminal G of the MOS transistors M1 and M2 and the gate of the main MOS transistor M1. . The collector of the bipolar transistor T1 is connected via an input resistor Ri to the gate of a current mirror MOS transistor M2, which is connected to the gate input terminal G, and its emitter is connected to the source of the main MOS transistor M1, and its base is connected to the source of current mirror MOS transistor M2.

次に、このように構成された従来の過電流保護機能付き
パワーＭＯＳＦＥＴの動作について説明する。Next, the operation of the conventional power MOSFET with overcurrent protection function configured as described above will be explained.

メインＭＯＳトランジスタＭ１に負荷ＲＬを通して電源
電圧ＶＢが印加されている状態において、例えば負荷Ｒ
しが短絡されるなどの異常が発生すると、メインＭｏＳ
トランジスタＭ１のドレイン・ソース間にかかる電圧Ｖ
ＤＳが増加し、これに流れる電流Ｉも増大する。この時
、過電流保護機能を有しないパワーＭＯＳＦＥＴにあっ
ては、過電流によって温度が上昇し破壊されてしまう。In a state where the power supply voltage VB is applied to the main MOS transistor M1 through the load RL, for example, the load R
If an abnormality occurs such as a short circuit between the main MoS
Voltage V applied between the drain and source of transistor M1
As DS increases, the current I flowing therein also increases. At this time, if the power MOSFET does not have an overcurrent protection function, its temperature will rise due to the overcurrent and it will be destroyed.

そこで、第１２に示す構成のパワーＭＯＳＦＥＴは、次
のようにして過電流から保護している６過電流が流れる
と、カレントミラーＭＯＳ上ラスタＭ２を通して電流検
出抵抗Ｒ８に流れる電流ｉも増大する。このため、バイ
ポーラ・トランジスタＴ１のベース・エミッタ間電圧Ｖ
ａＥ＝ｉ−Ｒ５が大きくなり、ついにはベース・エミッ
タ間電圧の閾値ＶＢＥＯＮ　（＝０．６Ｖ）　ニなる。Therefore, in the power MOSFET having the configuration shown in the twelfth example, when an overcurrent flows, the current i flowing to the current detection resistor R8 through the raster M2 on the current mirror MOS also increases. Therefore, the base-emitter voltage V of the bipolar transistor T1
aE=i-R5 increases and finally reaches the base-emitter voltage threshold VBEON (=0.6V).

すると、バイポーラ・トランジスタＴ１にベース電流ｉ
Ｂが流れ、トランジスタＴ１が導通してコレクタ電流ｉ
（Ｈが流れる。そして、ベース電流ｉＢが増大するに伴
いコレクタ電流ｉｃも増大し、メインＭＯＳトランジス
タＭ１のゲート電圧ｖＧ工が減少する。これを式で示す
と以下のようになる。Then, the base current i flows through the bipolar transistor T1.
B flows, transistor T1 conducts, and collector current i
(H flows. Then, as the base current iB increases, the collector current ic also increases, and the gate voltage vG of the main MOS transistor M1 decreases. This is expressed by the following equation.

Ｒｓ（ｉ−ｉｎ）＝ＶａＥｏｑ　＝０．６Ｖ　　・・・
・・・（１）ｉ（Ｈ＝ｈｐＢ−ｉＢ　　　　　　　　　
　　−”・（２）Ｖｑ、＝Ｖｃ、−Ｒｉ−ｉｃ　　　　
　　　−・”　（３）上記（１）、（２）、（３）式か
らｉｃ及びｉＢを除去すると、となる。但し、ｈＰＢはバイポーラ・トランジスタＴ１
のエミッタ接地電流増幅率である。また、（４）式が成
立するための条件を次の（５）式に書き表わすことがで
きる。Rs(i-in)=VaEoq=0.6V...
...(1)i(H=hpB-iB
−”・(2)Vq,=Vc,−Ri−ic
−・” (3) If ic and iB are removed from the above equations (1), (2), and (3), the following is obtained. However, hPB is the bipolar transistor T1
is the common emitter current amplification factor. Further, the conditions for formula (4) to hold can be expressed as formula (5) below.

Ｒ５−１＞ＶＢＥＯＮ　　　　　　　　　　−・”　（
５）上記（４）式及び（５）式から次のことがわかる。R5-1>VBEON-・” (
5) The following can be seen from the above equations (4) and (5).

電流ｉが増加してＲ８−１がＶ　ＢＥＯＮを越えるとバ
イポーラ・トランジスタＴ１がターンオンする。As current i increases so that R8-1 exceeds VBEON, bipolar transistor T1 turns on.

電流ｉがさらに増加すると、Ｉｃ、ＩＢが大きくなり、
その結果、ゲート電圧ＶＧＬがメインＭＯＳトランジス
タＭ１の閾値電圧ＶＴＨより小さくなるとメインＭＯＳ
トランジスタＭ１がターンオフする。When the current i further increases, Ic and IB increase,
As a result, when the gate voltage VGL becomes smaller than the threshold voltage VTH of the main MOS transistor M1, the main MOS
Transistor M1 turns off.

このため電流Ｉが減少してパワーＭＯ８，ＦＥＴを過電
流から保護することができる。Therefore, the current I decreases, and the power MO8 and FET can be protected from overcurrent.

ところで、電流検出抵抗Ｒ８には、パワーＭＯＳＦＥＴ
と同一のシリコン基板上の所定領域に不純物を拡散して
形成する拡散抵抗と、シリコン基板上の絶縁膜上に堆積
したポリシリコン膜に形成するポリシリコン抵抗とがあ
る。By the way, the current detection resistor R8 is a power MOSFET.
There are two types of resistors: a diffused resistor, which is formed by diffusing impurities into a predetermined region on the same silicon substrate, and a polysilicon resistor, which is formed in a polysilicon film deposited on an insulating film on the silicon substrate.

第１３図は、ポリシリコン抵抗の温度特性図を示すもの
で、　　ｒＪｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐ
ｈｙｃｉｃｓ。Figure 13 shows a temperature characteristic diagram of polysilicon resistance.
hycics.

Ｖｏｌ、４６．Ｎｏ、１２．Ｄｅｃ、１９７５．　　Ｔ
ｈｅ　ａｌａｃｔｒｉｃａｌｐｒｏｐｅｒｔｉｅｓ　ｏ
ｆ　ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　５ｉｌｉｃｏｎ
　ｆｉｌｎ＋ｓ”−Ｐ、　５２４９Ｊに開示されている
。なお縦軸には、１６０℃での比抵抗に対する各温度の
比抵抗の比を対数表示した単位を用いている。Vol, 46. No, 12. Dec, 1975. T
he tactical properties o
f polycrystalline 5ilicon
filn+s''-P, 5249J. The vertical axis uses units in which the ratio of the specific resistance at each temperature to the specific resistance at 160° C. is expressed in logarithm.

この第１３図は、温度が高くなるとポリシリコン抵抗の
抵抗値が減少すること、即ち、温度依存性があることを
表わしている。これは、温度上昇に伴いポリシリコン膜
の結晶粒界のポテンシャル・バリアを超える熱放出電子
の数が増加するからである。FIG. 13 shows that the resistance value of the polysilicon resistor decreases as the temperature increases, that is, there is temperature dependence. This is because the number of thermally emitted electrons that exceed the potential barrier of the crystal grain boundaries of the polysilicon film increases as the temperature rises.

このようなポリシリコン抵抗を電流検出抵抗として用い
る場合、その抵抗値は温度の上昇につれ減少するから、
上記（５）式のＲ８が小さくなる。When using such a polysilicon resistor as a current detection resistor, its resistance value decreases as the temperature rises, so
R8 in the above equation (5) becomes smaller.

これに伴い（５）式の条件を満足させようとすると、電
流ｉを増大しなければならないが、この電流ｉでバイポ
ーラ・トランジスタＴ１のターンオンを条件を確保しよ
うとしても、それ以前にメインＭＯＳトランジスタＭ１
に過電流が流れてしまうおそれがある。また、バイポー
ラ・トランジスタＴ１がターンオンしにくくなりパワー
ＭＯＳＦＥＴの過電流保護機能はほとんど発揮できない
。Accordingly, in order to satisfy the condition of equation (5), the current i must be increased, but even if this current i is used to ensure the turn-on condition of the bipolar transistor T1, the main MOS transistor M1
There is a risk that an overcurrent may flow. Furthermore, the bipolar transistor T1 becomes difficult to turn on, and the overcurrent protection function of the power MOSFET is hardly exhibited.

また第１４図は、拡散抵抗の温度特性図を示すもので、
「電気通信学会大学講座、コロナ社、昭和３９年２月１
０日初版発行、“半導体電子工学”、Ｐ、３１」に開示
されている。Moreover, FIG. 14 shows a temperature characteristic diagram of diffused resistance.
“University Lecture of Institute of Electrical Communication Engineers, Coronasha, February 1, 1960
It is disclosed in "Semiconductor Electronics Engineering", P. 31, first published on June 0.

この第１４図は次のことを示している。This FIG. 14 shows the following.

温度が低くなると不純物からキャリアが供給されにくく
なるために導電率が減少する。また、温度が上昇すると
ほとんどの不純物がイオン化しキャリアが増加しないた
めに導電率が飽和する領域がある。そして、温度がさら
に上昇すると、真性半導体からのキャリアが発生し導電
率が再び増加する。但し、飽和領域ではキャリアの移動
度の温度依存性によって、温度が上昇するに伴い導電率
が多少減少する傾向を示す。When the temperature decreases, it becomes difficult for carriers to be supplied from impurities, so the conductivity decreases. Furthermore, when the temperature rises, most of the impurities are ionized and carriers do not increase, so there is a region where the conductivity is saturated. When the temperature further increases, carriers are generated from the intrinsic semiconductor and the conductivity increases again. However, in the saturated region, the conductivity tends to decrease somewhat as the temperature increases due to the temperature dependence of carrier mobility.

即ち、拡散抵抗の抵抗値はほとんどの温度範囲で温度の
上昇につれて減少する。但し、ある温度範囲内のみで抵
抗値がほとんど一定または温度上昇によって多少増大す
る。この温度範囲は不純物密度や結晶欠陥密度などによ
って決定されるものである。That is, the resistance value of the diffused resistor decreases as the temperature increases over most temperature ranges. However, within a certain temperature range, the resistance value is almost constant or increases somewhat as the temperature rises. This temperature range is determined by impurity density, crystal defect density, etc.

このような拡散抵抗を電流検出抵抗として用いる場合、
その不純物密度や欠陥密度を制御して、ＭＯＳＦＥＴの
動作が保証される温度範囲内で拡散抵抗の抵抗値が温度
とともに大きくなるようにすれば、ＭＯＳＦＥＴの過電
流保護機能を有効に発揮し得る。しかし、拡散抵抗は、
温度が下がると抵抗値が減少するため、これを考慮して
過電流保護機能が失われないように設計する必要がある
。When using such a diffused resistor as a current detection resistor,
By controlling the impurity density and defect density so that the resistance value of the diffused resistor increases with temperature within the temperature range in which the operation of the MOSFET is guaranteed, the overcurrent protection function of the MOSFET can be effectively exhibited. However, the diffusion resistance is
Since the resistance value decreases as the temperature decreases, it is necessary to take this into consideration when designing the device so that the overcurrent protection function is not lost.

Ｃ１発明が解決しようとする課題上述のような従来の過電流保護機能付きパワーＭＯＳＦ
ＥＴでは、カレントミラーＭＯＳトランジスタＭ２を通
って流れる電流ｉをポリシリコン抵抗又は拡散抵抗から
なる電流検出抵抗Ｒｓにより電圧に変換し、その電圧が
所定の閾値電圧を超えた時にバイポーラ・トランジスタ
Ｔ１をオンしてメインＭｏＳトランジスタＭ１のゲート
電圧を下げ、メインＭｏＳトランジスタＭ１をターンオ
フさせるようになっているため、雰囲気温度の上昇によ
って電流検出抵抗の抵抗値が減少すると。C1 Problems to be solved by the invention Conventional power MOSF with overcurrent protection function as described above
In ET, the current i flowing through the current mirror MOS transistor M2 is converted into a voltage by a current detection resistor Rs made of a polysilicon resistor or a diffused resistor, and when the voltage exceeds a predetermined threshold voltage, the bipolar transistor T1 is turned on. Since the gate voltage of the main MoS transistor M1 is lowered and the main MoS transistor M1 is turned off, the resistance value of the current detection resistor decreases due to an increase in ambient temperature.

バイポーラ・トランジスタＴ１をターンオンさせるため
の（５）式の条件が成立せず過電流保護機能が失われて
しまう。The condition of equation (5) for turning on the bipolar transistor T1 does not hold, and the overcurrent protection function is lost.

また、電流検出抵抗の抵抗値が温度上昇によって減少し
ないように設計した拡散抵抗を用いれば上述の問題は解
消し得るが、その反面、拡散抵抗をシリコン基板上に形
成する際、不純物密度や欠陥密度穴どを高精度に制御す
る必要があり、これに伴い回路設計の自由度が限定され
、回路設計も困難となる問題がある。さらにまた、電流
検出抵抗には常に電流が流れるため、電力消費が大きく
、発熱する問題があった。In addition, the above problem can be solved by using a diffused resistor designed so that the resistance value of the current detection resistor does not decrease due to temperature rise, but on the other hand, when forming a diffused resistor on a silicon substrate, impurity density and defects It is necessary to control the density holes with high precision, which limits the degree of freedom in circuit design and makes circuit design difficult. Furthermore, since current always flows through the current detection resistor, there is a problem that power consumption is large and heat is generated.

本発明の技術的課題は、温度変化に左右されず、回路設
計が容易でかつ設計の自由度を大きくするとともに低消
費電力で過電流保護を確実に行なうようにすることにあ
る。A technical object of the present invention is to facilitate circuit design without being affected by temperature changes, increase the degree of freedom in design, and ensure overcurrent protection with low power consumption.

００課題を解決するための手段一実施例を示す第１図により本発明を説明すると、本発
明に係る過電流保護機能付きパワーＭ○５ＦＥＴは、ゲ
ート入力端子Ｇに入力されるゲート入力信号に応じてオ
ン・オフして負荷をスイッチングするメインＭＯＳＦＥ
Ｔ　Ｍｌと、メインＭＯＳＦＥＴ　Ｍｌを流れる電流に
比例する電流が流れるようにそのメインＭＯＳＦＥＴＭ
１と接続されると共に、ゲート入力端子Ｇに入力される
ゲート入力信号に応じてオン・オフするカレントミラー
ＭＯＳＦＥＴ　Ｍ２とを有する。The present invention will be explained with reference to FIG. 1 showing an embodiment of the present invention.The power M○5FET with an overcurrent protection function according to the present invention has a gate input signal input to a gate input terminal G. Main MOSFE that switches the load on and off according to the
T Ml and its main MOSFET Ml such that a current flows proportional to the current flowing through the main MOSFET Ml.
1 and a current mirror MOSFET M2 that is turned on and off according to a gate input signal input to a gate input terminal G.

また、カレントミラーＭＯＳＦＥＴ　　Ｍ２を通して直
接流れる電流の大きさに応じてオン制御される少なくと
も第１および第２のスイッチング素子Ｔ　ｒ、、Ｔ　ｒ
、を有するゲート電圧制限用スイッチング手段１０２も
有する。第１のスイッチング素子Ｔｒ、はオン時にカレ
ントミラーＭＯＳＦＥＴ　　Ｍ２を流れる電流に応じて
その第２のスイッチング素子Ｔｒ工を制御するようにそ
のカレントミラーＭＯＳＦＥＴ　Ｍ２と第２のスイッチ
ング素子Ｔｒ、に接続され、第２のスイッチング素子Ｔ
ｒ工はオン時にカレントミラーＭＯＳＦＥＴ　Ｍ２を流
れる電流に応じてメインＭＯＳＦＥＴ　Ｍｌのゲート電
圧を制限するようにメインＭＯＳＦＥＴ　Ｍｌのゲート
に接続される。Furthermore, at least the first and second switching elements T r, , T r are turned on depending on the magnitude of the current flowing directly through the current mirror MOSFET M2.
It also has a gate voltage limiting switching means 102 having . The first switching element Tr is connected to the current mirror MOSFET M2 and the second switching element Tr so as to control the second switching element Tr according to the current flowing through the current mirror MOSFET M2 when turned on; Second switching element T
The resistor is connected to the gate of the main MOSFET M1 so as to limit the gate voltage of the main MOSFET M1 according to the current flowing through the current mirror MOSFET M2 when turned on.

Ｅ６作用負荷電流の増大によりメインＭＯＳＦＥＴＭ１のドレイ
ン・ソース間電圧ＶＢＢが増大して、ゲート電圧制限用
スイッチング手段１０２の制御端子１０２ａと共通端子
１０２ｂ間の電圧が第１および第２のスイッチング素子
Ｔ　ｒ、Ｔ　ｒ工の閾値電圧以上になると、カレントミ
ラーＭＯＳＦＥＴ　　Ｍ２及び第１および第２のスイッ
チング素子Ｔ　ｒ、、Ｔ　ｒ、を通して電流１０が流れ
ると共に。Due to the increase in the E6 action load current, the drain-source voltage VBB of the main MOSFET M1 increases, and the voltage between the control terminal 102a and the common terminal 102b of the gate voltage limiting switching means 102 increases as the voltage between the first and second switching elements T r , Tr, the current 10 flows through the current mirror MOSFET M2 and the first and second switching elements Tr, Tr.

この電流ｉゆに比例してカレントミラー電流１１が第２
のスイッチング素子Ｔｒｉを通して流れる。The current mirror current 11 is proportional to this current i.
flows through the switching element Tri.

今、第１および第２のスイッチング素子Ｔｒ、。Now, the first and second switching elements Tr.

Ｔｒ、を同一の基板上に同一のプロセスで近接して作成
すれば、これらスイッチング素子の電流増幅率ｈｐＢｔ
内部ベース抵抗、閾値電圧などの各種の特性が互いに等
しいので、電流１０と電流１２は。If the transistors are formed adjacently on the same substrate in the same process, the current amplification factor hpBt of these switching elements is
Since various characteristics such as internal base resistance and threshold voltage are equal to each other, current 10 and current 12 are.

但し、ｎは第２のスイッチング素子の個数となる。その
結果、電流増幅率ｈ　ｐｓ）　１とすれば、電流増幅率
ｈＦＢのバラツキに関係なく電流ｉ工を電流ｉ、に相応
して流すことができる。その結果、メインＭＯＳＦＥＴ
　Ｍｌのゲート電圧ＶＧｍを負荷電流の関数として制御
でき、負荷電流の増大にともない電流１１が増大すると
ゲート電圧ＶＧ□が閾値以下に低下してメインＭＯＳＦ
ＥＴＭ１がオフする。However, n is the number of second switching elements. As a result, if the current amplification factor (hps) is set to 1, the current i can be made to flow in accordance with the current i regardless of the variation in the current amplification factor hFB. As a result, the main MOSFET
The gate voltage VGm of Ml can be controlled as a function of the load current, and when the current 11 increases as the load current increases, the gate voltage VG□ decreases below the threshold and the main MOSF
ETM1 turns off.

従って１本発明にあっては、パワーＭＯＳＦＥＴを雰囲
気温度やゲート電圧制限用スイッチング手段の特性のバ
ラツキに左右されることなく過電流から確実にかつ高い
信頼性で保護できる。そして、電流検出抵抗が不要にな
ることによって、回路設計の自由度を大きくし、かつ回
路設計を容易にする。Therefore, according to the present invention, the power MOSFET can be reliably protected from overcurrent with high reliability without being affected by ambient temperature or variations in the characteristics of the gate voltage limiting switching means. Further, by eliminating the need for a current detection resistor, the degree of freedom in circuit design is increased and the circuit design is facilitated.

以上では実施例の図により本発明を説明したが、これに
より本発明が実施例に限定されるものではない。Although the present invention has been described above with reference to figures of embodiments, the present invention is not limited to the embodiments.

Ｆ、実施例以下１本発明の実施例を図面に基づいて説明する。F. Example An embodiment of the present invention will be described below based on the drawings.

去ＪＬＬＬ第１図は１本発明による過電流保護機能付きパワーＭＯ
ＳＦＥＴの第１の実施例を示す回路図であり、第１２図
と同一の部分には同一符号を付して説明する。Figure 1 shows a power MO with overcurrent protection function according to the present invention.
12 is a circuit diagram showing a first embodiment of the SFET, and the same parts as in FIG. 12 are given the same reference numerals and will be described.

図において、−点鎖線で囲んだ部分の符号１０１は過電
流保護機能付きパワーＭＯＳＦＥＴであり、ドレイン端
子Ｄ、ソース端子Ｓ及びゲート入力端子Ｇｔｉｌ−備え
ている。ドレイン端子りは負荷ＲＬを介して電源電圧Ｖ
ａに接続され、ソース端子Ｓは接地されている。In the figure, the reference numeral 101 in the part surrounded by the dashed line indicates a power MOSFET with an overcurrent protection function, which includes a drain terminal D, a source terminal S, and a gate input terminal Gtil. The drain terminal is connected to the power supply voltage V via the load RL.
a, and the source terminal S is grounded.

過電流保護機能付きパワーＭＯＳＦＥＴＩＯＩは、ドレ
イン・ソースをドレイン端子り及びソース端子Ｓ間に接
続した負荷スイッチング用のメインＭＯＳトランジスタ
Ｍ１と、カレント・ミラーＭｏＳトランジスタＭ２と、
メインＭＯＳトランジスタＭ１のゲート電圧ＶＧユを制
限するカレントミラー回路１０２とを備えている。The power MOSFETIOI with an overcurrent protection function includes a main MOS transistor M1 for load switching whose drain and source are connected between the drain terminal and the source terminal S, a current mirror MoS transistor M2,
The current mirror circuit 102 limits the gate voltage VG of the main MOS transistor M1.

メインＭＯＳトランジスタＭ１のゲートは入力抵抗Ｒ１
＆介してゲート入力端子Ｇに接続され、カレントミラー
ＭｏＳトランジスタＭ２のゲートはゲート抵抗Ｒ１を介
してゲート入力端子Ｇに接続されている。The gate of the main MOS transistor M1 is connected to the input resistor R1.
The gate of the current mirror MoS transistor M2 is connected to the gate input terminal G via a gate resistor R1.

カレントミラー回路１０２は、同一のプロセスで、かつ
同一の半導体基板上に互いに近接して形成した２個以上
のバイポーラ・トランジスタＴｒ。The current mirror circuit 102 includes two or more bipolar transistors Tr formed in the same process and close to each other on the same semiconductor substrate.

〜Ｔｒ口を備えている。これらは、バイポーラ・トラン
ジスタＴｒ、とバイポーラ・トランジスタＴｒ。~Equipped with a Tr port. These are bipolar transistor Tr and bipolar transistor Tr.

〜Ｔｒｎの２グループに分けられる。第１グループのバ
イポーラ嘩トランジスタＴｒ、のコレクタは、カレント
ミラー回路１０２の制御端子１０２ａに接続され、その
エミッタは共通端子１０２ｂに接続されている。また、
バイポーラ・トランジスタＴｒｏのコレクタとベース間
は直接接続されている。It is divided into two groups: ~Trn. The collectors of the first group of bipolar transistors Tr are connected to the control terminal 102a of the current mirror circuit 102, and the emitters thereof are connected to the common terminal 102b. Also,
The collector and base of bipolar transistor Tro are directly connected.

第２グループのバイポーラ・トランジスタＴｒ。A second group of bipolar transistors Tr.

〜Ｔｒｎの各コレクタは、カレントミラー回路１０２の
カレントミラ一端子１０２ｃに共通に並列に接続され、
さらに各エミッタは共通端子１０２ｂに並列に接続され
ると共に、各ベースは第１グループのバイポーラ・トラ
ンジスタＴｒ、のベースに接続されている。そして、カ
レントミラー回路１０２の制御端子１０２ａはカレント
ミラーＭＯＳトランジスタＭ２のソースに、共通端子１
０２ｂはメインＭＯＳトランジスタＭｌのソースに、ま
た、カレントミラ一端子１０２ｃはメインＭｏＳトラン
ジスタＭ１のゲートにそれぞれ接続されている。The collectors of ~Trn are commonly connected in parallel to the current mirror terminal 102c of the current mirror circuit 102,
Further, each emitter is connected in parallel to the common terminal 102b, and each base is connected to the base of the first group of bipolar transistors Tr. The control terminal 102a of the current mirror circuit 102 connects the common terminal 1 to the source of the current mirror MOS transistor M2.
02b is connected to the source of the main MOS transistor M1, and the current mirror terminal 102c is connected to the gate of the main MoS transistor M1.

なお、カレントミラー回路１０２の第２グループを複数
のバイポーラ・トランジスタＴｒ、〜Ｔｒｎで構成する
理由は、カレントミラー電流ｉ□を十分に流すためであ
る。Note that the reason why the second group of the current mirror circuit 102 is composed of a plurality of bipolar transistors Tr, -Trn is to flow a sufficient current mirror current i□.

ここで、カレントミラー回路１０２を構成するバイポー
ラ・トランジスタＴｒ、、、　Ｔｒ工〜Ｔｒｎは同じプ
ロセスで同じ半導体基板上に近接して形成されているた
め、これらトランジスタのベース・エミッタ間接合特性
、電流増幅率ｈＦＥ及び内部ベース抵抗などが互いに等
しい。従って、これらバイポーラ・トランジスタＴｒ、
、Ｔｒ、〜Ｔｒｎのベース・エミッタ間の閾値電圧Ｖ　
ＢＢＯＮも等しい。Here, since the bipolar transistors Tr, . The amplification factor hFE, internal base resistance, etc. are equal to each other. Therefore, these bipolar transistors Tr,
, Tr, ~Trn base-emitter threshold voltage V
BBON is also equal.

次に、このように構成したパワーＭＯＳＦＥＴの動作を
説明する。Next, the operation of the power MOSFET configured as described above will be explained.

（パワーＭＯＳＦＥＴの通常動作時）ゲート入力端子Ｇに入力されたゲート電圧Ｖａが閾値電
圧ＶＴＨよりも大きくメインＭｏＳトランジスタＭ１が
導通している状態では、そのオン抵抗が小さいため、そ
のドレイン・ソース間電圧Ｖｏｓが小さく、これに伴う
バイポーラ・トランジスタＴｒ、、Ｔｒ、〜Ｔｒｎのベ
ース・エミッタ間電圧ＶＢＥ　（＜ＶＯ２）は、その閾
値電圧Ｖ　ＢＢＯＮ（＝０．６Ｖ）より小さくベース電
流ｉｎは流れない、従って、バイポーラ・トランジスタ
Ｔｒ、。(During normal operation of the power MOSFET) When the gate voltage Va input to the gate input terminal G is higher than the threshold voltage VTH and the main MoS transistor M1 is conducting, its on-resistance is small, so the voltage between its drain and source increases. The voltage Vos is small, and the accompanying base-emitter voltage VBE (<VO2) of the bipolar transistors Tr, Tr, ~Trn is smaller than their threshold voltage VBBON (=0.6V), and the base current in does not flow. , hence the bipolar transistor Tr.

Ｔｒ、〜Ｔｒｎはターンオフしている。このため、カレ
ントミラー回路１０２の入力電流ｉ１、カレントミラー
電流ｉ、は共に０であり、ゲート電圧ＶＧはＶａ”Ｖａ
ａ＝Ｖｃｚとなり、メインＭＯＳトランジスタＭｌ、カ
レントミラーＭＯＳトランジスタＭ２は導通状態を保つ
。Tr, -Trn are turned off. Therefore, the input current i1 and current mirror current i of the current mirror circuit 102 are both 0, and the gate voltage VG is Va"Va
a=Vcz, and the main MOS transistor Ml and current mirror MOS transistor M2 maintain a conductive state.

一方、ゲート電圧ＶａがメインＭｏＳトランジスタＭ１
及びカレントミラーＭＯＳトランジスタＭ２の閾値電圧
ＶＴ）Ｉより小さくなると、メインＭＯＳトランジスタ
Ｍ１及びカレントミラーＭＯＳトランジスタＭ２がター
ンオフし、この時もバイポーラ・トランジスタＴｒ、、
ＴｒＬ”Ｔｒｎはターンオフしており、入力電流１０．
カレントミラー電流ｉ工は共にＯである。On the other hand, the gate voltage Va is the main MoS transistor M1
When the threshold voltage of the current mirror MOS transistor M2 becomes smaller than the threshold voltage VT)I, the main MOS transistor M1 and the current mirror MOS transistor M2 are turned off, and at this time as well, the bipolar transistors Tr, ,
TrL"Trn is turned off and the input current is 10.
Both current mirror currents are O.

（負荷ＲＬが短絡するなどの異常発生時）パワーＭＯＳ
ＦＥＴＩＯＩのオン時に例えば負荷ＲＬが短絡して負荷
電流ＩＬが増大すると、メインＭＯＳトランジスタＭ１
のドレイン・ソース間電圧ＶＤ８も増大する。これに伴
いバイポーラ・トランジスタＴ　ｒ、、　Ｔ　ｒ、〜Ｔ
ｒ口のベース・エミッタ間電圧ＶａＳが増加し、ついに
は、ベース・エミッタ間の電圧閾値Ｖ　ＢＨＯＮより大
きくなる。すると、バイポーラ・トランジスタＴｒ、、
Ｔｒ、〜Ｔｒｎにベース電流ｉｎが流れてすべて同時に
オンしコ１ノクタ電流ＩＣも流れ始める。このとき、カ
レントミラーＭｏＳトランジスタＭ２に電流ｉ、＝（ｈ
ｐｓ＋ｎ＋１）ｉｏが流れる。(When an abnormality occurs such as load RL short-circuiting) Power MOS
For example, if the load RL is short-circuited and the load current IL increases when FETIOI is turned on, the main MOS transistor M1
The drain-source voltage VD8 also increases. Along with this, bipolar transistors T r,, T r, ~T
The r-gate base-emitter voltage VaS increases and eventually becomes larger than the base-emitter voltage threshold V BHON. Then, the bipolar transistor Tr...
A base current in flows through Tr, to Trn, and all of them turn on at the same time, and a noctor current IC also begins to flow. At this time, current i, = (h
ps+n+1)io flows.

このとき、各バイポーラ・トランジスタＴｒｏ。At this time, each bipolar transistor Tro.

Ｔｒ、〜Ｔｒｎのベース電流ｉｓは等しく、そして、各
トランジスタのコレクタ電流ｉＣは。The base currents is of Tr and ~Trn are equal, and the collector current iC of each transistor is.

１ｃ＝ｈｐａ−ｉｎ　　　　・・・・・・・・・・・・
・・・・・・・・・・・・（６）ただし、ｈＦＥは各バ
イポーラ・トランジスタＴｒｏ、　Ｔｒ１〜Ｔｒｎの電
流増幅率である。1c=hpa-in ・・・・・・・・・・・・
(6) However, hFE is the current amplification factor of each bipolar transistor Tro, Tr1 to Trn.

どなる。一方、入力電流１８は。bawl. On the other hand, the input current 18 is.

１ｏ＝ｉｃ＋（ｎ＋１）ｉａ・・・・・・・・・・・・
・・・・・・・・・（７）であり、かつカレントミラー
電流ｉ４は。1o=ic+(n+1)ia・・・・・・・・・・・・
......(7), and the current mirror current i4 is.

ｉ工＝ｎ−１ｃ　・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）であるから、
上記（’６）、（７）、（８）式からｉｃ。i engineering=n-1c ・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・ Since (8),
ic from the above equations ('6), (7), and (8).

ｉＢを除去すると、は、ｈｐｓ＞＞１であればｉ、とｉ工の比例定数が電流
増幅率ｈＦＥに関係せず。When iB is removed, if hps>>1, then the proportionality constant of i and i has no relation to the current amplification factor hFE.

ｉ□＝ｎ−１゜となることがわかる。i□=n-1゜ It turns out that

一方、メインＭＯＳトランジスタＭ１を流れる電流Ｉと
、カレントミラーＭＯＳトランジスタＭ２を流れる電流
ｉもまた比例する点について説明する。On the other hand, the point that the current I flowing through the main MOS transistor M1 and the current i flowing through the current mirror MOS transistor M2 are also proportional will be explained.

メインＭｏＳトランジスタＭ１及びカレントミラーＭｏ
ＳトランジスタＭ２がそれぞれｎ□、０２個の同一のパ
ワーＭＯＳＦＥＴセルによって構成されているとすると
、メインＭＯＳトランジスタＭ１を流れる電流工と、カ
レントミラーＭＯＳトランジスタＭ２を流れる電流ｉと
の比はｎ□：１２となる。即ち電流ｉは、となる。即ち、バイポーラ・トランジスタＴｒ０、Ｔｒ
１〜Ｔｒｎがターンオンすると、カレントミラー電流ｉ
ｉは入力電流ｉ−こ比例する。また、（９）式から、こ
のカレントミラー回路１０２においてる。これによりＭ
ＯＳトランジスタＭ２がカレントミラーとしての機能を
果たすことになる。Main MoS transistor M1 and current mirror Mo
Assuming that each S transistor M2 is composed of n□ and 02 identical power MOSFET cells, the ratio of the current flowing through the main MOS transistor M1 to the current i flowing through the current mirror MOS transistor M2 is n□: It becomes 12. That is, the current i is as follows. That is, bipolar transistors Tr0, Tr
1~When Trn is turned on, the current mirror current i
i is proportional to the input current i. Also, from equation (9), this current mirror circuit 102 is obtained. This allows M
OS transistor M2 will function as a current mirror.

また、この時のゲート電圧ＶＧｘは次式によって与えら
れる。Furthermore, the gate voltage VGx at this time is given by the following equation.

ＶＧｘ　＝　ＶＱ　Ｒ１”　１　ｚ・・・（１０）以上から明らかなように、負荷電流ＩＬの増大により、
バイポーラ・トランジスタＴｒｏ、　Ｔｒユ〜Ｔｒｎが
ターンオンしさらに負荷電流ＩＬが増加すると、カレン
トミラーＭＯＳトランジスタＭ２を流れる電流１０もそ
れに比例して増加する。VGx = VQ R1” 1 z (10) As is clear from the above, due to the increase in the load current IL,
When the bipolar transistors Tro, Tr~Tr are turned on and the load current IL increases, the current 10 flowing through the current mirror MOS transistor M2 also increases proportionally.

このとき、入力抵抗Ｒｉの電圧降下によってカレントミ
ラーＭｏＳトランジスタＭ２のゲート電圧はその閾値以
上に保持されオンし続ける。一方、メインＭＯＳトラン
ジスタＭ１は、バイポーラ・トランジスタＴｒ、〜Ｔｒ
ｎのコレクタ電流ＩＣの増加に伴って低下し閾値以下に
なる。その結果、メインＭｏＳトランジスタＭ１がオフ
し、パワーＭＯＳＦＥＴＩＯＩを負荷短絡などによる過
電流から保護する。At this time, due to the voltage drop across the input resistor Ri, the gate voltage of the current mirror MoS transistor M2 is maintained above its threshold value and continues to be turned on. On the other hand, the main MOS transistor M1 is a bipolar transistor Tr, ~Tr
As the collector current IC of n increases, it decreases to below the threshold value. As a result, the main MoS transistor M1 is turned off, protecting the power MOSFETIOI from overcurrent due to a load short circuit or the like.

第２図は、上述したパワーＭＯＳＦＥＴのデバイス構造
の一部、すなわち、カレントミラーＭＯＳトランジスタ
Ｍ２、バイポーラ・トランジスタＴ　Ｉ”、　、　Ｔ　
ｒいゲート抵抗Ｒ１及び入力抵抗Ｒｉの概略構造図であ
る。FIG. 2 shows part of the device structure of the power MOSFET described above, namely, a current mirror MOS transistor M2, a bipolar transistor T I'', , T
FIG. 2 is a schematic structural diagram of a high gate resistance R1 and an input resistance Ri.

過電流保護機能付きパワーＭＯＳＦＥＴＩＯＩは、Ｎ形
高濃度基板１ａとＮ形低濃度基板１ｂからなるＮ型半導
体基板１を備え、このＮ形半導体基板１の裏面にドレイ
ン端子りが設けられている。The power MOSFETIOI with an overcurrent protection function includes an N-type semiconductor substrate 1 consisting of an N-type high concentration substrate 1a and an N-type low concentration substrate 1b, and a drain terminal is provided on the back surface of the N-type semiconductor substrate 1.

Ｎ形半導体基板１のＮ形低濃度基板１ｂ上には二重拡散
法によって縦型のＭＯＳＦＥＴ、即ちカレントミラーＭ
ＯＳトランジスタＭ２が形成されている。このカレント
ミラーＭＯＳトランジスタＭ２は、Ｎ形低濃度基板１ｂ
中に形成したＰウェル領域２ａ、２ｂと、このＰウェル
領域２ａ、２ｂ内に形成したＮ０領域３ａ、３ｂと、Ｎ
″″領域３ａ、３ｂ間に位置するようゲート酸化膜４を
介して配置したゲート電極５と、このゲート電極５を覆
う層間絶縁膜６と、Ｐウェル領域２ａ及びＮ“領域３ａ
にコンタクトするソース電極７とから構成される０図示
を省略したがメインＭＯＳトランジスタＭ１もこのよう
な縦形ＭＯＳＦＥＴで基板１上に形成される。A vertical MOSFET, that is, a current mirror M, is formed on the N-type low concentration substrate 1b of the N-type semiconductor substrate 1 by the double diffusion method.
An OS transistor M2 is formed. This current mirror MOS transistor M2 is connected to an N-type low concentration substrate 1b.
P well regions 2a, 2b formed in the P well regions 2a, 2b, N0 regions 3a, 3b formed in the P well regions 2a, 2b, N
A gate electrode 5 disposed with a gate oxide film 4 interposed between the "" regions 3a and 3b, an interlayer insulating film 6 covering the gate electrode 5, a P well region 2a and an N" region 3a.
Although not shown, the main MOS transistor M1 is also formed on the substrate 1 as such a vertical MOSFET.

また、バイポーラ・トランジスタＴｒ、、ＴｒＬ。Also, bipolar transistors Tr,, TrL.

ゲート抵抗Ｒ１及び入力抵抗Ｒｉは、Ｎ形半導体基板ｌ
上に形成された絶縁用５ｉＯａ［８上のポリシリコン膜
９Ａ、９Ｂ、９Ｃ，９Ｄ内に形成されている。そして、
これら各素子が配線Ｑで第１図のように結線されている
。The gate resistance R1 and the input resistance Ri are connected to an N-type semiconductor substrate l.
It is formed in the polysilicon films 9A, 9B, 9C, and 9D on the insulating 5iOa[8 formed thereon. and,
Each of these elements is connected by a wiring Q as shown in FIG.

第３図は、第１図に相当する過電流保護機能付きパワー
ＭＯＳトランジスタ１０１を半導体基板上に形成した場
合のデバイスの一例を示す平面図であり、第１図と同一
符号は同一部分を表わしている。FIG. 3 is a plan view showing an example of a device in which a power MOS transistor with overcurrent protection function 101 corresponding to FIG. 1 is formed on a semiconductor substrate, and the same reference numerals as in FIG. 1 represent the same parts. ing.

この第３図に示すデバイスは、メインＭＯＳトランジス
タＭ１と、カレントミラーＭｏＳトランジスタＭ２と、
バイポーラ・トランジスタＴｒゆ。The device shown in FIG. 3 includes a main MOS transistor M1, a current mirror MoS transistor M2,
Bipolar transistor Tr.

Ｔｒ、、と、ゲート抵抗Ｒ１と、入力抵抗Ｒｉとを有す
る。ここで、メインＭｏＳトランジスタＭ１は、Ｎ形半
導体基板に設けたＰウェルＭｌｌと、ＰウェルＭｌｌ中
に設けたＮ４ソ一ス領域Ｍ１２と、ソース領域Ｍ１２中
に設けたＰ０領域Ｍ１３とから成る８つのセル５Ｍｌ−
１〜５Ｍ１−８を備え、隣接する各セル間にゲートＭ１
４が設けられている。カレントミラーＭＯＳトランジス
タＭ２は、メインＭｏＳトランジスタＭ１と同様に、Ｐ
ウェルＭ２１、Ｎ３ソース領域Ｍ２２、Ｐ０領域Ｍ２３
およびゲートＭ２４から成る１つのセルで構成されてい
る。これらの各要素は配置ａΩで第１図に示す＠路に結
線される。Tr, a gate resistance R1, and an input resistance Ri. Here, the main MoS transistor M1 consists of a P well Mll provided in an N-type semiconductor substrate, an N4 source region M12 provided in the P well Mll, and a P0 region M13 provided in the source region M12. one cell 5Ml-
1 to 5M1-8, with a gate M1 between each adjacent cell.
4 are provided. The current mirror MOS transistor M2 has P
Well M21, N3 source region M22, P0 region M23
and a gate M24. Each of these elements is connected to the @ path shown in FIG. 1 with the arrangement aΩ.

第４図および第５図は、第３図に示すバイポーラトラン
ジスタＴ　ｒａ　、　Ｔ　ｒ、の平面図、および第４図
のＶ−Ｖ線断面図である。4 and 5 are a plan view of the bipolar transistors T ra and T r shown in FIG. 3, and a sectional view taken along the line V-V in FIG. 4.

第４図および第５図において、絶縁性基板５０１上に半
導体薄膜としての多結晶シリコン層１０２が所要の厚さ
に堆積され、かつ所定の形状にパターニングされている
。そしてこの多結晶シリコンＮ１０２の所定領域上にマ
スク材１１０が形成されている。このマスク材１１０直
下の多結晶シリコン！１０２には、低濃度のＮ形コレク
タ領域１０５ａとＰ形ベース領域１０４ａとが接して形
成されている。In FIGS. 4 and 5, a polycrystalline silicon layer 102 as a semiconductor thin film is deposited on an insulating substrate 501 to a required thickness and patterned into a predetermined shape. A mask material 110 is formed on a predetermined region of this polycrystalline silicon N102. Polycrystalline silicon directly below this mask material 110! 102, a lightly doped N-type collector region 105a and a P-type base region 104a are formed in contact with each other.

マスク材１１０直下八外の多結晶シリコン層１０２には
、Ｎ形コレクタ領域１０５ａと接してＮ０形コレクタ引
出し領Ｆ４．１０５ｂが形成されるとともに、Ｐ形ベー
ス領域１０４ａと接してＮ０形エミツタ領域１０３が形
成されている。In the polycrystalline silicon layer 102 immediately below the mask material 110, an N0 type collector extraction region F4.105b is formed in contact with the N type collector region 105a, and an N0 type emitter region 103 is formed in contact with the P type base region 104a. is formed.

そしてこのＮ０形エミツタ領域１０３とＮ形コレクタ領
域１０５ａとに挟まれたＰ形ベース領域１０４ａは、極
めて狭い（数千人）ベース幅Ｗとされる。なおこのベー
ス＠Ｗは、マスク材１１０をマスクとしてＰ形ベース領
域１０４ａを形成するＰ形不純物とＮ形コレクタ領域１
０５ａを形成するＮ形不純物とを二重拡散して多結晶シ
リコンＪＬＷ１０２に導入し、２種類の不純物の横方向
拡散長の差によって規定される。The P-type base region 104a sandwiched between the N0-type emitter region 103 and the N-type collector region 105a has an extremely narrow base width W (several thousand people). Note that this base @W is formed by using the mask material 110 as a mask to form the P-type impurity forming the P-type base region 104a and the N-type collector region 1.
05a is double diffused into the polycrystalline silicon JLW 102, and is defined by the difference in the lateral diffusion lengths of the two types of impurities.

さらに、マスク材１１０直下以外の多結晶シリコン層１
０２には、Ｐ形ベース領域１０４ａと接してＰ０形ベー
ス引呂し領域１０４ｂが形成されている。そしてこのＰ
９形ベース引出し領域１０４ｂとＮゝ形エミッタ領域１
０３とは、マスク材１１０直下以外の領域においては層
間絶縁膜１０７によって分離される。マスク材１１０直
下においては、Ｐ形ベース引出し領域１０４ｂとＮ１形
エミツタ領域１０３がＰ形ベース領域１０４ａにそのベ
ース幅方向でラップするようにそれぞれ接続される。す
なわち、Ｐ形ベース引出し領域１０４ｂとＮ０形エミツ
タ領域１０３とはベース領域１０４ａ内でのみ接続され
る。Furthermore, the polycrystalline silicon layer 1 other than directly under the mask material 110 is
02, a P0 type base drawing area 104b is formed in contact with the P type base area 104a. And this P
9-type base extraction region 104b and N-type emitter region 1
03 is separated by an interlayer insulating film 107 in a region other than directly under the mask material 110. Immediately below the mask material 110, the P-type base extraction region 104b and the N1-type emitter region 103 are connected to the P-type base region 104a so as to overlap in the base width direction. That is, the P-type base lead-out region 104b and the N0-type emitter region 103 are connected only within the base region 104a.

また、Ｎ２形エミツタ領域１０３、Ｐ２形ベース引出し
領域１０４ｂ、およびＮ８形コＩノクタ引呂し領域１０
５ｂはそれぞれ、多結晶シリコン層１０２上に堆積した
層間絶縁膜１０７に開孔したコンタクトホールを介して
エミッタ電極１０６Ｅ。In addition, the N2 type emitter area 103, the P2 type base drawer area 104b, and the N8 type I-knocker drawing area 10.
5b are emitter electrodes 106E through contact holes formed in the interlayer insulating film 107 deposited on the polycrystalline silicon layer 102.

ベース電極１０６Ｂ、およびコＩノクタ電極１０６Ｃに
接続されている。It is connected to the base electrode 106B and the nocturnal electrode 106C.

このように構成されるバイポーラトランジスタＴ　ｒ、
　、　Ｔ　ｒ□は、マスク材１１０直下以外では、ベー
ス電極１０６Ｂと接続されるＰゝ形べ−ス引出し領域１
０４ｂとＮ０形エミツタ領域１０３とが互いに分離され
、マスク材１１０直下では、Ｎ０形エミツタ領域１０３
とＰ９形ベース引出し領域１０４ｂとがＰ形ベース領域
１０４ａを介しベース１ｌｌＷよりも短い接触長で互い
に接するため、エミッターベース間にはＰＮ接合による
寄生ダイオードが形成されない、従って、すべてのベー
ス電流ｉＢがトランジスタ動作に寄与するようになり、
寄生ダイオードの形成による電流増幅率ｈｐＥの低下を
防ぐことができる。また、エミッターベース間に寄生ダ
イオードが形成されないので、この寄生ダイオードの接
合容量によるエミッターベース間の寄生容量がなく、そ
の結果、トランジスタの動作速度を速くすることができ
、遮断周波数ｆＴを高くすることもできる。Bipolar transistor T r configured in this way,
, T r□ is the P-shaped base extraction region 1 connected to the base electrode 106B except directly under the mask material 110.
04b and the N0 type emitter region 103 are separated from each other, and directly under the mask material 110, the N0 type emitter region 103
and P9 type base lead-out region 104b are in contact with each other via the P type base region 104a with a contact length shorter than that of the base 1llW, so no parasitic diode is formed between the emitter and base due to the PN junction. Therefore, all the base current iB Now contributes to transistor operation,
It is possible to prevent the current amplification factor hpE from decreasing due to the formation of a parasitic diode. In addition, since no parasitic diode is formed between the emitter and base, there is no parasitic capacitance between the emitter and base due to the junction capacitance of this parasitic diode, and as a result, the operating speed of the transistor can be increased and the cutoff frequency fT can be increased. You can also do it.

このような本実施例の過電流保護機能付きパワーＭＯＳ
ＦＥＴにあっては、カレントミラーＭＯＳトランジスタ
Ｍ２を通して流れる電流１０を電流検出抵抗を用いずに
直接バイポーラ・トランジスタＴ　ｒ、、　Ｔ　ｒユ〜
Ｔｒｎのベースに流し、その電流でメインＭＯＳトラン
ジスタＭ１のゲート電圧を制御するように構成したもの
で、温度変化に左右されることのない過電流保護機能を
確実に発揮できる。また、電流検出抵抗がないため、そ
の温度特性を考慮した回路設計が不要になり、設計の自
由度が大きくなりかつ回路設計も容易になる。The power MOS with overcurrent protection function of this example
In the FET, the current 10 flowing through the current mirror MOS transistor M2 is directly connected to the bipolar transistors Tr, Tr, without using a current detection resistor.
This current flows through the base of Trn, and the current is configured to control the gate voltage of the main MOS transistor M1, so that the overcurrent protection function can be reliably exerted without being affected by temperature changes. Furthermore, since there is no current detection resistor, there is no need to design a circuit that takes its temperature characteristics into consideration, which increases the degree of freedom in design and facilitates circuit design.

さらに、カレントミラーＭＯＳトランジスタＭ２のゲー
トとゲート入力端子Ｇとの間にゲート抵抗Ｒ１を介装し
たので、カレントミラーＭＯＳトランジスタＭ２のゲー
ト入力信号が遅延してメインＭＯＳトランジスタＭ１よ
りも先にターンオンすることがなく、メインＭＯＳトラ
ンジスタＭ１を確実にターンオンできる。Furthermore, since the gate resistor R1 is interposed between the gate of the current mirror MOS transistor M2 and the gate input terminal G, the gate input signal of the current mirror MOS transistor M2 is delayed and turns on before the main MOS transistor M1. The main MOS transistor M1 can be turned on without fail.

さらにまた、電流検出抵抗を省略できるので回路構成が
簡単になり、回路をより小さくできると共に、より小面
積、高集積化が可能になる。また、電流検出抵抗を用い
た場合には常時電流が流れることになるが、本実施例の
ような構成にすることにより、電１ｉａは、ベース・エ
ミッタ電圧ＶＢＥが閾値電圧Ｖ　ＢＢＯＮより大きくな
った時以外は流れないので、電力の消費を少なくできる
。Furthermore, since the current detection resistor can be omitted, the circuit configuration is simplified, the circuit can be made smaller, and a smaller area and higher integration are possible. Furthermore, when a current detection resistor is used, a current always flows, but by using the configuration of this embodiment, the base-emitter voltage VBE of the voltage 1ia becomes larger than the threshold voltage VBBON. Since only time flows, power consumption can be reduced.

第６図は、第３図の変形例であり、ポリシリコン膜９Ｃ
，９Ｄ内に作成したバイポーラ・トランジスタＴｒ、及
びＴｒ工を基板バルク内に作成したものである。すなわ
ち、Ｎ形低濃度半導体基板ｌｂ内にＰウェル領域１０を
形成し、そこにＮ領域１１ａ、ｌｌｂ、Ｐ領域１２ａ、
１２ｂ、Ｎ”領域１３ａ、１３ｂを順次に形成してバイ
ポーラ・トランジスタＴｒゆ及びＴｒｌを作成したもの
である。なお、入力抵抗Ｒｉとゲート抵抗Ｒ１は図示し
ない半導体基板領域に設けられるものである。FIG. 6 is a modification of FIG. 3, in which the polysilicon film 9C
, 9D, and the Tr fabrication are fabricated in the bulk of the substrate. That is, a P well region 10 is formed in an N type low concentration semiconductor substrate lb, and N regions 11a, llb, P regions 12a,
12b, N'' regions 13a and 13b are sequentially formed to form bipolar transistors Tr and Trl. Note that the input resistor Ri and gate resistor R1 are provided in a semiconductor substrate region not shown.

第７図は、本発明によるカレントミラー回路１０２の他
の実施例を示す回路図であり、第１図と同一の部分には
同一符号を付し異なる部分を重点に述べている。FIG. 7 is a circuit diagram showing another embodiment of the current mirror circuit 102 according to the present invention, in which the same parts as in FIG. 1 are given the same reference numerals, and different parts are emphasized.

即ちこの実施例においては、図からも明らかなように第
１及び第２グループのバイポーラ・トランジスタＴｒ、
及びＴｒ、〜Ｔｒｎの固定バイアス用に各バイポーラ・
トランジスタのベースと制御端子１０２ａ間に同一のバ
イポーラ・トランジスタ２０のコレクタとエミッタをそ
れぞれ接続したものである。That is, in this embodiment, as is clear from the figure, the first and second groups of bipolar transistors Tr,
and each bipolar for fixed bias of Tr, ~Trn.
The collector and emitter of the same bipolar transistor 20 are connected between the base of the transistor and the control terminal 102a, respectively.

この実施例に示すカレントミラー回路においても第１図
に示すカレントミラー回路と同様にベース・エミッタ電
圧Ｖｅｅがその閾値電圧Ｖ　ＢＥＯＮより大きくなるま
で動作しない。この時の入力電流１０とカレントミラー
電流ｉ□は、ｉ、＝ｉ□＝０となる。また、ｖ８εがＶ
　ＢＥＯＮより大きくなると、カレントミラー電流１２
は入力電流１０に比例して流れる。これによってメイン
ＭＯＳトランジスタＭ１のゲート電圧ＶＧｚを下げ、該
メインＭＯＳトランジスタＭ１をオフして、パワーＭＯ
ＳＦＥＴを過電流から保護することができる。また、バ
イポーラトランジスタ２０のベース・エミッタ間の閾値
電圧Ｖ　Ｂ１１１’　をバイポーラ・トランジスタＴｒ
いＴｒ、〜Ｔｒｎの閾値電圧ＶＢＥより大きく設定して
おけば、複数個のバイポーラ・トランジスタＴｒ、〜Ｔ
ｒｎの閾値電圧にバラツキがあっても全て同時にオンさ
せることができる効果がある。Similarly to the current mirror circuit shown in FIG. 1, the current mirror circuit shown in this embodiment does not operate until the base-emitter voltage Vee becomes larger than its threshold voltage VBEON. The input current 10 and current mirror current i□ at this time are i,=i□=0. Also, v8ε is V
When it becomes larger than BEON, the current mirror current 12
flows in proportion to the input current 10. This lowers the gate voltage VGz of the main MOS transistor M1, turns off the main MOS transistor M1, and turns off the power MO.
SFET can be protected from overcurrent. Further, the threshold voltage V B111' between the base and emitter of the bipolar transistor 20 is set to the bipolar transistor Tr.
If the threshold voltage VBE of the bipolar transistors Tr, ~Trn is set higher than the threshold voltage VBE of the bipolar transistors Tr, ~Trn,
Even if there are variations in the threshold voltages of rn, there is an effect that they can all be turned on at the same time.

第８図は１本発明によるカレントミラー回路１０２のさ
らに他の実施例を示す回路であり、第１図と同一部分に
は同一符号を付し異なる部分を重点的に述べる。FIG. 8 is a circuit showing still another embodiment of the current mirror circuit 102 according to the present invention, and the same parts as in FIG. 1 are given the same reference numerals, and different parts will be mainly described.

即ち、この実施例においては、第２グループのバイポー
ラ・トランジスＴｒユからＴｒｎのコレクタを同一のバ
イポーラ・トランジスタ２１を介してカレントミラ一端
子１０２ｃに接続し、このバイポーラ・トランジスタ２
１のベースを制御端子１０２ａに接続する。そして、第
２グループの各バイポーラ・トランジスタＴｒ工〜Ｔｒ
ｎのコレクタと各バイポーラ・トランジスタＴｒ、、　
Ｔｒ、〜Ｔｒｎのベース間を直結する。That is, in this embodiment, the collectors of the bipolar transistors Tr to Trn of the second group are connected to the current mirror terminal 102c via the same bipolar transistor 21, and the bipolar transistor 2
1 is connected to the control terminal 102a. Then, each bipolar transistor Tr of the second group
n collector and each bipolar transistor Tr, ,
The bases of Tr and -Trn are directly connected.

このように構成されたカレントミラー回路１０２におい
ても、第１図のカレントミラー回路と同様にベース・エ
ミッタ電圧ＶＢＢがその閾値電圧Ｖ　ＢＥＯＮ以下の時
は動作しない。このときの入力電流ｉ。及びカレントミ
ラー電流１１は０である。Similarly to the current mirror circuit of FIG. 1, the current mirror circuit 102 configured in this manner does not operate when the base-emitter voltage VBB is less than its threshold voltage VBEON. Input current i at this time. and current mirror current 11 is zero.

また、ベース・エミッタ電圧ＶＢＥがＶ　ＢＥＯＮより
大きくなると、カレントミラー電流ｉ工は入力電流ｉ、
に比例して流れる。この時の面電流の比は、次式で表わ
される。Also, when the base-emitter voltage VBE becomes larger than VBEON, the current mirror current i becomes the input current i,
flows in proportion to. The ratio of surface currents at this time is expressed by the following formula.

ｉ、　　　ｈｐｓ”＋　　（ｎ＋１）ｈｐｓ＋　　（ｎ
＋１）・・・　（１１）上記第７図はもとより第８図の実施例においても、（１
１）式かられかるように、上述したと同様にバイポーラ
・トランジスタの電流増幅率ｂｐｓが大きければ、その
比例定数はｈＦＥに依存しなくなり、ｈＦＥのばらつき
の影響を受けない。また、この第８図の実施例において
も、バイポーラ・トランジスタ２１のベース・エミッタ
間電圧ＶＢεをバイポーラ・トランジスタＴｒ、〜Ｔｒ
ｎの閾値電圧Ｖｓｓより大きくすることにより、バイポ
ーラ・トランジスタＴｒ、〜Ｔｒｎをすべて同時にオン
できる。i, hps”+ (n+1)hps+ (n
+1)... (11) In the embodiment shown in Fig. 8 as well as in Fig. 7 above, (1
As can be seen from equation 1), as described above, if the current amplification factor bps of the bipolar transistor is large, its proportionality constant no longer depends on hFE and is not affected by variations in hFE. Also in the embodiment of FIG. 8, the base-emitter voltage VBε of the bipolar transistor 21 is set to
By setting the threshold voltage Vss to be higher than the threshold voltage Vss of n, all bipolar transistors Tr, to Trn can be turned on at the same time.

去」１１１第９図は、本発明による過電流保護機能付きパワーＭＯ
ＳＦＥＴＩＯＩの第２の実施例を示す回路図であり、第
１図と同一の部分には同一符号を付し異なる部分を重点
に述べる。Figure 9 shows a power MO with overcurrent protection function according to the present invention.
2 is a circuit diagram showing a second embodiment of SFETIOI, in which the same parts as in FIG. 1 are given the same reference numerals, and different parts will be described with emphasis.

即ち、第９図からも明らかなように、メインＭＯＳトラ
ンジスタＭ１のゲートをカレントミラーＭＯＳトランジ
スタＭ２のゲートに直結し、そして、両ＭＯＳトランジ
スタＭｌ、Ｍ２のゲートは入力抵抗Ｒｉを介してゲート
端子Ｇに接続したものである。That is, as is clear from FIG. 9, the gate of the main MOS transistor M1 is directly connected to the gate of the current mirror MOS transistor M2, and the gates of both MOS transistors M1 and M2 are connected to the gate terminal G via the input resistor Ri. It is connected to.

この実施例の過電流に対する動作は、上記第１の実施例
と同一であるが、メインＭＯＳトランジスタＭ１のゲー
トとカレントミラーＭＯＳトランジスタＭ２ゲートとが
直接接続されているため、過電流によってカレントミラ
ー回路１０２が動作しメインＭＯＳトランジスタＭ１の
ゲート電圧ＶＧｚが下がってターンオフすると、カレン
トミラーＭＯＳトランジスタＭ２のゲート電圧ＶＧｉも
下がり、そのカレントミラーＭＯＳトランジスタＭ２も
ターンオフし過電流保護回路が動作しなくなる。そのた
め、ゲート電圧ＶａいＶ（ａａが再び上昇してメインＭ
ＯＳトランジスタＭｌ、カレントミラーＭｏＳトランジ
スタＭ２がターンオンすると再び電流が流れるとともに
過電流保護回路が再度動作し始める。従って、第９図に
示す実施例では、過電流に対して電流を一定に制限でき
る効果がある。The operation of this embodiment against overcurrent is the same as that of the first embodiment, but since the gate of the main MOS transistor M1 and the gate of the current mirror MOS transistor M2 are directly connected, the overcurrent causes the current mirror circuit to 102 operates and the gate voltage VGz of the main MOS transistor M1 decreases and turns off, the gate voltage VGi of the current mirror MOS transistor M2 also decreases, and the current mirror MOS transistor M2 also turns off, causing the overcurrent protection circuit to become inoperable. Therefore, the gate voltage VaiV(aa rises again and the main M
When the OS transistor M1 and the current mirror MoS transistor M2 are turned on, current flows again and the overcurrent protection circuit starts operating again. Therefore, the embodiment shown in FIG. 9 has the effect of limiting the current to a constant value against overcurrent.

スｍ叫第１０図は、本発明による過電流保護機能付きパワーＭ
ＯＳＦＥＴ１０２の第３の実施例を示す回路図であり、
第り図と同一の部分には同一符号を付してその説明を省
略し、第１・図と異なる部分を重点に述べる。Figure 10 shows the power M with overcurrent protection function according to the present invention.
It is a circuit diagram showing a third example of OSFET 102,
The same parts as in the first figure are given the same reference numerals, and their explanations are omitted, and the parts different from the first figure will be mainly described.

この実施例が第１図と異なる点は、メインＭＯＳトラン
ジスタＭ１のゲートとカレントミラーＭｏＳトランジス
タＭ２のゲートを直結し、この両ＭｏＳトランジスタＭ
ｌ、Ｍ２のゲートを、電流飽和特性のような非線形特性
を有する非線形素子２５を介してゲート入力端子Ｇに接
続した点である。This embodiment differs from FIG. 1 in that the gate of the main MOS transistor M1 and the gate of the current mirror MoS transistor M2 are directly connected, and both MoS transistors M
1 and M2 are connected to the gate input terminal G via a nonlinear element 25 having nonlinear characteristics such as current saturation characteristics.

非線形素子２５は、接合形ＦＥＴ、ノーマリオン形ＭＯ
ＳＦＥＴ、ＴＰＴ　（薄膜トランジスタ）などから成り
、その電流１１−電圧Ｖ３（ＶＧ−ＶＧ□）は第１１図
に示すように定めである。The nonlinear element 25 is a junction type FET, a normally-on type MO
It consists of SFET, TPT (thin film transistor), etc., and its current 11-voltage V3 (VG-VG□) is determined as shown in FIG.

このようなパワーＭＯＳＦＥＴにおいては、カレントミ
ラー回路１０２が動作した時のカレントミラー電流ｉ、
を非線形素子２５を通る電流１つの飽和値より大きくな
るように設計する。このようにすれば、カレントミラー
回路１０２が動作した時の電流ｉ、が非線形素子２５に
よって制限され、その結果、ゲート電圧ＶＧ□が急激に
減少し、パワーＭＯＳＦＥＴを過電流から確実に保護す
ることができる。In such a power MOSFET, the current mirror current i when the current mirror circuit 102 operates,
is designed to be larger than the saturation value of one current passing through the nonlinear element 25. In this way, the current i when the current mirror circuit 102 operates is limited by the nonlinear element 25, and as a result, the gate voltage VG□ decreases rapidly, and the power MOSFET is reliably protected from overcurrent. Can be done.

なお、上記第１図、第７図〜第１０図に示すカレントミ
ラー回路では、第２グループのバイポーラ・トランジス
タを符号Ｔｒ□〜Ｔｒｎで示すｎ個のバイポラータ・ト
ランジスタで構成した場合について述べたが、１個のバ
イポーラ・トランジスタでもよい、但し、ポリシリコン
バイポーラ・トランジスタを用いてカレントミラー回路
を構成すると、１個のバイポーラ・トランジスタで十分
に電流ｉ工を流すことができない場合がある。この場合
には、実施例のように複数のバイポーラ・トランジスタ
を用いることが望ましい。Note that in the current mirror circuits shown in FIGS. 1 and 7 to 10 above, the case where the second group of bipolar transistors is composed of n bipolar transistors indicated by symbols Tr□ to Trn has been described. However, if a current mirror circuit is constructed using polysilicon bipolar transistors, one bipolar transistor may not be able to flow a sufficient amount of current. In this case, it is desirable to use a plurality of bipolar transistors as in the embodiment.

なお１以上ではＮチャネルローサイドスイッチについて
説明したが、Ｎチャネルハイサイドスイッチにも同様に
本発明を適用できる。さらには、全ての極性と’ｍｉを
反転すればＰチャネルローサイド、ハイサイドスイッチ
にも同様に本発明を適用できる。Note that although the N-channel low-side switch has been described above, the present invention can be similarly applied to an N-channel high-side switch. Furthermore, the present invention can be similarly applied to P-channel low-side and high-side switches by inverting all polarities and 'mi.

Ｇ０発明の詳細な説明したように本発明によれば、カレントミラーＭＯ
ＳＦＥＴを通して流れる電流を、バイポーラ・トランジ
スタなどにより構成されたゲート電圧制限用スイッチン
グ手段に直接流し、該ゲート電圧制限用スイッチング手
段を電流除動することによってメインＭＯＳＦＥＴのゲ
ート電圧を制御するよう構成したので、雰囲気温度の変
化に左右されることなくパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔを
過電流から確実に保護することができると共に、電流検
出抵抗が不要になることによって、回路設計の自由度が
大きくなり、かつ回路設計を容易になるほか、低消費電
力化できるという効果がある。また、ゲート電圧制限用
スイッチング手段が第１および第２のスイッチング素子
を有しており、これらスイッチング素子のバラツキの影
響を受けることなく、メインＭＯＳＦＥＴのゲート電圧
を負荷電流の関数として制御でき、より信頼性の高いＭ
ＯＳＦＥＴが提供できる。Detailed Description of the G0 Invention According to the present invention, the current mirror M.O.
The current flowing through the SFET is made to flow directly to the gate voltage limiting switching means constituted by a bipolar transistor or the like, and the gate voltage of the main MOSFET is controlled by removing the current from the gate voltage limiting switching means. , it is possible to reliably protect the power MOSFET from overcurrent without being affected by changes in ambient temperature, and by eliminating the need for a current detection resistor, the degree of freedom in circuit design is increased. This has the effect of making circuit design easier and reducing power consumption. Furthermore, since the gate voltage limiting switching means has the first and second switching elements, the gate voltage of the main MOSFET can be controlled as a function of the load current without being affected by variations in these switching elements. Highly reliable M
OSFET can be provided.

【図面の簡単な説明】第１図は本発明による過電流保護機能付きパワーＭＯＳ
ＦＥＴの第１の実施例を示す回路図、第２図は第１図に
相当するパワーＭＯＳＦＥＴのデバイス構造の一部を示
す構成図、第３図は第１図に相当するパワーＭＯＳＦＥ
Ｔのデバイスの一例を示す平面図、第４図は第３図に示
すパワーＭＯＳＦＥＴに用いられるバイポーラ・トラン
ジスタの拡大平面図、第Ｓ図は第４図のＶ−Ｖ＠断面図
、第６図は第２図の変形例を示すパワーＭＯＳＦＥＴデ
バイスの構成図、第７図は本発明におけるカレントミラ
ー回路の他の実施例を示す回路図、第８図は同じく本発
明におけるカレントミラー回路のさらに他の実施を示す
回路図、第９図は本発明による過電流保護機能付きパワ
ーＭＯＳＦＥＴの第２の実施例を示す回路図、第１０図
は本発明による過電流保護機能付きパワーＭＯＳＦＥＴ
の第３の実施例を示す回路図、第１１図は第３の実施例
における非線形素子の電流−電圧特性図、第１２図は従
来の過電流保護機能付きパワーＭＯＳＦＥＴの回路図、
第１３図はポリシリコン抵抗の温度特性図、第１４図は
拡散抵抗の温度特性図である。１０１：過電流保護機能付きパワーＭＯＳＦＥＴ１０２
：カレントミラー回路１０２ａ　：制御端子　　　１０２ｂ　：共通端子１０
２ｃ：カレントミラ一端子Ｍｌ：メインＭＯＳＦＥＴＭ２：カレントミラーＭＯＳＦＥＴＴ　ｒａｔ　Ｔｒ１〜Ｔｒｎ：バイポーラ・トランジス
タＲ１：入力抵抗　　　　　Ｒ１：ゲート抵抗ＲＬ：負
荷抵抗　　　　２５：非線形素子特許出頭人　　日産自
動車株式会社代理人弁理士　　　永　井　冬　紀Ｍｌ：メインＭＯｓＦＥＴＭ２：カレントミラーＭＯＳＦＥＴ第３図ＳＭ＋−８５Ｍ１′″７ＭＩ−６第十図０６Ｃ第５図第７図第８図２５：非線形素子第１２図Ｂ第１１図電圧Ｖｚ　＝　ｖａ　−ＶＧＩ第１３図菓１４図[Brief explanation of the drawings] Figure 1 shows a power MOS with overcurrent protection function according to the present invention.
A circuit diagram showing the first embodiment of the FET, FIG. 2 is a configuration diagram showing a part of the device structure of a power MOSFET corresponding to FIG. 1, and FIG. 3 is a circuit diagram showing a part of the device structure of a power MOSFET corresponding to FIG. 1.
FIG. 4 is an enlarged plan view of a bipolar transistor used in the power MOSFET shown in FIG. 3, FIG. S is a cross-sectional view along V-V in FIG. 4, and FIG. is a block diagram of a power MOSFET device showing a modification of FIG. 2, FIG. 7 is a circuit diagram showing another embodiment of the current mirror circuit according to the present invention, and FIG. 8 is a circuit diagram showing another embodiment of the current mirror circuit according to the present invention. 9 is a circuit diagram showing a second embodiment of the power MOSFET with overcurrent protection function according to the present invention, and FIG. 10 is a circuit diagram showing the power MOSFET with overcurrent protection function according to the present invention.
FIG. 11 is a current-voltage characteristic diagram of the nonlinear element in the third embodiment, FIG. 12 is a circuit diagram of a conventional power MOSFET with overcurrent protection function,
FIG. 13 is a temperature characteristic diagram of a polysilicon resistor, and FIG. 14 is a temperature characteristic diagram of a diffused resistor. 101: Power MOSFET102 with overcurrent protection function
: Current mirror circuit 102a : Control terminal 102b : Common terminal 10
2c: Current mirror one terminal Ml: Main MOSFET M2: Current mirror MOSFET Trat Tr1 to Trn: Bipolar transistor R1: Input resistance R1: Gate resistance RL: Load resistance 25: Nonlinear element patent applicant Nissan Motor Co., Ltd. Attorney Fuyuki Nagai Ml: Main MOsFET M2: Current mirror MOSFET Fig. 3 SM+-8 5M1'''7 MI-6 Fig. 10 06C Fig. 5 Fig. 7 Fig. 8 Fig. 25: Nonlinear element Fig. 12 B Fig. 11 Figure voltage Vz = va -VGI Figure 13 Figure 14

Claims

【特許請求の範囲】ゲート入力端子に入力されるゲート入力信号に応じてオ
ン・オフして負荷をスイッチングするメインＭＯＳＦＥ
Ｔと、前記メインＭＯＳＦＥＴを流れる電流に比例する電流が
流れるようにそのメインＭＯＳＦＥＴと接続されると共
に、前記ゲート入力端子に入力されるゲート入力信号に
応じてオン・オフするカレントミラーＭＯＳＦＥＴと、前記カレントミラーＭＯＳＦＥＴを通して直接流れる電
流の大きさに応じてオン制御される少なくとも第１およ
び第２のスイッチング素子を有し、第１のスイッチング
素子はオン時に前記カレントミラーＭＯＳＦＥＴを流れ
る電流に応じて第２のスイッチング素子を制御するよう
にそのカレントミラーＭＯＳＦＥＴと前記第２のスイッ
チング素子に接続され、第２のスイッチング素子はオン
時に前記カレントミラーＭＯＳＦＥＴを流れる電流に応
じて前記メインＭＯＳＦＥＴのゲート電圧を制限するよ
うに前記メインＭＯＳＦＥＴのゲートに接続されている
ゲート電圧制限用スイッチング手段とを具備することを
特徴とする過電流保護機能付きパワーＭＯＳＦＥＴ。[Claims] Main MOSFE that switches the load by turning on and off according to the gate input signal input to the gate input terminal.
T, a current mirror MOSFET connected to the main MOSFET so that a current proportional to the current flowing through the main MOSFET flows, and which is turned on and off in accordance with a gate input signal input to the gate input terminal; It has at least a first switching element and a second switching element which are turned on depending on the magnitude of the current flowing directly through the current mirror MOSFET, and the first switching element is turned on depending on the current flowing through the current mirror MOSFET when the first switching element is turned on. is connected to the current mirror MOSFET and the second switching element so as to control the switching element of the main MOSFET, and the second switching element limits the gate voltage of the main MOSFET according to the current flowing through the current mirror MOSFET when turned on. A power MOSFET with an overcurrent protection function, characterized in that it comprises a gate voltage limiting switching means connected to the gate of the main MOSFET.