JPH07161841A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07161841A JPH07161841A JP5311437A JP31143793A JPH07161841A JP H07161841 A JPH07161841 A JP H07161841A JP 5311437 A JP5311437 A JP 5311437A JP 31143793 A JP31143793 A JP 31143793A JP H07161841 A JPH07161841 A JP H07161841A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＳＲＡＭのメモリセルの面積の縮小と動作速度
の向上を実現すると同時に、駆動ＭＯＳＦＥＴと転送Ｍ
ＯＳＦＥＴのしきい値電圧を等しくそろえ、メモリセル
の動作の安定性を高める。 【構成】ｐ型半導体基板２１の表面に形成されたｎ型ソ
ース領域２６ａとｎ型ドレイン領域２６ｂの少なくとも
いずれか一方の周りに、ｐ型半導体基板２１よりも高不
純物濃度のｐ型領域２４を設けた駆動ＭＯＳＦＥＴを含
むメモリセルを有する。
の向上を実現すると同時に、駆動ＭＯＳＦＥＴと転送Ｍ
ＯＳＦＥＴのしきい値電圧を等しくそろえ、メモリセル
の動作の安定性を高める。 【構成】ｐ型半導体基板２１の表面に形成されたｎ型ソ
ース領域２６ａとｎ型ドレイン領域２６ｂの少なくとも
いずれか一方の周りに、ｐ型半導体基板２１よりも高不
純物濃度のｐ型領域２４を設けた駆動ＭＯＳＦＥＴを含
むメモリセルを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルにＭＯＳＦＥＴ（一般の絶縁ゲート電極
効果トランジスタ膜を総称してＭＯＳＦＥＴという）を
用いたスタティック型半導体記憶装置（ＳＲＡＭ）に関
する。
特にメモリセルにＭＯＳＦＥＴ（一般の絶縁ゲート電極
効果トランジスタ膜を総称してＭＯＳＦＥＴという）を
用いたスタティック型半導体記憶装置（ＳＲＡＭ）に関
する。
【０００２】
【従来の技術】ＳＲＡＭの等価回路を図７に示す。ゲー
トとドレインが互いに交差接続された駆動ＭＯＳＦＥＴ
Ｄ１、Ｄ２は、ドレインがそれぞれ負荷素子Ｌ１、Ｌ
２を介して電源線Ｖccにソースが接地線ＧＮＤに接続さ
れた一対のインバータから成るフリップフロップを構成
している。またゲート電極が共通のワード線Ｗに接続さ
れた転送ＭＯＳＦＥＴ Ａ１、Ａ２は、ソースおよびド
レインの一方がそれぞれ駆動ＭＯＳＦＥＴ Ｄ１、Ｄ２
のドレインに接続されて記憶ノード Ｎ１、Ｎ２とな
り、ソースおよびドレインの他方がそれぞれビット線
Ｂ、反転Ｂに接続されている。
トとドレインが互いに交差接続された駆動ＭＯＳＦＥＴ
Ｄ１、Ｄ２は、ドレインがそれぞれ負荷素子Ｌ１、Ｌ
２を介して電源線Ｖccにソースが接地線ＧＮＤに接続さ
れた一対のインバータから成るフリップフロップを構成
している。またゲート電極が共通のワード線Ｗに接続さ
れた転送ＭＯＳＦＥＴ Ａ１、Ａ２は、ソースおよびド
レインの一方がそれぞれ駆動ＭＯＳＦＥＴ Ｄ１、Ｄ２
のドレインに接続されて記憶ノード Ｎ１、Ｎ２とな
り、ソースおよびドレインの他方がそれぞれビット線
Ｂ、反転Ｂに接続されている。
【０００３】図５は接地線、電源線、ビット線および負
荷素子を省略したＳＲＡＭメモリセルの平面図である。
それぞれのソースおよびドレインとなる拡散層１２とそ
れぞれのチャネル領域上でゲートとなるゲート配線層１
４により、駆動ＭＯＳＦＥＴＤ１、Ｄ２と転送ＭＯＳＦ
ＥＴ Ａ１，Ａ２が構成され、拡散層１２は接続孔１３
を介してゲート配線層１４に、接続孔１７および１８を
介してそれぞれ図示しない接地線およびビット線に接続
されている。
荷素子を省略したＳＲＡＭメモリセルの平面図である。
それぞれのソースおよびドレインとなる拡散層１２とそ
れぞれのチャネル領域上でゲートとなるゲート配線層１
４により、駆動ＭＯＳＦＥＴＤ１、Ｄ２と転送ＭＯＳＦ
ＥＴ Ａ１，Ａ２が構成され、拡散層１２は接続孔１３
を介してゲート配線層１４に、接続孔１７および１８を
介してそれぞれ図示しない接地線およびビット線に接続
されている。
【０００４】図６（ａ）は駆動ＭＯＳＦＥＴ Ｄ１，Ｄ
２の断面図、図６（ｂ）は転送ＭＯＳＦＥＴ Ａ１，Ａ
２の断面図であり、それぞれ図５におけるＡ−Ａ′記号
方向、Ｂ−Ｂ′方向の断面を示している。
２の断面図、図６（ｂ）は転送ＭＯＳＦＥＴ Ａ１，Ａ
２の断面図であり、それぞれ図５におけるＡ−Ａ′記号
方向、Ｂ−Ｂ′方向の断面を示している。
【０００５】図６（ａ）、（ｂ）において、約１×１０
17ｃｍ-3の濃度のＰ型シリコン基板２１の表面には厚さ
１０ｎｍのゲート酸化膜２２を介して厚さ２００ｎｍの
多結晶シリコンのゲートで極２３が形成されている。ゲ
ート電極２３の側面には幅１００ｎｍの酸化膜側壁２５
が形成されており、ゲート電極２３を形成後にリンを導
入して各ソース・ドレインのｎ- 部を設け、酸化膜側壁
２５を形成後にヒ素をイオン注入して各ソース・ドレイ
ンのｎ+ 部を設けることによりｎ型ソース領域２６ａ、
ｎ型ドレイン領域２６ｂならびにｎ型ソースおよびドレ
イン領域２６ｃ，２６ｃが形成される。このときリンの
濃度は１×１０18ｃｍ-3前後に、ヒ素の濃度は１×１０
20ｃｍ-3前後に設定される。
17ｃｍ-3の濃度のＰ型シリコン基板２１の表面には厚さ
１０ｎｍのゲート酸化膜２２を介して厚さ２００ｎｍの
多結晶シリコンのゲートで極２３が形成されている。ゲ
ート電極２３の側面には幅１００ｎｍの酸化膜側壁２５
が形成されており、ゲート電極２３を形成後にリンを導
入して各ソース・ドレインのｎ- 部を設け、酸化膜側壁
２５を形成後にヒ素をイオン注入して各ソース・ドレイ
ンのｎ+ 部を設けることによりｎ型ソース領域２６ａ、
ｎ型ドレイン領域２６ｂならびにｎ型ソースおよびドレ
イン領域２６ｃ，２６ｃが形成される。このときリンの
濃度は１×１０18ｃｍ-3前後に、ヒ素の濃度は１×１０
20ｃｍ-3前後に設定される。
【０００６】
【発明が解決しようとする課題】以上に述べたＳＲＡＭ
のメモリセルの駆動ＭＯＳＦＥＴ Ｄ１，Ｄ２と転送Ｍ
ＯＳＦＥＴ Ａ１，Ａ２は、通常図５に示したようにゲ
ート長とゲート幅を変えて設計される。駆動ＭＯＳＦＥ
Ｔのゲート長とゲート幅をそれぞれＬｄ、Ｗｄ、転送Ｍ
ＯＳＦＥＴのゲート長とゲート幅をそれぞれＬａ、Ｗａ
とすれば、メモリセルを安定して動作させるためには
（Ｗｄ／Ｌｄ）／（Ｗａ／Ｌａ）で与えられるセルレシ
オを最低３程度確保する必要があり、このためＬａ、Ｗ
ｄはＬｄ、Ｗａの１．５〜２倍程度になるように設計さ
れるのが普通になっている。
のメモリセルの駆動ＭＯＳＦＥＴ Ｄ１，Ｄ２と転送Ｍ
ＯＳＦＥＴ Ａ１，Ａ２は、通常図５に示したようにゲ
ート長とゲート幅を変えて設計される。駆動ＭＯＳＦＥ
Ｔのゲート長とゲート幅をそれぞれＬｄ、Ｗｄ、転送Ｍ
ＯＳＦＥＴのゲート長とゲート幅をそれぞれＬａ、Ｗａ
とすれば、メモリセルを安定して動作させるためには
（Ｗｄ／Ｌｄ）／（Ｗａ／Ｌａ）で与えられるセルレシ
オを最低３程度確保する必要があり、このためＬａ、Ｗ
ｄはＬｄ、Ｗａの１．５〜２倍程度になるように設計さ
れるのが普通になっている。
【０００７】ここで注意すべきはＭＯＳＦＥＴのしきい
値電圧は短チャネル効果によりゲート長が短くなるにし
たがって低下するため、前述のように設計されたメモリ
セルでは駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴのしきい
値電圧が異なることである。例えばＬｄ＝Ｗａ＝０．４
μｍ、Ｌａ＝０．６μｍ、Ｗｄ＝０．８μｍのときセル
レシオは３であるが、駆動ＭＯＳＦＥＴのしきい値電圧
は転送ＭＯＳＦＥＴのしきい値電圧よりも０．１〜０．
２Ｖ程度低くなることが確認されている。
値電圧は短チャネル効果によりゲート長が短くなるにし
たがって低下するため、前述のように設計されたメモリ
セルでは駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴのしきい
値電圧が異なることである。例えばＬｄ＝Ｗａ＝０．４
μｍ、Ｌａ＝０．６μｍ、Ｗｄ＝０．８μｍのときセル
レシオは３であるが、駆動ＭＯＳＦＥＴのしきい値電圧
は転送ＭＯＳＦＥＴのしきい値電圧よりも０．１〜０．
２Ｖ程度低くなることが確認されている。
【０００８】しいき値電圧の下限は、チップ全体で許容
されるスタンバイリーク電流値、チップ全体で用いられ
ているＭＯＳＦＥＴのチャネル幅の総計およびＭＯＳＦ
ＥＴのサブスレッショルド特性から決定される。この値
を仮に０．６Ｖとすると、前述の理由により転送ＭＯＳ
ＦＥＴのしきい値電圧０．７Ｖ〜０．８Ｖに設定しなけ
ればならない。
されるスタンバイリーク電流値、チップ全体で用いられ
ているＭＯＳＦＥＴのチャネル幅の総計およびＭＯＳＦ
ＥＴのサブスレッショルド特性から決定される。この値
を仮に０．６Ｖとすると、前述の理由により転送ＭＯＳ
ＦＥＴのしきい値電圧０．７Ｖ〜０．８Ｖに設定しなけ
ればならない。
【０００９】一方転送ＭＯＳＦＥＴのしきい値電圧が高
くなると別の問題が発生する。図７において、一方のビ
ット線（Ｂ）を電源電圧に、他方のビット線（反転Ｂ）
を接地電位にして記憶ノードＮ１、Ｎ２にそれぞれ高レ
ベル、低レベルのデータを書き込む場合を考える。記憶
ノードＮ１の電位は電源電圧から転送ＭＯＳＦＥＴＡ１
のしきい値電圧を差し引いた値になるため、転送ＭＯＳ
ＦＥＴ Ａ１のしきい値電圧が高くなると、記憶ノード
Ｎ１の電位はその分だけ低くなる。これはメモリセルの
動作の安定性を劣化させることを意味する。
くなると別の問題が発生する。図７において、一方のビ
ット線（Ｂ）を電源電圧に、他方のビット線（反転Ｂ）
を接地電位にして記憶ノードＮ１、Ｎ２にそれぞれ高レ
ベル、低レベルのデータを書き込む場合を考える。記憶
ノードＮ１の電位は電源電圧から転送ＭＯＳＦＥＴＡ１
のしきい値電圧を差し引いた値になるため、転送ＭＯＳ
ＦＥＴ Ａ１のしきい値電圧が高くなると、記憶ノード
Ｎ１の電位はその分だけ低くなる。これはメモリセルの
動作の安定性を劣化させることを意味する。
【００１０】したがって駆動ＭＯＳＦＥＴと転送ＭＯＳ
ＦＥＴのしきい値電圧は、サブスレッショルド特性など
により規定される下限値に等しくそろえることが望まし
いのであるが、これを従来の構造で実現するのは困難で
ある。
ＦＥＴのしきい値電圧は、サブスレッショルド特性など
により規定される下限値に等しくそろえることが望まし
いのであるが、これを従来の構造で実現するのは困難で
ある。
【００１１】またメモリセルの面積の縮小及び動作速度
の向上を目的として、主に駆動ＭＯＳＦＥＴのゲート長
を短くする場合に問題となるのがパンチスルーである。
ＭＯＳＦＥＴのしきい値電圧が短チャネル効果によっ
て、ゲート長が短くなるにしたがって低下することは前
述した通りであるが、短チャネル効果が大きくなるとド
レイン電界の影響がソース領域にまで及び、ゲート電圧
でドレイン電流を制御できない状態になる。これがパン
チスルーであり、パンチスルーを防止することはＭＯＳ
ＦＥＴの微細化に際して非常に重要な課題となってい
る。
の向上を目的として、主に駆動ＭＯＳＦＥＴのゲート長
を短くする場合に問題となるのがパンチスルーである。
ＭＯＳＦＥＴのしきい値電圧が短チャネル効果によっ
て、ゲート長が短くなるにしたがって低下することは前
述した通りであるが、短チャネル効果が大きくなるとド
レイン電界の影響がソース領域にまで及び、ゲート電圧
でドレイン電流を制御できない状態になる。これがパン
チスルーであり、パンチスルーを防止することはＭＯＳ
ＦＥＴの微細化に際して非常に重要な課題となってい
る。
【００１２】
【課題を解決するための手段】本発明のＳＲＡＭは、第
一導電型の半導体基板表面に形成された第二導電型のソ
ース領域とドレイン領域の少なくともいずれか一方の領
域の周りに、前記半導体基板よりも高不純物濃度の第一
導電型領域を設けた駆動ＭＯＳＦＥＴを備えたメモリセ
ルを有している。
一導電型の半導体基板表面に形成された第二導電型のソ
ース領域とドレイン領域の少なくともいずれか一方の領
域の周りに、前記半導体基板よりも高不純物濃度の第一
導電型領域を設けた駆動ＭＯＳＦＥＴを備えたメモリセ
ルを有している。
【００１３】この高不純物濃度の第一導電型領域は、ソ
ース領域およびドレイン領域の少なくともいずれか一方
の領域のチャネル領域に対抗する部分の周りに設けるこ
とが好ましい。例えば、ソース領域およびドレイン領域
の少なくともいずれか一方の領域が低濃度の部分と高濃
度の部分とを有するＬＤＤ構造であり、チャネル領域に
対向する部分が低濃度の部分であり、高不純物濃度の第
一導電型領域は前記低濃度の部分底面からチャネルに接
する面の周りに設けることができる。
ース領域およびドレイン領域の少なくともいずれか一方
の領域のチャネル領域に対抗する部分の周りに設けるこ
とが好ましい。例えば、ソース領域およびドレイン領域
の少なくともいずれか一方の領域が低濃度の部分と高濃
度の部分とを有するＬＤＤ構造であり、チャネル領域に
対向する部分が低濃度の部分であり、高不純物濃度の第
一導電型領域は前記低濃度の部分底面からチャネルに接
する面の周りに設けることができる。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は接地線、電源線、ビット線および負荷素子を
省略した本発明の第１の実施例のＳＲＡＭのメモリセル
の平面図である。それぞれソースおよびドレインとなる
拡散層１２とそれぞれチャネル領域上でゲート電極とな
るゲート配線層１４により、駆動ＭＯＳＦＥＴ Ｄ１，
Ｄ２と転送ＭＯＳＦＥＴ Ａ１，Ａ２が構成され、拡散
層１２は接続孔１３を介してゲート配線層１４に、接続
孔１７および１８を介してそれぞれ図示しない接地線お
よびビット線に接続されている。
る。図１は接地線、電源線、ビット線および負荷素子を
省略した本発明の第１の実施例のＳＲＡＭのメモリセル
の平面図である。それぞれソースおよびドレインとなる
拡散層１２とそれぞれチャネル領域上でゲート電極とな
るゲート配線層１４により、駆動ＭＯＳＦＥＴ Ｄ１，
Ｄ２と転送ＭＯＳＦＥＴ Ａ１，Ａ２が構成され、拡散
層１２は接続孔１３を介してゲート配線層１４に、接続
孔１７および１８を介してそれぞれ図示しない接地線お
よびビット線に接続されている。
【００１５】図２（ａ）は駆動ＭＯＳＦＥＴ Ｄ１，Ｄ
２の断面図、図２（ｂ）は転送ＭＯＳＦＥＴ Ａ１，Ａ
２の断面図であり、それぞれ図１におけるＡ−Ａ’方
向、Ｂ−Ｂ’方向の断面を示している。
２の断面図、図２（ｂ）は転送ＭＯＳＦＥＴ Ａ１，Ａ
２の断面図であり、それぞれ図１におけるＡ−Ａ’方
向、Ｂ−Ｂ’方向の断面を示している。
【００１６】図１（ａ）、（ｂ）において、約１×１０
17ｃｍ-3の不純物濃度のｐ型シリコン基板２１の表面に
は厚さ１０ｎｍのゲート酸化膜２２を介して厚さ２００
ｎｍの多結晶シリコンのゲート電極２３が形成されてい
る。ゲート電極２３の側面には幅１００ｎｍの酸化膜側
壁２５が形成されており、ゲート電極２３を形成後にリ
ンを導入して各ソース・ドレインのｎ- 部を設け、酸化
膜側壁２５を形成後にヒ素をイオン注入して各ソース・
ドレインのｎ+ 部を設けることによりＬＤＤ型のｎ型ソ
ース領域２６ａ、ｎ型ドレイン領域２６ｂおよびｎ型ソ
ースおよびドレイン領域２６ｃ，２６ｃが形成される。
17ｃｍ-3の不純物濃度のｐ型シリコン基板２１の表面に
は厚さ１０ｎｍのゲート酸化膜２２を介して厚さ２００
ｎｍの多結晶シリコンのゲート電極２３が形成されてい
る。ゲート電極２３の側面には幅１００ｎｍの酸化膜側
壁２５が形成されており、ゲート電極２３を形成後にリ
ンを導入して各ソース・ドレインのｎ- 部を設け、酸化
膜側壁２５を形成後にヒ素をイオン注入して各ソース・
ドレインのｎ+ 部を設けることによりＬＤＤ型のｎ型ソ
ース領域２６ａ、ｎ型ドレイン領域２６ｂおよびｎ型ソ
ースおよびドレイン領域２６ｃ，２６ｃが形成される。
【００１７】またゲート電極２３を形成後に、図１に示
したｐ型不純物のイオン注入領域１５に選択的にボロン
をイオン注入することにより、駆動ＭＯＳＦＥＴのｎ型
ソース領域２６ａ、ｎ型ドレイン領域２６ｂの周りにの
み、ｐ型シリコン基板２１よりも高い不純物濃度のｐ型
領域２４がソース・ドレイン領域２６ａ，２６ｂのチャ
ネル領域に対向して接するｎ- 部を囲んで形成される。
以上においてリンの濃度は１×１０18ｃｍ-3前後に、ヒ
素の濃度は１×１０20ｃｍ-3前後に、そしてボロンの濃
度は１×１０18ｃｍ-3前後に設定される。この高不純物
濃度のｐ型領域２４は一般にポケットもしくはハローと
呼ばれており、チャネル領域やソース領域に及ぼすドレ
イン電界の影響を軽減して短チャネル効果やパンチスル
ーを抑えるようにはたらくものである。
したｐ型不純物のイオン注入領域１５に選択的にボロン
をイオン注入することにより、駆動ＭＯＳＦＥＴのｎ型
ソース領域２６ａ、ｎ型ドレイン領域２６ｂの周りにの
み、ｐ型シリコン基板２１よりも高い不純物濃度のｐ型
領域２４がソース・ドレイン領域２６ａ，２６ｂのチャ
ネル領域に対向して接するｎ- 部を囲んで形成される。
以上においてリンの濃度は１×１０18ｃｍ-3前後に、ヒ
素の濃度は１×１０20ｃｍ-3前後に、そしてボロンの濃
度は１×１０18ｃｍ-3前後に設定される。この高不純物
濃度のｐ型領域２４は一般にポケットもしくはハローと
呼ばれており、チャネル領域やソース領域に及ぼすドレ
イン電界の影響を軽減して短チャネル効果やパンチスル
ーを抑えるようにはたらくものである。
【００１８】したがって図１に示すように、駆動ＭＯＳ
ＦＥＴ Ｄ１，Ｄ２のゲート長Ｌｄを従来例に比べて短
く設計することができるようになり、同時にセルレシオ
を一定に保ったまま転送ＭＯＳＦＥＴ Ａ１，Ａ２のゲ
ート長Ｌａも短く設計することができるようになる。
ＦＥＴ Ｄ１，Ｄ２のゲート長Ｌｄを従来例に比べて短
く設計することができるようになり、同時にセルレシオ
を一定に保ったまま転送ＭＯＳＦＥＴ Ａ１，Ａ２のゲ
ート長Ｌａも短く設計することができるようになる。
【００１９】このようにしてメモリセルの面積の縮小お
よび動作速度の向上が可能になるのである。
よび動作速度の向上が可能になるのである。
【００２０】また高い不純物濃度のｐ型領域２４は短チ
ャネル効果やパンチスルーを抑えるだけではなく、チャ
ネル領域の端部の基板濃度が高くなることによってしき
い値電圧を上昇させるはたらきがある。
ャネル効果やパンチスルーを抑えるだけではなく、チャ
ネル領域の端部の基板濃度が高くなることによってしき
い値電圧を上昇させるはたらきがある。
【００２１】例えば、エネルギー２５ｋｅＶ，ドース量
１×１０13〜２×１０13ｃｍ-2でボロンをイオン注入し
た場合、しきい値電圧は０．１〜０．２Ｖ程度上昇する
ことが確認されている。この値は従来例で説明した転送
ＭＯＳＦＥＴに対する駆動ＭＯＳＦＥＴのしきい値電圧
の低下分にほぼ等しく、したがってドース量を調整する
ことによって、駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴの
しきい値電圧を、サブスレッショルド特性などにより規
定される下限値に等しくそろえることができるようにな
る。このようにしてメモリセルの動作の安定性を高める
ことが可能になる。
１×１０13〜２×１０13ｃｍ-2でボロンをイオン注入し
た場合、しきい値電圧は０．１〜０．２Ｖ程度上昇する
ことが確認されている。この値は従来例で説明した転送
ＭＯＳＦＥＴに対する駆動ＭＯＳＦＥＴのしきい値電圧
の低下分にほぼ等しく、したがってドース量を調整する
ことによって、駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴの
しきい値電圧を、サブスレッショルド特性などにより規
定される下限値に等しくそろえることができるようにな
る。このようにしてメモリセルの動作の安定性を高める
ことが可能になる。
【００２２】図３は第２の実施例のＳＲＡＭのメモリセ
ルの平面図であり、図４（ａ）は図３におけるＡ−Ａ’
方向の駆動ＭＯＳＦＥＴの断面図、図４（ｂ）図３にお
ける転送ＭＯＳＦＥＴのＢ−Ｂ’方向の断面図である。
第１の実施例との相違点は図３のｐ型不純物のイオン注
入領域１５が駆動ＭＯＳＦＥＴのソース領域１６ａに限
定されていること、したがって図４（ａ），（ｂ）に示
したように駆動ＭＯＳＦＥＴのｎ型ソース領域２６ａの
チャネル領域に対向する（接する）ｎ- 部の周りにの
み、ｐ型シリコン基板２１よりも高不純物濃度のｐ型領
域２４が形成されていることである。
ルの平面図であり、図４（ａ）は図３におけるＡ−Ａ’
方向の駆動ＭＯＳＦＥＴの断面図、図４（ｂ）図３にお
ける転送ＭＯＳＦＥＴのＢ−Ｂ’方向の断面図である。
第１の実施例との相違点は図３のｐ型不純物のイオン注
入領域１５が駆動ＭＯＳＦＥＴのソース領域１６ａに限
定されていること、したがって図４（ａ），（ｂ）に示
したように駆動ＭＯＳＦＥＴのｎ型ソース領域２６ａの
チャネル領域に対向する（接する）ｎ- 部の周りにの
み、ｐ型シリコン基板２１よりも高不純物濃度のｐ型領
域２４が形成されていることである。
【００２３】短チャネル効果の抑制としきい値電圧の上
昇は主としてソース側の高濃度ｐ型領域に起因するた
め、第２の実施例でも前述の課題を解決することが可能
であるばかりではなく、この実施例を用いれば、ドレイ
ン側の高不純物濃度ｐ型領域が存在することによって生
じるホットキャリアの発生の増加や接合容量の増加など
の弊害を防止することができるようになる。
昇は主としてソース側の高濃度ｐ型領域に起因するた
め、第２の実施例でも前述の課題を解決することが可能
であるばかりではなく、この実施例を用いれば、ドレイ
ン側の高不純物濃度ｐ型領域が存在することによって生
じるホットキャリアの発生の増加や接合容量の増加など
の弊害を防止することができるようになる。
【００２４】
【発明の効果】以上説明したように本発明のＳＲＡＭ
は、第一導電型の半導体基板表面に形成された第二導電
型のソース領域とドレイン領域の少なくともいずれか一
方の周りに、前記半導体基板よりも高不純物濃度の第一
導電型領域を設けた駆動ＭＯＳＦＥＴを備えたメモリセ
ルを有している。これにより、駆動ＭＯＳＦＥＴの短チ
ャネル効果が抑制されるため、駆動ＭＯＳＦＥＴと転送
ＭＯＳＦＥＴのゲート長を短くすることができ、メモリ
セルの面積の縮小と動作速度の向上が実現できる効果が
ある。
は、第一導電型の半導体基板表面に形成された第二導電
型のソース領域とドレイン領域の少なくともいずれか一
方の周りに、前記半導体基板よりも高不純物濃度の第一
導電型領域を設けた駆動ＭＯＳＦＥＴを備えたメモリセ
ルを有している。これにより、駆動ＭＯＳＦＥＴの短チ
ャネル効果が抑制されるため、駆動ＭＯＳＦＥＴと転送
ＭＯＳＦＥＴのゲート長を短くすることができ、メモリ
セルの面積の縮小と動作速度の向上が実現できる効果が
ある。
【００２５】また駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴ
のしきい値電圧をサブスレッショルド特性などにより規
定される下限値に等しくそろえることができるため、メ
モリセルの動作の安定性を高めることが可能になる効果
がある。
のしきい値電圧をサブスレッショルド特性などにより規
定される下限値に等しくそろえることができるため、メ
モリセルの動作の安定性を高めることが可能になる効果
がある。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第１の実施例を示す断面図である。
【図３】本発明の第２の実施例を示す平面図である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】従来技術を示す平面レイアウト図である。
【図６】従来技術を示す断面図である。
【図７】ＳＲＡＭのメモリセルの等価回路図である。
１２ 拡散層 １３ 拡散層ゲート配線間の接続孔 １４ ゲート配線層 １５ ｐ型不純物のイオン注入領域 １６ａ 駆動ＭＯＳＦＥＴのソース領域 １６ｂ 駆動ＭＯＳＦＥＴのドレイン領域 Ａ１，Ａ２ 転送ＭＯＳＦＥＴ Ｄ１，Ｄ２ 駆動ＭＯＳＦＥＴ １７ 拡散層−接地線間接続孔 １８ 拡散層−ビット線間の接続孔 ２１ ｐ型シリコン基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ 高不純物濃度ｐ型領域 ２５ 酸化膜側壁 ２６ａ 駆動ＭＯＳＦＥＴのｎ型ソース領域 ２６ｂ 駆動ＭＯＳＦＥＴのｎ型ドレイン領域 ２６ｃ 転送ＭＯＳＦＥＴのｎ型ソース・ドレイン領
域 Ｌ１，Ｌ２ 負荷素子 Ｎ１，Ｎ２ 記憶ノード Ｗ ワード線 Ｂ，反転Ｂ ビット線 ＶCC 電源線 ＧＮＤ 接地線
域 Ｌ１，Ｌ２ 負荷素子 Ｎ１，Ｎ２ 記憶ノード Ｗ ワード線 Ｂ，反転Ｂ ビット線 ＶCC 電源線 ＧＮＤ 接地線
Claims (5)
- 【請求項１】 第一導電型の半導体基板表面に形成され
た第二導電型のソース領域とドレイン領域を有する駆動
ＭＯＳＦＥＴと、前記ドレイン領域に一端を接続された
負荷素子とをそれぞれ有する一対のインバータから成る
フリップフロップ、および前記ドレイン領域に接続され
た第二導電型のソース・ドレイン領域の一方の領域と、
ビット線に接続された第二導電型のソース・ドレイン領
域の他方の領域とをそれぞれ有する一対の転送ＭＯＳＦ
ＥＴを備え、前記駆動ＭＯＳＦＥＴの前記ソース領域お
よび前記ドレイン領域の少なくともいずれか一方の領域
周りに、前記半導体基板よりも高不純物濃度の第一導電
型領域を設けたメモリセルを有することを特徴とするス
タティック型の半導体記憶装置。 - 【請求項２】 前記高不純物濃度の第一導電型領域は、
前記ソース領域および前記ドレイン領域の少なくともい
ずれか一方の領域のチャネル領域に対応する部分の回り
に設けたことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記ソース領域および前記ドレイン領域
の少なくともいずれか一方の領域は低濃度の部分と高濃
度の部分とを有するＬＤＤ構造であり、チャネル領域に
対向する部分が前記低濃度の部分であり、前記高不純物
濃度の第一導電型領域は前記低濃度の部分の底面から前
記チャネルに接する面の周りに設けたことを特徴とする
請求項１もしくは請求項２に記載の半導体記憶装置。 - 【請求項４】 前記高不純物濃度の第一導電型領域は前
記ソース領域および前記ドレイン領域の両領域の周りに
設けたことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 前記高不純物濃度の第一導電型領域は前
記ソース領域および前記ドレイン領域のうちソース領域
のみの周りに設けたことを特徴とする請求項１に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311437A JP2682411B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311437A JP2682411B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161841A true JPH07161841A (ja) | 1995-06-23 |
| JP2682411B2 JP2682411B2 (ja) | 1997-11-26 |
Family
ID=18017209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311437A Expired - Fee Related JP2682411B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682411B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251173A (ja) * | 2001-06-05 | 2007-09-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2013018156A1 (ja) * | 2011-07-29 | 2013-02-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2014026458A1 (zh) * | 2012-08-15 | 2014-02-20 | 中国科学院上海微***与信息技术研究所 | 一种六晶体管静态随机存储器单元及其制作方法 |
| JP2017005281A (ja) * | 1999-05-12 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304274A (ja) * | 1991-06-19 | 1993-11-16 | Nec Corp | スタティック型半導体記憶装置 |
-
1993
- 1993-12-13 JP JP5311437A patent/JP2682411B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9985038B2 (en) | 1999-05-12 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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| US10032781B2 (en) | 2011-07-29 | 2018-07-24 | Renesas Electronics Corporation | Static random access memory device with halo regions having different impurity concentrations |
| US10217751B2 (en) | 2011-07-29 | 2019-02-26 | Renesas Electronics Corporation | Static random access memory device with halo regions having different impurity concentrations |
| US10510761B2 (en) | 2011-07-29 | 2019-12-17 | Renesas Electronics Corporation | Static random access memory device with halo regions having different impurity concentrations |
| WO2014026458A1 (zh) * | 2012-08-15 | 2014-02-20 | 中国科学院上海微***与信息技术研究所 | 一种六晶体管静态随机存储器单元及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682411B2 (ja) | 1997-11-26 |
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