JPH07161816A - Semiconductor device - Google Patents
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- JPH07161816A JPH07161816A JP34004193A JP34004193A JPH07161816A JP H07161816 A JPH07161816 A JP H07161816A JP 34004193 A JP34004193 A JP 34004193A JP 34004193 A JP34004193 A JP 34004193A JP H07161816 A JPH07161816 A JP H07161816A
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- insulating film
- interlayer insulating
- transistor element
- impurity
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は基板上に集積形成された
トランジスタ素子からなる半導体装置に関する。より詳
しくは、トランジスタ素子を被覆する層間絶縁膜に形成
されるコンタクトホールの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device composed of transistor elements integratedly formed on a substrate. More specifically, it relates to a structure of a contact hole formed in an interlayer insulating film covering a transistor element.
【０００２】[0002]
【従来の技術】本発明の背景を明らかにする為、図６を
参照して従来の半導体装置の一般的な製造方法及び構造
を簡潔に説明する。図示する様に工程Ａで、Ｐ−型の半
導体基板１０１の表面に、ゲート絶縁膜１０２を介して
ゲート電極１０３をパタニング形成する。ゲート電極１
０３の両側に例えばイオン注入法で不純物イオンを高濃
度注入し、Ｎ＋型のソース領域１０４及びドレイン領域
１０５を形成する。以上により絶縁ゲート電界効果型の
薄膜トランジスタ素子の基本構造が得られる。この薄膜
トランジスタ素子の表面を層間絶縁膜１０６で被覆す
る。層間絶縁膜１０６は不純物としてリン又はボロンを
含有するガラス膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）からな
る。これらの不純物含有ガラス膜は加熱処理により流動
しリフロー効果を奏して、半導体基板１０１表面の平坦
化に寄与する。特に不純物としてリンを含有させた場合
には、薄膜トランジスタ素子の動作特性に悪影響を及ぼ
すＮａイオン等を遮断する事ができる。2. Description of the Related Art In order to clarify the background of the present invention, a general method and structure for manufacturing a conventional semiconductor device will be briefly described with reference to FIG. As shown in the figure, in step A, a gate electrode 103 is patterned on the surface of a P− type semiconductor substrate 101 with a gate insulating film 102 interposed therebetween. Gate electrode 1
Impurity ions are implanted at a high concentration into both sides of 03 by, for example, an ion implantation method to form an N + type source region 104 and drain region 105. As described above, the basic structure of the insulated gate field effect type thin film transistor element is obtained. The surface of this thin film transistor element is covered with an interlayer insulating film 106. The interlayer insulating film 106 is made of a glass film (PSG, BSG, BPSG) containing phosphorus or boron as an impurity. These impurity-containing glass films flow by the heat treatment and have a reflow effect, which contributes to flattening the surface of the semiconductor substrate 101. Particularly, when phosphorus is contained as an impurity, it is possible to block Na ions and the like which adversely affect the operating characteristics of the thin film transistor element.
【０００３】次に工程Ｂで、層間絶縁膜１０６の上にレ
ジスト１０７を塗布する。次いでフォトレジスト１０７
を露光現像処理し所定の形状にパタニングする。続いて
パタニングされたフォトレジスト１０７を介してウェッ
トエッチングを行ない、層間絶縁膜１０６にコンタクト
ホール１０８を開口する。Next, in step B, a resist 107 is applied on the interlayer insulating film 106. Then photoresist 107
Is subjected to an exposure and development process and patterned into a predetermined shape. Then, wet etching is performed through the patterned photoresist 107 to open a contact hole 108 in the interlayer insulating film 106.
【０００４】最後に工程Ｃで、使用済みとなったフォト
レジスト１０７を除去した後金属膜を成膜する。この金
属膜を所定の形状にパタニングして、ソース領域１０４
及びドレイン領域１０５に電気接続する配線１０９に加
工する。Finally, in step C, the used photoresist 107 is removed and then a metal film is formed. The metal film is patterned into a predetermined shape to form the source region 104.
And a wiring 109 electrically connected to the drain region 105.
【０００５】[0005]
【発明が解決しようとする課題】引き続き図６を参照し
て従来構造の問題点を簡潔に説明する。工程Ｂに示す様
に、コンタクトホール１０８を開口する為層間絶縁膜１
０６の上にはフォトレジスト１０７が塗布される。一般
に層間絶縁膜１０６とフォトレジスト１０７の密着性は
良好である。この為、フォトレジスト１０７を介して層
間絶縁膜１０６のウェットエッチングを行なった場合、
接着界面近傍のエッチング速度が内部に比べて遅くな
る。この結果開口したコンタクトホール１０８の端部に
オーバハング１１０が生じる。工程Ｃに示す様に、この
オーバハング１１０により配線１０９のステップカバレ
ッジが悪くなり断線故障等の原因になるという課題があ
る。又、コンタクトホール１０８の湾曲した端面にスト
レスが集中しクラックが発生する原因となる。このクラ
ックを介してエッチング処理液等の薬液が滲み込み、ト
ランジスタ素子を汚染するという課題がある。The problem of the conventional structure will be briefly described with reference to FIG. As shown in step B, the interlayer insulating film 1 is formed to open the contact hole 108.
Photoresist 107 is applied on 06. Generally, the adhesion between the interlayer insulating film 106 and the photoresist 107 is good. Therefore, when the interlayer insulating film 106 is wet-etched through the photoresist 107,
The etching rate in the vicinity of the adhesive interface becomes slower than that in the inside. As a result, an overhang 110 is generated at the end of the opened contact hole 108. As shown in step C, there is a problem that the step coverage of the wiring 109 is deteriorated due to the overhang 110, which causes a disconnection failure or the like. In addition, stress concentrates on the curved end surface of the contact hole 108, causing cracks. A chemical solution such as an etching solution permeates through the cracks and contaminates the transistor element.
【０００６】[0006]
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる半導体装置は基本的な構成として基板上に集積形成
されたトランジスタ素子を含んでいる。個々のトランジ
スタ素子は不純物を含有した層間絶縁膜により被覆され
ている。この層間絶縁膜に開口したコンタクトホールを
介して配線が個々のトランジスタ素子に接続している。
本発明の特徴事項として、前記層間絶縁膜は上部で高く
下部で低い不純物含有濃度を有しており、エッチングに
よりテーパ状のコンタクトホールを開口可能としてい
る。前記トランジスタ素子は半導体基板上に集積形成さ
れている。あるいは、絶縁基板上に成膜された半導体薄
膜に形成した薄膜トランジスタ素子であっても良い。前
記層間絶縁膜は不純物としてリン又はボロンを含有する
ガラス膜からなる。Means for Solving the Problems In order to solve the above-mentioned problems of the conventional technique, the following means were taken. That is, the semiconductor device according to the present invention includes a transistor element integratedly formed on the substrate as a basic structure. Each transistor element is covered with an interlayer insulating film containing impurities. Wiring is connected to each transistor element through a contact hole opened in the interlayer insulating film.
As a feature of the present invention, the interlayer insulating film has a high impurity concentration in the upper portion and a low impurity concentration in the lower portion, and a tapered contact hole can be opened by etching. The transistor element is integrally formed on a semiconductor substrate. Alternatively, it may be a thin film transistor element formed on a semiconductor thin film formed on an insulating substrate. The interlayer insulating film is a glass film containing phosphorus or boron as an impurity.
【０００７】[0007]
【作用】一般に層間絶縁膜をウェットエッチングする場
合、不純物含有濃度に比例してエッチング速度が速くな
る。そこで本発明では層間絶縁膜下部の不純物含有濃度
を低くする事によりエッチング速度を比較的遅くすると
ともに、層間絶縁膜上部の不純物濃度を高くする事によ
りエッチング速度を早めている。これによりフォトレジ
ストとの強固な密着性に関わらず層間絶縁膜の上部は速
やかにエッチングされる一方、下部でのウェットエッチ
ングが穏やかになる。この結果層間絶縁膜に開口したコ
ンタクトホールの端面は滑らかなテーパ形状となり、上
層配線のステップカバレッジが向上し断線故障が防げ
る。又ストレスの集中も緩和できるのでクラックの発生
を抑制でき薬液の滲み込み等が防げる。In general, when the interlayer insulating film is wet-etched, the etching rate increases in proportion to the impurity content concentration. Therefore, in the present invention, the etching rate is made relatively slow by lowering the impurity content concentration below the interlayer insulating film, and the etching rate is made faster by raising the impurity concentration above the interlayer insulating film. As a result, the upper portion of the interlayer insulating film is swiftly etched regardless of the strong adhesion to the photoresist, while the wet etching of the lower portion is moderate. As a result, the end face of the contact hole opened in the interlayer insulating film has a smooth taper shape, the step coverage of the upper layer wiring is improved, and the disconnection failure can be prevented. Also, since stress concentration can be relieved, the occurrence of cracks can be suppressed and the permeation of chemicals can be prevented.
【０００８】[0008]
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる半導体装置の第
１実施例を示す模式的な断面図である。単結晶シリコン
等からなる半導体基板１上に、絶縁ゲート電界効果型の
トランジスタ素子２が集積形成されている。本例では簡
単の為Ｎチャネル型のトランジスタ素子２のみを例示し
ているが、勿論Ｐチャネル型のトランジスタ素子も同時
に集積形成できる。Ｐ−型の半導体基板１の表面に、ゲ
ート絶縁膜３を介してゲート電極４がパタニング形成さ
れている。ゲート電極４の両側にはＮ＋型の不純物領域
５が形成されており、ソース及びドレインとなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic sectional view showing a first embodiment of a semiconductor device according to the present invention. An insulated gate field effect type transistor element 2 is integrally formed on a semiconductor substrate 1 made of single crystal silicon or the like. In this example, only the N-channel type transistor element 2 is illustrated for the sake of simplicity, but of course, a P-channel type transistor element can be integrated and formed at the same time. A gate electrode 4 is patterned on the surface of the P− type semiconductor substrate 1 with a gate insulating film 3 interposed therebetween. N + type impurity regions 5 are formed on both sides of the gate electrode 4 and serve as a source and a drain.
【０００９】トランジスタ素子２は不純物を含有した層
間絶縁膜６により被覆されている。層間絶縁膜６に開口
したコンタクトホール７を介してトランジスタ素子２の
不純物領域５に接続する配線８が設けられている。本発
明の特徴事項として層間絶縁膜６は上部で高く下部で低
い不純物含有濃度を有している。本例では層間絶縁膜６
は三層構造となっており、上層６ｕは比較的高い不純物
含有濃度を有し、中層６ｍは中間の不純物含有濃度を有
し、下層６ｌは比較的低い不純物含有濃度を有してい
る。なお本発明は三層構造に限られるものではなく層数
は適宜選択可能である。又層構造として段階的に不純物
含有濃度を分布させる場合に限られるものではなく、連
続的に不純物含有濃度を深さ方向に沿って変化させても
良い。The transistor element 2 is covered with an interlayer insulating film 6 containing impurities. A wiring 8 connected to the impurity region 5 of the transistor element 2 through a contact hole 7 opened in the interlayer insulating film 6 is provided. As a feature of the present invention, the interlayer insulating film 6 has a high impurity concentration in the upper portion and a low impurity concentration in the lower portion. In this example, the interlayer insulating film 6
Has a three-layer structure, the upper layer 6u has a relatively high impurity content concentration, the middle layer 6m has an intermediate impurity content concentration, and the lower layer 6l has a relatively low impurity content concentration. The present invention is not limited to the three-layer structure, and the number of layers can be appropriately selected. The layer structure is not limited to the case where the impurity content concentration is distributed stepwise, and the impurity content concentration may be continuously changed along the depth direction.
【００１０】不純物含有濃度を層間絶縁膜６の上部で高
く下部で低く分布させる事により、ウェットエッチング
を行なった場合テーパ状のコンタクトホール７を開口す
る事が可能になる。即ちウェットエッチングが深さ方向
に進行する程エッチング速度が遅くなる為コンタクトホ
ール７の端面が滑らかなテーパ状となる。一方上部は速
やかにエッチングされる為オーバーハングを生じない。
これにより配線８のステップカバレッジが向上する。な
お本例では層間絶縁膜６として不純物リン又はボロンを
含有するガラス膜を用いている。By distributing the impurity content concentration in the upper part of the interlayer insulating film 6 and in the lower part of the interlayer insulating film 6, the contact hole 7 having a tapered shape can be opened when wet etching is performed. That is, since the etching rate becomes slower as the wet etching progresses in the depth direction, the end surface of the contact hole 7 becomes a smooth taper shape. On the other hand, since the upper part is etched quickly, no overhang occurs.
This improves the step coverage of the wiring 8. In this example, a glass film containing the impurity phosphorus or boron is used as the interlayer insulating film 6.
【００１１】次に図２及び図３を参照して、図１に示し
た半導体装置の製造方法を詳細に説明する。先ず工程Ａ
でＰ−型の単結晶シリコンからなる半導体基板１の表面
にゲート絶縁膜３を形成する。本例では、半導体基板１
の表面を熱酸化処理してＳｉＯ2 膜を形成した後、Ｓｉ
Ｎを堆積している。次に工程Ｂでゲート絶縁膜３の表面
に多結晶シリコン膜９を堆積する。この多結晶シリコン
膜９は不純物がドーピングされており低抵抗化が図られ
る。続いて工程Ｃでフォトリソグラフィ及びエッチング
により多結晶シリコン膜を所定の形状にパタニングしゲ
ート電極４に加工する。同時にゲート絶縁膜３も所定の
形状にカッティングする。さらに工程Ｄにおいて、イオ
ンインプランテーションによりＮ型の不純物を注入し、
Ｎ＋不純物領域５を形成してソース及びドレインとす
る。これによりトランジスタ素子２の基本的な構成が得
られる。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described in detail with reference to FIGS. First, process A
Then, the gate insulating film 3 is formed on the surface of the semiconductor substrate 1 made of P-type single crystal silicon. In this example, the semiconductor substrate 1
The surface of Si is thermally oxidized to form a SiO 2 film and then Si
N is deposited. Next, in step B, a polycrystalline silicon film 9 is deposited on the surface of the gate insulating film 3. The polycrystalline silicon film 9 is doped with impurities to reduce the resistance. Subsequently, in step C, the polycrystalline silicon film is patterned into a predetermined shape by photolithography and etching to process the gate electrode 4. At the same time, the gate insulating film 3 is also cut into a predetermined shape. Further, in step D, N-type impurities are implanted by ion implantation,
An N + impurity region 5 is formed to serve as a source and a drain. As a result, the basic structure of the transistor element 2 is obtained.
【００１２】次に図３の工程Ｅに移り、トランジスタ素
子２を層間絶縁膜６で被覆する。本例ではリン又はボロ
ン等不純物の含有濃度を段階的に変化させて三層構造６
ｕ，６ｍ，６ｌを得ている。層間絶縁膜６の成膜は例え
ば化学気相成長法（ＣＶＤ法）を用いており、原料気体
組成を調整する事により、上部６ｕで高く下部６ｌで低
い不純物含有濃度を有する層間絶縁膜６を得ている。次
に工程Ｆで、層間絶縁膜６の上にフォトレジスト１０を
塗布する。焼成した後、露光現像を行ないフォトレジス
ト１０をパタニングする。これにより層間絶縁膜６の表
面が部分的に露出する。さらに工程Ｇでフォトレジスト
１０を介し、露出した層間絶縁膜６をウェットエッチン
グしコンタクトホール７を開口する。図示する様にコン
タクトホール７の端面は滑らかなテーパ形状となってい
る。従ってオーバーハングも含まれていない。最後に工
程Ｈで、不要になったフォトレジスト１０を除去した
後、アルミニウムをスパッタリングにより成膜する。こ
のアルミニウムを所定の形状にパタニングして配線８に
加工する。一般にアルミニウムはステップカバレッジが
悪い材料であるにも関わらず、本発明によればコンタク
トホール７が滑らかなテーパ形状を有している為、段切
れ故障等が発生しない。Next, in step E of FIG. 3, the transistor element 2 is covered with an interlayer insulating film 6. In this example, the concentration of impurities such as phosphorus or boron is changed stepwise to change the three-layer structure 6
u, 6m, 6l are obtained. The interlayer insulating film 6 is formed by using, for example, a chemical vapor deposition method (CVD method). By adjusting the source gas composition, the interlayer insulating film 6 having a high impurity concentration in the upper portion 6u and a low impurity concentration in the lower portion 6l is formed. It has gained. Next, in step F, a photoresist 10 is applied on the interlayer insulating film 6. After baking, exposure and development are performed and the photoresist 10 is patterned. As a result, the surface of the interlayer insulating film 6 is partially exposed. In step G, the exposed interlayer insulating film 6 is wet-etched through the photoresist 10 to open the contact hole 7. As shown in the figure, the end surface of the contact hole 7 has a smooth taper shape. Therefore, overhang is not included. Finally, in step H, the unnecessary photoresist 10 is removed, and then aluminum is deposited by sputtering. This aluminum is patterned into a predetermined shape to form the wiring 8. In general, although aluminum has a poor step coverage, according to the present invention, since the contact hole 7 has a smooth taper shape, a disconnection failure or the like does not occur.
【００１３】次に、層間絶縁膜の不純物含有濃度制御方
法に関し詳細に説明する。前述した様に、リン又はボロ
ンを含有するガラス膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）は
ＣＶＤ法により成膜される。ＣＶＤ法では原料ガス（Ｓ
ｉＨ4 等）と不純物ガス（ＰＨ3 ，Ｂ2 Ｈ6 ，ＴＭＰ，
ＴＭＢ，ＴＭＯＰ等）の混合気体を用いて化学気相成長
を行なう。この際、成膜の初期段階では不純物ガスの流
量を少なくし、例えば成膜された段階で不純物含有濃度
が０〜１０重量％となる様に設定する。成膜の最終段階
では不純物ガスの流量を初期段階よりも多くする。具体
的には、層間絶縁膜の上層不純物含有濃度は下層不純物
含有濃度よりも少なくとも０．５重量％以上高くなる様
に、不純物ガスの流量を制御する。Next, a method for controlling the impurity content concentration of the interlayer insulating film will be described in detail. As described above, the glass film (PSG, BSG, BPSG) containing phosphorus or boron is formed by the CVD method. In the CVD method, the source gas (S
iH 4 etc.) and impurity gas (PH 3 , B 2 H 6 , TMP,
Chemical vapor deposition is performed using a mixed gas of TMB, TMOP, etc.). At this time, the flow rate of the impurity gas is reduced in the initial stage of film formation, and for example, the impurity content concentration is set to 0 to 10 wt% at the stage of film formation. At the final stage of film formation, the flow rate of the impurity gas is made higher than at the initial stage. Specifically, the flow rate of the impurity gas is controlled so that the upper layer impurity content concentration of the interlayer insulating film is higher than the lower layer impurity content concentration by at least 0.5% by weight or more.
【００１４】図４は連続式枚葉ＣＶＤ装置を用いて層間
絶縁膜を成膜する例を示している。連続式枚葉ＣＶＤ装
置はチャンバ２１内に複数の原料気体噴出口２２を有し
ている。このチャンバ２１に対して、処理対象となる基
板１がコンベア２３に搭載されて上流側から下流側に移
動する。この際１番目の原料気体噴出口を通過する時点
で、４．０重量％の不純物を含んだ少なくとも２０nm以
上の成膜を行なう。２番目の原料気体噴出口を通過する
際には１層目よりも多くの不純物を含んだ絶縁膜を成膜
する。最終番目の原料気体噴出口を通過する際には、少
なくとも４．５重量％の不純物を含んだ絶縁膜を少なく
とも２０nm堆積する。これにより最下層から最上層まで
段階状に不純物含有濃度が増加した分布を有する層間絶
縁膜を生成する事ができる。FIG. 4 shows an example of forming an interlayer insulating film by using a continuous type single wafer CVD apparatus. The continuous single-wafer CVD apparatus has a plurality of raw material gas ejection ports 22 inside a chamber 21. The substrate 1 to be processed is mounted on the conveyor 23 in the chamber 21 and moves from the upstream side to the downstream side. At this time, a film containing at least 20 nm of impurities containing 4.0% by weight of impurities is formed at the time of passing through the first raw material gas ejection port. When passing through the second raw material gas ejection port, an insulating film containing more impurities than the first layer is formed. An insulating film containing at least 4.5% by weight of impurities is deposited to a thickness of at least 20 nm when passing through the final raw material gas ejection port. This makes it possible to form an interlayer insulating film having a distribution in which the impurity content concentration is increased stepwise from the lowermost layer to the uppermost layer.
【００１５】なおバッチ処理式ＣＶＤ装置を用いた場合
には、先ず反応炉内を不活性ガスでパージした後成膜を
開始する。最初に４．０重量％の不純物を含んだ絶縁膜
を少なくとも２０nm成膜する。所定の処理プログラムに
従って次のステップでは１層目よりも不純物含有量を多
くしていく。最後に不純物を少なくとも４．５重量％含
んだ絶縁膜を２０nm成膜する。これにより最下層から最
上層まで段階状にもしくは連続的に不純物濃度が増大変
化した層間絶縁膜を生成する事ができる。When a batch processing type CVD apparatus is used, first, the inside of the reaction furnace is purged with an inert gas and then the film formation is started. First, an insulating film containing 4.0% by weight of impurities is formed to a thickness of at least 20 nm. In the next step, the impurity content is increased from that of the first layer according to a predetermined processing program. Finally, an insulating film containing impurities of at least 4.5% by weight is formed to a thickness of 20 nm. This makes it possible to form an interlayer insulating film in which the impurity concentration increases and changes stepwise or continuously from the lowermost layer to the uppermost layer.
【００１６】図５は本発明にかかる半導体装置の第２実
施例を示す断面図である。基本的には図１に示した第１
実施例と同様な構成を有しており、対応する部分には対
応する参照番号を付して理解を用意にしている。異なる
点は、集積回路が薄膜半導体素子２ａにより構成されて
いる事である。従って本例では半導体基板１に代えてガ
ラス又は石英等からなる絶縁基板１ａが用いられてい
る。絶縁基板１ａの表面には、ポリシリコン又はアモル
ファスシリコン等からなる半導体薄膜５１が所定の形状
にパタニングされている。半導体薄膜５１の上にはゲー
ト絶縁膜３を介してゲート電極４がパタニング形成され
ている。ゲート電極４の直下において半導体薄膜５１は
Ｐ−型となっておりチャネル領域を構成する。その両側
にはＮ＋型の不純物領域５２が設けられソース及びドレ
インとなる。不純物領域５２には層間絶縁膜６に開口し
たコンタクトホール７を介して配線８が電気接続してい
る。前述した様に層間絶縁膜６は上部で高く下部で低い
不純物含有濃度を有しており、ウェットエッチングによ
り開口したコンタクトホール７は滑らかなテーパ形状と
なっている。従ってアルミニウム等からなる配線８のス
テップカバレッジは良好であり断線故障の発生確率が低
くなる。特に薄膜トランジスタ素子２ａの場合膜ストレ
スが増大する為クラック等を防止する観点から、テーパ
形状を有するコンタクトホール７は有利である。FIG. 5 is a sectional view showing a second embodiment of the semiconductor device according to the present invention. Basically, the first shown in FIG.
The structure is similar to that of the embodiment, and corresponding parts are designated by corresponding reference numerals for easy understanding. The different point is that the integrated circuit is composed of the thin film semiconductor element 2a. Therefore, in this example, the insulating substrate 1a made of glass, quartz or the like is used in place of the semiconductor substrate 1. On the surface of the insulating substrate 1a, a semiconductor thin film 51 made of polysilicon or amorphous silicon is patterned in a predetermined shape. The gate electrode 4 is patterned on the semiconductor thin film 51 with the gate insulating film 3 interposed therebetween. Immediately below the gate electrode 4, the semiconductor thin film 51 is P-type and constitutes a channel region. N + type impurity regions 52 are provided on both sides thereof to serve as a source and a drain. The wiring 8 is electrically connected to the impurity region 52 through the contact hole 7 opened in the interlayer insulating film 6. As described above, the interlayer insulating film 6 has a high impurity concentration in the upper portion and a low impurity concentration in the lower portion, and the contact hole 7 opened by wet etching has a smooth taper shape. Therefore, the step coverage of the wiring 8 made of aluminum or the like is good, and the probability of occurrence of disconnection failure is low. In particular, in the case of the thin film transistor element 2a, since the film stress increases, the contact hole 7 having a tapered shape is advantageous from the viewpoint of preventing cracks and the like.
【００１７】[0017]
【発明の効果】一般に層間絶縁膜（ＰＳＧ，ＢＳＧ，Ｂ
ＰＳＧ）は不純物含有濃度に比例してエッチング速度が
速くなる。そこで本発明では、層間絶縁膜の不純物含有
濃度を下部で低く上部で高くなる様に制御し、ウェット
エッチングにより開口したコンタクトホールの端面を滑
らかなテーパ形状にしている。これにより配線の断線故
障や薬液の滲み込み等を防ぐ事ができるという効果があ
る。EFFECTS OF THE INVENTION Generally, interlayer insulating films (PSG, BSG, B
The etching rate of PSG increases in proportion to the concentration of impurities. Therefore, in the present invention, the impurity content concentration of the interlayer insulating film is controlled to be low in the lower part and high in the upper part, and the end face of the contact hole opened by wet etching is made into a smooth taper shape. As a result, there is an effect that it is possible to prevent disconnection failure of the wiring, permeation of the chemical liquid, and the like.
【図１】本発明にかかる半導体装置の第１実施例を示す
断面図である。FIG. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention.
【図２】第１実施例の製造方法を示す工程図である。FIG. 2 is a process drawing showing the manufacturing method of the first embodiment.
【図３】同じく第１実施例の製造方法を示す工程図であ
る。FIG. 3 is also a process drawing showing the manufacturing method of the first embodiment.
【図４】層間絶縁膜の成膜方法を示す模式図である。FIG. 4 is a schematic diagram showing a method of forming an interlayer insulating film.
【図５】本発明にかかる半導体装置の第２実施例を示す
断面図である。FIG. 5 is a sectional view showing a second embodiment of the semiconductor device according to the present invention.
【図６】従来の半導体装置の製造方法及び構造を示す説
明図である。FIG. 6 is an explanatory diagram showing a conventional method and structure for manufacturing a semiconductor device.
１ 半導体基板 ２ トランジスタ素子 ３ ゲート絶縁膜 ４ ゲート電極 ５ 不純物領域 ６ 層間絶縁膜 ７ コンタクトホール ８ 配線 １０ フォトレジスト 1 Semiconductor Substrate 2 Transistor Element 3 Gate Insulating Film 4 Gate Electrode 5 Impurity Region 6 Interlayer Insulating Film 7 Contact Hole 8 Wiring 10 Photoresist
Claims (3)
子と、該トランジスタ素子を被覆する不純物含有の層間
絶縁膜と、該層間絶縁膜に開口したコンタクトホールを
介して該トランジスタ素子に接続する配線とを有する半
導体装置において、 前記層間絶縁膜は上部で高く下部で低い不純物含有濃度
を有しており、エッチングによりテーパ状のコンタクト
ホールを開口可能である事を特徴とする半導体装置。1. A transistor element integratedly formed on a substrate, an impurity-containing interlayer insulating film covering the transistor element, and a wiring connected to the transistor element through a contact hole opened in the interlayer insulating film. In the semiconductor device having the above-mentioned, the interlayer insulating film has a high impurity content concentration in the upper part and a low impurity content in the lower part, and a tapered contact hole can be opened by etching.
成膜された半導体薄膜に形成した薄膜トランジスタ素子
である事を特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the transistor element is a thin film transistor element formed on a semiconductor thin film formed on an insulating substrate.
はボロンを含有するガラス膜である事を特徴とする請求
項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the interlayer insulating film is a glass film containing phosphorus or boron as an impurity.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34004193A JPH07161816A (en) | 1993-12-07 | 1993-12-07 | Semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34004193A JPH07161816A (en) | 1993-12-07 | 1993-12-07 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161816A true JPH07161816A (en) | 1995-06-23 |
Family
ID=18333173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34004193A Pending JPH07161816A (en) | 1993-12-07 | 1993-12-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161816A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147692A (en) * | 1995-11-27 | 2008-06-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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-
1993
- 1993-12-07 JP JP34004193A patent/JPH07161816A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014179661A (en) * | 1995-11-27 | 2014-09-25 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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