JPH0715971B2 - 相補型ｍｏｓ集積回路の製造方法 - Google Patents
相補型ｍｏｓ集積回路の製造方法Info
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- JPH0715971B2 JPH0715971B2 JP60111033A JP11103385A JPH0715971B2 JP H0715971 B2 JPH0715971 B2 JP H0715971B2 JP 60111033 A JP60111033 A JP 60111033A JP 11103385 A JP11103385 A JP 11103385A JP H0715971 B2 JPH0715971 B2 JP H0715971B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、相補型MOS集積回路の製造方法に関する。
［従来技術］ 一般に、相補型MOS集積回路（Ｃ−MOSIC）は第５図で示
す様な構造になっており、Ｎチャンネルトランジスタの
ドレインＤとＰチャンネルトランジスタのソースＳとの
間に高い電圧が印加された場合に、Ｎチャンネルトラン
ジスタのＮ型のドレイン領域と、Ｐ−ウエルと、Ｎ型基
板と、及びＰチャンネルトランジスタのＰ型のソース領
域とからなる経路（第５図破線で示す）が導通して大電
流が流れる現象、即ちラッチアップを防ぐために、Ｎ型
基板のＰ−ウエルに形成されるＮチャンネルMOS構造の
縦形NPNトランジスタの増幅度HFEを下げる必要がある。
このため、従来では、Ｐ−ウエル形成時にＰ−ウエル内
部に不純物の高濃度層を作り、第６図に示すような不純
物濃度分布を形成する方法があった。その方法は、第４
図に示すような工程となっている。即ち、シリコンウエ
ハーのＮ型基板１上に形成された酸化膜（SiO2）２を写
真技術を用いたマスクと化学処理により除去しＰ−ウエ
ル用の穴３を開ける（４−１）、次にこの穴３を通して
Ｎ型基板１にほう素（ボロンB+イオン）を注入する。こ
の際、Ｎ型基板の表面には薄い酸化膜４が形成される
（４−２）。Ｎ型基板１を加熱してほう素（ボロン）を
拡散させＰ−ウエル５を形成する（４−３）。穴３内の
薄い酸化膜４を除去した後に高電圧高加速のイオン注入
機によりほう素（ボロン）をＰ−ウエル５の深層部に注
入して高濃度層７を形成する（４−４）。Ｐ−ウエル５
に隣接した領域の酸化膜（SiO2）２の一部を写真技術を
用いたマスクと化学処理により除去したＰ−MOSトラン
ジスタ用の穴８を開ける（４−５）、次にＮ型基板１全
体を高温加熱処理してこの穴８に露出したＮ型基板１及
び穴３に露出したＰ−ウエル５の表面にゲート酸化膜
９、10を形成する（４−６）、このときＰ−ウエル５の
深層部に注入された高濃度層７が表面に向かって拡散し
高濃度層７の厚さが増大する。次にＮ型基板１全面に多
結晶又はアモルファスシリコン12の一様な膜を堆積形成
し（４−７）、写真技術を用いたマスクと化学処理によ
り多結晶又はアモルファスシリコン12の一部を除去して
Ｎ−MOSトランジスタのソース、ドレイン用の穴13、1
4、及びＰ−MOSトランジスタのソース、ドレイン用の穴
15、16を夫々開ける（４−８）、又各ソース、ドレイン
用の穴13、15、及び穴14、16とのそれぞれの間にゲート
電極17、18が夫々形成される。Ｐ−ウエル５上にフォト
レジスト20を塗布し、一方でＰ−MOSのソース、ドレイ
ン用の穴15、16を通してほう素（ボロンB+）をＮ型基板
１に注入してＰ−MOSトランジスタのソース領域22、ド
レイン領域23を同時に形成する（４−９）。次に、フォ
トレジスト20を除去し、Ｐ−MOSトランジスタのソース
領域22、ゲート電極18、ドレイン領域23上にフォトレジ
スト25を塗布し、Ｎ−MOSトランジスタのソース、ドレ
イン用の穴13、14を通してリン（P+イオン）をＰ−ウエ
ル５に注入してＮ−MOSトランジスタのソース領域26、
ドレイン領域27を同時に形成する（４−10）。フォトレ
ジスト25を除去し、更に各ゲート電極17、18上方以外の
多結晶又はアモルファスシリコン12の一様な膜を除去し
（４−11）、次にＮ型基板１全面に酸化膜（SiO2）28を
形成する（４−12）。各ソース領域22、26、ドレイン領
域23、27上の酸化膜（SiO2）28を写真技術を用いたマス
クと化学処理により除去し各電極用の穴31、32、33、34
を夫々開け（４−13）、このＮ型基板１全面にアルミニ
ユーム35を蒸着し、各電極以外のアルミニユームを除去
する。このように従来の方法で製造された相補型MOS集
積回路は、第５図に示すような断面を呈し、Ｃ−Ｃ線上
の不純物濃度分布は、第６図に示すような特性となって
いる。図中イはＰ−ウエル５の、ロは高濃度注入層７
の、ハはソース26、ドレイン27のホウ素濃度を示し、ニ
はＮ基板１のリン濃度を示す不純物濃度プロフィルであ
る。
す様な構造になっており、Ｎチャンネルトランジスタの
ドレインＤとＰチャンネルトランジスタのソースＳとの
間に高い電圧が印加された場合に、Ｎチャンネルトラン
ジスタのＮ型のドレイン領域と、Ｐ−ウエルと、Ｎ型基
板と、及びＰチャンネルトランジスタのＰ型のソース領
域とからなる経路（第５図破線で示す）が導通して大電
流が流れる現象、即ちラッチアップを防ぐために、Ｎ型
基板のＰ−ウエルに形成されるＮチャンネルMOS構造の
縦形NPNトランジスタの増幅度HFEを下げる必要がある。
このため、従来では、Ｐ−ウエル形成時にＰ−ウエル内
部に不純物の高濃度層を作り、第６図に示すような不純
物濃度分布を形成する方法があった。その方法は、第４
図に示すような工程となっている。即ち、シリコンウエ
ハーのＮ型基板１上に形成された酸化膜（SiO2）２を写
真技術を用いたマスクと化学処理により除去しＰ−ウエ
ル用の穴３を開ける（４−１）、次にこの穴３を通して
Ｎ型基板１にほう素（ボロンB+イオン）を注入する。こ
の際、Ｎ型基板の表面には薄い酸化膜４が形成される
（４−２）。Ｎ型基板１を加熱してほう素（ボロン）を
拡散させＰ−ウエル５を形成する（４−３）。穴３内の
薄い酸化膜４を除去した後に高電圧高加速のイオン注入
機によりほう素（ボロン）をＰ−ウエル５の深層部に注
入して高濃度層７を形成する（４−４）。Ｐ−ウエル５
に隣接した領域の酸化膜（SiO2）２の一部を写真技術を
用いたマスクと化学処理により除去したＰ−MOSトラン
ジスタ用の穴８を開ける（４−５）、次にＮ型基板１全
体を高温加熱処理してこの穴８に露出したＮ型基板１及
び穴３に露出したＰ−ウエル５の表面にゲート酸化膜
９、10を形成する（４−６）、このときＰ−ウエル５の
深層部に注入された高濃度層７が表面に向かって拡散し
高濃度層７の厚さが増大する。次にＮ型基板１全面に多
結晶又はアモルファスシリコン12の一様な膜を堆積形成
し（４−７）、写真技術を用いたマスクと化学処理によ
り多結晶又はアモルファスシリコン12の一部を除去して
Ｎ−MOSトランジスタのソース、ドレイン用の穴13、1
4、及びＰ−MOSトランジスタのソース、ドレイン用の穴
15、16を夫々開ける（４−８）、又各ソース、ドレイン
用の穴13、15、及び穴14、16とのそれぞれの間にゲート
電極17、18が夫々形成される。Ｐ−ウエル５上にフォト
レジスト20を塗布し、一方でＰ−MOSのソース、ドレイ
ン用の穴15、16を通してほう素（ボロンB+）をＮ型基板
１に注入してＰ−MOSトランジスタのソース領域22、ド
レイン領域23を同時に形成する（４−９）。次に、フォ
トレジスト20を除去し、Ｐ−MOSトランジスタのソース
領域22、ゲート電極18、ドレイン領域23上にフォトレジ
スト25を塗布し、Ｎ−MOSトランジスタのソース、ドレ
イン用の穴13、14を通してリン（P+イオン）をＰ−ウエ
ル５に注入してＮ−MOSトランジスタのソース領域26、
ドレイン領域27を同時に形成する（４−10）。フォトレ
ジスト25を除去し、更に各ゲート電極17、18上方以外の
多結晶又はアモルファスシリコン12の一様な膜を除去し
（４−11）、次にＮ型基板１全面に酸化膜（SiO2）28を
形成する（４−12）。各ソース領域22、26、ドレイン領
域23、27上の酸化膜（SiO2）28を写真技術を用いたマス
クと化学処理により除去し各電極用の穴31、32、33、34
を夫々開け（４−13）、このＮ型基板１全面にアルミニ
ユーム35を蒸着し、各電極以外のアルミニユームを除去
する。このように従来の方法で製造された相補型MOS集
積回路は、第５図に示すような断面を呈し、Ｃ−Ｃ線上
の不純物濃度分布は、第６図に示すような特性となって
いる。図中イはＰ−ウエル５の、ロは高濃度注入層７
の、ハはソース26、ドレイン27のホウ素濃度を示し、ニ
はＮ基板１のリン濃度を示す不純物濃度プロフィルであ
る。
［従来技術の問題点］ この様な従来の相補型MOSトランジスタでは、Ｐ−ウエ
ル形成時に高濃度層を形成するので、その後の酸化膜形
成時の高温熱処理によりＰ−ウエル中に注入された高濃
度層が拡散する（高濃度層のアクセプタ、ボロンが表面
に向かって拡散する）。このため、高濃度層の深さが浅
くなると、増幅度HFEは下るが、スレッスホールドVTHの
増大を引き起こす。このような現象を避けるためには、
この高濃度イオン注入層をＰ−ウエル５に奥深く打ち込
む必要があり、高圧の数Mev（例えば1000Kev）の加速電
圧を持つ高価な特殊のイオン注入機が必要とされてい
た。又この場合には高加速、高ドーズであるためＰ−ウ
エルの結晶格子にイオン注入欠陥が起こるという問題も
あった。
ル形成時に高濃度層を形成するので、その後の酸化膜形
成時の高温熱処理によりＰ−ウエル中に注入された高濃
度層が拡散する（高濃度層のアクセプタ、ボロンが表面
に向かって拡散する）。このため、高濃度層の深さが浅
くなると、増幅度HFEは下るが、スレッスホールドVTHの
増大を引き起こす。このような現象を避けるためには、
この高濃度イオン注入層をＰ−ウエル５に奥深く打ち込
む必要があり、高圧の数Mev（例えば1000Kev）の加速電
圧を持つ高価な特殊のイオン注入機が必要とされてい
た。又この場合には高加速、高ドーズであるためＰ−ウ
エルの結晶格子にイオン注入欠陥が起こるという問題も
あった。
［発明の目的］ この発明は、上述した事情に基きなされたもので、相補
型MOS集積回路のラッチアップ現象を防止するためのＰ
−ウエル中の不純物の濃度分布を簡単な通常の工程で形
成し得る半導体回路の製造方法を提供することを目的と
している。
型MOS集積回路のラッチアップ現象を防止するためのＰ
−ウエル中の不純物の濃度分布を簡単な通常の工程で形
成し得る半導体回路の製造方法を提供することを目的と
している。
［発明の要点］ この発明は、上述した目的を達成するために、ゲート酸
化膜等を形成するための高温処理の後に、Ｐ−ウエルと
その他の部分との結晶状態が違うことを利用して、通常
のイオン注入機によりほう素（ボロンB+）をＰ−ウエル
の結晶格子の方向に沿った方向からそのＰ−ウエルの奥
深くに注入してその深層部に高濃度層を形成するように
した点を要旨とするものである。
化膜等を形成するための高温処理の後に、Ｐ−ウエルと
その他の部分との結晶状態が違うことを利用して、通常
のイオン注入機によりほう素（ボロンB+）をＰ−ウエル
の結晶格子の方向に沿った方向からそのＰ−ウエルの奥
深くに注入してその深層部に高濃度層を形成するように
した点を要旨とするものである。
［実施例］ 以下、この発明を図面に示す一実施例に基き説明する。
シリコンウエハーのＮ型基板41上に形成された酸化膜
（SiO2）42を写真技術を用いたマスクと化学処理により
除去しＰ−ウエル用の穴43を開ける（１−１）。次に、
この穴43を通してＮ型基板41にほう素（ボロンB+イオ
ン）を注入する。この際、Ｎ型基板１の表面には薄い酸
化膜44が形成される（１−２）。このＮ型基板41を加熱
してほう素（ボロン）を拡散させＰ−ウエル45を形成す
る（１−３）、この薄い酸化膜44とＰ−ウエル45に分離
して隣接した領域の酸化膜（SiO2）42を写真技術を用い
たマスクと化学処理により除去しＮ−MOSトランジスタ
及びＰ−MOSトランジスタ用の穴43、48を夫々開ける
（１−４）。このＮ型基板41全体を高温加熱処理してこ
の穴48に露出したＮ型基板１及びＰ−ウエル45の穴43に
露出したＰ−ウエル45の表面にゲート酸化膜49、50を形
成する（１−５）。次にＮ型基板41全面に多結晶又はア
モルファスシリコン52の一様な膜を堆積形成する（１−
６）。写真技術を用いたマスクと化学処理により多結晶
又はアモルファスシリコン52の一部を除去してＰ−MOS
トランジスタのソース、ドレイン用の穴55、56を、及び
Ｐ−ウエル45上にＮ−MOSトランジスタのソース、ドレ
イン用の穴53、54を夫々開け、各ソース、ドレイン用の
穴53、54と穴55、56の間にゲート電極57、58が夫々形成
される（１−７）。Ｐ−ウエル45上にフォトレジスト60
を塗布し、一方でＰ−MOSトランジスタのソース、ドレ
イン用の穴55、56を通してほう素（ボロンB+）をＮ型基
板41に注入してＰ−MOSトランジスタのソース領域62、
ドレイン領域63を同時に形成する（１−８）。次に、フ
ォトレジスト60を除去し、このＰ−MOSトランジスタの
ソース領域62、ゲート電極57、ドレイン領域63上にフォ
トレジスト65を塗布してＮ−MOSトランジスタのソー
ス、ドレイン用の穴53、54を通してリン（P+イオン）を
Ｐ−ウエル45に注入してＮ−MOSトランジスタのソース
領域66、ドレイン領域67を同時に形成する。この場合、
リンイオンの注入角度をＰ−ウエルの結晶格子の方向に
対してほぼ７度傾け、このリンイオンがＰ−ウエル中に
必要以上深く注入されないようにしている（１−９）。
次にＮ−MOSトランジスタのソース、ドレイン用の穴5
3、54を通り、且つソース領域66、ドレイン領域67を貫
通させて略200Kev程度のイオン注入機によりほう素（ボ
ロンB+）を、Ｐ−ウエル45中にＮ型基板41の結晶格子の
方向に対して±１°以下の方向から注入してその奥深く
に所定厚さの高濃度層47を形成する（１−10）。この時
略200Kevに加速されたボロンイオンが一部ゲート電極58
に降かかるが、ゲート電極58は多結晶又はアモルファス
であり、故に結晶格子が揃っていないのでゲート電極58
の深部にはほう素（ボロンB+）は注入されない。フォト
レジスト65を除去し、更に各ゲート電極57、58上方以外
の多結晶又はアモルファスシリコン52の一様な膜を除去
し（１−11）、次にＮ型基板41全面に酸化膜（SiO2）68
を形成する（１−12）。各ソース領域62、66、ドレイン
領域63、67上の酸化膜（SiO2）68を写真技術を用いたマ
スクと化学処理により除去し各電極用の穴71、72、73、
74を夫々開ける、このＮ型基板41全面にアルミニユーム
75を蒸着し、各電極以外のアルミニユームを除去する。
（SiO2）42を写真技術を用いたマスクと化学処理により
除去しＰ−ウエル用の穴43を開ける（１−１）。次に、
この穴43を通してＮ型基板41にほう素（ボロンB+イオ
ン）を注入する。この際、Ｎ型基板１の表面には薄い酸
化膜44が形成される（１−２）。このＮ型基板41を加熱
してほう素（ボロン）を拡散させＰ−ウエル45を形成す
る（１−３）、この薄い酸化膜44とＰ−ウエル45に分離
して隣接した領域の酸化膜（SiO2）42を写真技術を用い
たマスクと化学処理により除去しＮ−MOSトランジスタ
及びＰ−MOSトランジスタ用の穴43、48を夫々開ける
（１−４）。このＮ型基板41全体を高温加熱処理してこ
の穴48に露出したＮ型基板１及びＰ−ウエル45の穴43に
露出したＰ−ウエル45の表面にゲート酸化膜49、50を形
成する（１−５）。次にＮ型基板41全面に多結晶又はア
モルファスシリコン52の一様な膜を堆積形成する（１−
６）。写真技術を用いたマスクと化学処理により多結晶
又はアモルファスシリコン52の一部を除去してＰ−MOS
トランジスタのソース、ドレイン用の穴55、56を、及び
Ｐ−ウエル45上にＮ−MOSトランジスタのソース、ドレ
イン用の穴53、54を夫々開け、各ソース、ドレイン用の
穴53、54と穴55、56の間にゲート電極57、58が夫々形成
される（１−７）。Ｐ−ウエル45上にフォトレジスト60
を塗布し、一方でＰ−MOSトランジスタのソース、ドレ
イン用の穴55、56を通してほう素（ボロンB+）をＮ型基
板41に注入してＰ−MOSトランジスタのソース領域62、
ドレイン領域63を同時に形成する（１−８）。次に、フ
ォトレジスト60を除去し、このＰ−MOSトランジスタの
ソース領域62、ゲート電極57、ドレイン領域63上にフォ
トレジスト65を塗布してＮ−MOSトランジスタのソー
ス、ドレイン用の穴53、54を通してリン（P+イオン）を
Ｐ−ウエル45に注入してＮ−MOSトランジスタのソース
領域66、ドレイン領域67を同時に形成する。この場合、
リンイオンの注入角度をＰ−ウエルの結晶格子の方向に
対してほぼ７度傾け、このリンイオンがＰ−ウエル中に
必要以上深く注入されないようにしている（１−９）。
次にＮ−MOSトランジスタのソース、ドレイン用の穴5
3、54を通り、且つソース領域66、ドレイン領域67を貫
通させて略200Kev程度のイオン注入機によりほう素（ボ
ロンB+）を、Ｐ−ウエル45中にＮ型基板41の結晶格子の
方向に対して±１°以下の方向から注入してその奥深く
に所定厚さの高濃度層47を形成する（１−10）。この時
略200Kevに加速されたボロンイオンが一部ゲート電極58
に降かかるが、ゲート電極58は多結晶又はアモルファス
であり、故に結晶格子が揃っていないのでゲート電極58
の深部にはほう素（ボロンB+）は注入されない。フォト
レジスト65を除去し、更に各ゲート電極57、58上方以外
の多結晶又はアモルファスシリコン52の一様な膜を除去
し（１−11）、次にＮ型基板41全面に酸化膜（SiO2）68
を形成する（１−12）。各ソース領域62、66、ドレイン
領域63、67上の酸化膜（SiO2）68を写真技術を用いたマ
スクと化学処理により除去し各電極用の穴71、72、73、
74を夫々開ける、このＮ型基板41全面にアルミニユーム
75を蒸着し、各電極以外のアルミニユームを除去する。
このような方法で製造された相補型MOS集積回路は、第
２図に示すような断面を呈し、Ｎ−MOSトランジスタの
ソース領域66下方のＡ−Ａ線、同じくゲート電極58下方
のＢ−Ｂ線上の不純物濃度特性は第３図（ａ）、8b）に
示すような分布を夫々示している。第３図中イはＰ−ウ
エル45の、ロは高濃度注入層47の、ハはソース66の、ニ
はＮ基板41の、ホはゲート電極58の不純物濃度プロフィ
ルである。点線はリンP+イオンの、実線はボロンB+イオ
ンの濃度分布を夫々示している。第３図（ａ）に示すよ
うに高濃度層の中心の深さが0.8μと深くなり、増幅度H
FEが下る。又、第３図（ｂ）に示すように結晶格子が揃
っていないゲート電極58にはＮ型基板41（単結晶）の半
分以下の深さしかボロンB+イオンが入らないため（濃度
層の中心の深さが0.4μ）と浅くＮ型基板41のゲート部
にボロンイオンが注入されることがない。この様に、ボ
ロンイオンをＰ−ウエルのみに奥深く注入することがで
きるのでスレッスホルドVTHを変えずにNPNトランジスタ
の増幅度HFEを下げることができる。
２図に示すような断面を呈し、Ｎ−MOSトランジスタの
ソース領域66下方のＡ−Ａ線、同じくゲート電極58下方
のＢ−Ｂ線上の不純物濃度特性は第３図（ａ）、8b）に
示すような分布を夫々示している。第３図中イはＰ−ウ
エル45の、ロは高濃度注入層47の、ハはソース66の、ニ
はＮ基板41の、ホはゲート電極58の不純物濃度プロフィ
ルである。点線はリンP+イオンの、実線はボロンB+イオ
ンの濃度分布を夫々示している。第３図（ａ）に示すよ
うに高濃度層の中心の深さが0.8μと深くなり、増幅度H
FEが下る。又、第３図（ｂ）に示すように結晶格子が揃
っていないゲート電極58にはＮ型基板41（単結晶）の半
分以下の深さしかボロンB+イオンが入らないため（濃度
層の中心の深さが0.4μ）と浅くＮ型基板41のゲート部
にボロンイオンが注入されることがない。この様に、ボ
ロンイオンをＰ−ウエルのみに奥深く注入することがで
きるのでスレッスホルドVTHを変えずにNPNトランジスタ
の増幅度HFEを下げることができる。
［発明の効果］ 以上説明してきたように、本発明はゲート酸化膜を形成
する工程の如く、基板を高温加熱処理する工程より後の
工程で高濃度層を形成するためのイオン注入を行なった
ものであり、その際注入角度を結晶格子の方向に対して
１°以下にし、ゲートと基板の結晶状態の違いを利用し
てイオンをＰ−ウエルのみに奥深く注入することができ
るので、通常のイオン注入機（加速電圧200kev以下）が
使用でき、高加速、高ドーズでないためにイオン注入に
よる結晶格子の欠陥が生ずることもない。また、高濃度
層の注入工程が、その後の熱処理工程が少ない工程で行
うため拡散による濃度分布の広がりが少なく、ドーズ量
を少なくできる（注入時間の短縮化）。さらに、多結晶
又はアモルファス状態のゲート電極及び絶縁酸化膜の部
分には単結晶に比べてイオンがわずかしか入らないた
め、ＰチャンネルMOS部などをマスクするのに通常の方
法が使える。従って、スレッスホルドVTHを変えずにNPN
トランジスタの増幅度HFEを下げ、ラッチアップを防止
することができるいという効果が得られる。
する工程の如く、基板を高温加熱処理する工程より後の
工程で高濃度層を形成するためのイオン注入を行なった
ものであり、その際注入角度を結晶格子の方向に対して
１°以下にし、ゲートと基板の結晶状態の違いを利用し
てイオンをＰ−ウエルのみに奥深く注入することができ
るので、通常のイオン注入機（加速電圧200kev以下）が
使用でき、高加速、高ドーズでないためにイオン注入に
よる結晶格子の欠陥が生ずることもない。また、高濃度
層の注入工程が、その後の熱処理工程が少ない工程で行
うため拡散による濃度分布の広がりが少なく、ドーズ量
を少なくできる（注入時間の短縮化）。さらに、多結晶
又はアモルファス状態のゲート電極及び絶縁酸化膜の部
分には単結晶に比べてイオンがわずかしか入らないた
め、ＰチャンネルMOS部などをマスクするのに通常の方
法が使える。従って、スレッスホルドVTHを変えずにNPN
トランジスタの増幅度HFEを下げ、ラッチアップを防止
することができるいという効果が得られる。
第１図は本発明の相補型MOS集積回路の製造方法の工程
図、第２図は本発明の製造方法により製造されたＮ−MO
Sトランジスタの断面図、第３図はその不純物濃度特性
を示す図であり、第４図は従来の相補型MOS集積回路の
製造方法の工程図、第５図は従来の製造方法により製造
されたＮ−MOSトランジスタ及びＰ−MOSトランジスタの
断面図、第６図はその不純物濃度特性を示す図である。 41……Ｎ型基板、45……Ｐ−ウエル、47……高濃度層、
49、50……ゲート酸化膜、62、66……ソース領域、63、
67……ドレイン領域、B+……ボロンイオン、P+……リン
イオン。
図、第２図は本発明の製造方法により製造されたＮ−MO
Sトランジスタの断面図、第３図はその不純物濃度特性
を示す図であり、第４図は従来の相補型MOS集積回路の
製造方法の工程図、第５図は従来の製造方法により製造
されたＮ−MOSトランジスタ及びＰ−MOSトランジスタの
断面図、第６図はその不純物濃度特性を示す図である。 41……Ｎ型基板、45……Ｐ−ウエル、47……高濃度層、
49、50……ゲート酸化膜、62、66……ソース領域、63、
67……ドレイン領域、B+……ボロンイオン、P+……リン
イオン。
Claims (1)
- 【請求項１】トランジスタを形成するための第１の不純
物を含んだ素子領域内に、第２の不純物を含むソース領
域、ドレイン領域、及びこれらのソース領域とドレイン
領域よりも深部に前記第１の不純物の高濃度層を形成し
たMOSトランジスタを有する相補型MOS集積回路の製造方
法において、 前記素子領域の基板表面に高温加熱処理により成膜され
たゲート酸化膜、及びゲート電極を形成する第１の工程
と、 前記素子領域に第２の不純物イオンを注入して前記ソー
ス領域及びドレイン領域と、前記第１の不純物イオンを
前記基板の結晶格子の方向に沿った方向から注入して前
記素子領域の深部に第１の不純物の高濃度層とを形成す
る第２の工程と、 前記ソース領域及びドレイン領域に接続されたソース電
極、及びドレイン電極とを形成する第３の工程とを備え
たことを特徴とする相補型MOS集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111033A JPH0715971B2 (ja) | 1985-05-23 | 1985-05-23 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111033A JPH0715971B2 (ja) | 1985-05-23 | 1985-05-23 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268058A JPS61268058A (ja) | 1986-11-27 |
| JPH0715971B2 true JPH0715971B2 (ja) | 1995-02-22 |
Family
ID=14550697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111033A Expired - Lifetime JPH0715971B2 (ja) | 1985-05-23 | 1985-05-23 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715971B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770606B2 (ja) * | 1985-11-29 | 1995-07-31 | 株式会社日立製作所 | 半導体装置 |
| JP2926723B2 (ja) * | 1988-10-20 | 1999-07-28 | 日本電気株式会社 | 相補型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5385157A (en) * | 1977-01-05 | 1978-07-27 | Hitachi Ltd | Production of semiconductor device |
-
1985
- 1985-05-23 JP JP60111033A patent/JPH0715971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61268058A (ja) | 1986-11-27 |
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