JPH07153951A - 複合型半導体素子およびその製造方法 - Google Patents
複合型半導体素子およびその製造方法Info
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- JPH07153951A JPH07153951A JP5301463A JP30146393A JPH07153951A JP H07153951 A JPH07153951 A JP H07153951A JP 5301463 A JP5301463 A JP 5301463A JP 30146393 A JP30146393 A JP 30146393A JP H07153951 A JPH07153951 A JP H07153951A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 １チップ内にＩＧＢＴとＭＯＳＦＥＴを共存
させることによって幅広い周波数変化に対応できる複合
型半導体素子を提供する。 【構成】 ＩＧＢＴのコレクタ領域（Ｐ+ シリコン基板
１）をバッファ領域（Ｎ + 層２）に到達する深さまで部
分的に除去し、ＩＧＢＴのコレクタ面およびＮ+層２の
露出面２ａに電極用金属膜９を形成する。Ｎ+ 層２の露
出面２ａ上はＭＯＳＦＥＴとなり、このＭＯＳＦＥＴの
寄生ダイオード１０がＩＧＢＴのコレクタ・エミッタ間
に形成されることになる。
させることによって幅広い周波数変化に対応できる複合
型半導体素子を提供する。 【構成】 ＩＧＢＴのコレクタ領域（Ｐ+ シリコン基板
１）をバッファ領域（Ｎ + 層２）に到達する深さまで部
分的に除去し、ＩＧＢＴのコレクタ面およびＮ+層２の
露出面２ａに電極用金属膜９を形成する。Ｎ+ 層２の露
出面２ａ上はＭＯＳＦＥＴとなり、このＭＯＳＦＥＴの
寄生ダイオード１０がＩＧＢＴのコレクタ・エミッタ間
に形成されることになる。
Description
【０００１】
【産業上の利用分野】この発明は、高耐圧、大電流を扱
う電力用トランジスタ特に絶縁ゲート型バイポーラトラ
ンジスタ（以下、本文では「ＩＧＢＴ」と略す）とＭＯ
Ｓ型電界効果トランジスタ（以下、本文では「ＭＯＳＦ
ＥＴ」と略す）を含む複合型半導体素子およびその製造
方法に関する。
う電力用トランジスタ特に絶縁ゲート型バイポーラトラ
ンジスタ（以下、本文では「ＩＧＢＴ」と略す）とＭＯ
Ｓ型電界効果トランジスタ（以下、本文では「ＭＯＳＦ
ＥＴ」と略す）を含む複合型半導体素子およびその製造
方法に関する。
【０００２】
【従来の技術】従来の高耐圧、大電流用のＩＧＢＴとＭ
ＯＳＦＥＴの典型的な構造と等価回路を図５（ａ）
（ｂ）および図６（ａ）（ｂ）に示す。図５，図６にお
いて、１はＰ+ シリコン基板、２はＮ+ 領域、３はＮ-
領域、４はＰ+ 領域、５はＮ+ 領域、６はゲート酸化
膜、７はポリシリコン膜、８はアルミニウム膜からなる
電極、９は電極用の金属膜である。
ＯＳＦＥＴの典型的な構造と等価回路を図５（ａ）
（ｂ）および図６（ａ）（ｂ）に示す。図５，図６にお
いて、１はＰ+ シリコン基板、２はＮ+ 領域、３はＮ-
領域、４はＰ+ 領域、５はＮ+ 領域、６はゲート酸化
膜、７はポリシリコン膜、８はアルミニウム膜からなる
電極、９は電極用の金属膜である。
【０００３】図５に示すＩＧＢＴと図６に示すＭＯＳＦ
ＥＴとの構造上の違いは、ＩＧＢＴはコレクタ領域とし
てＰ+ 領域（Ｐ+ シリコン基板１）を有していることで
あり、そのためにＩＧＢＴの出力段はバイポーラモード
となることである。
ＥＴとの構造上の違いは、ＩＧＢＴはコレクタ領域とし
てＰ+ 領域（Ｐ+ シリコン基板１）を有していることで
あり、そのためにＩＧＢＴの出力段はバイポーラモード
となることである。
【０００４】
【発明が解決しようとする課題】そのため、電子機器に
用いる際、特に周波数特性に留意して、低速タイプには
ＩＧＢＴを用い、また高速タイプにはＭＯＳＦＥＴを用
いるというように使い分けなければならなかった。ま
た、ＩＧＢＴをモータ駆動用として用いる際には、還流
用ダイオードとして高速ダイオードをＩＧＢＴのコレク
タ・エミッタ間に外付けする必要があった。
用いる際、特に周波数特性に留意して、低速タイプには
ＩＧＢＴを用い、また高速タイプにはＭＯＳＦＥＴを用
いるというように使い分けなければならなかった。ま
た、ＩＧＢＴをモータ駆動用として用いる際には、還流
用ダイオードとして高速ダイオードをＩＧＢＴのコレク
タ・エミッタ間に外付けする必要があった。
【０００５】この発明の第１の目的は、種々の電子機器
の仕様に対応させるために、１チップ内にＩＧＢＴとＭ
ＯＳＦＥＴを共存させることによって幅広い周波数変化
に対応できる複合型半導体素子およびその製造方法を提
供することである。また、この発明の第２の目的は、Ｉ
ＧＢＴのコレクタ・エミッタ間に寄生の高速ダイオード
を形成した複合型半導体素子およびその製造方法を提供
することである。
の仕様に対応させるために、１チップ内にＩＧＢＴとＭ
ＯＳＦＥＴを共存させることによって幅広い周波数変化
に対応できる複合型半導体素子およびその製造方法を提
供することである。また、この発明の第２の目的は、Ｉ
ＧＢＴのコレクタ・エミッタ間に寄生の高速ダイオード
を形成した複合型半導体素子およびその製造方法を提供
することである。
【０００６】
【課題を解決するための手段】請求項１記載の複合型半
導体素子は、一導電型基板と、この一導電型基板の一主
面上に形成するとともに一導電型基板がわに露出面を形
成した高濃度他導電型の第１の領域と、この第１の領域
上に形成した低濃度他導電型の第２の領域と、この第２
の領域内の表面に形成した高濃度一導電型の第３の領域
と、この第３の領域内の表面に形成した高濃度他導電型
の第４の領域とを備えている。そして、第３の領域の上
部に第１の電極を設け、第３および第４の領域上に第２
の電極を設け、第１の領域の露出面および一導電型基板
に接続する共通電極を設けている。
導体素子は、一導電型基板と、この一導電型基板の一主
面上に形成するとともに一導電型基板がわに露出面を形
成した高濃度他導電型の第１の領域と、この第１の領域
上に形成した低濃度他導電型の第２の領域と、この第２
の領域内の表面に形成した高濃度一導電型の第３の領域
と、この第３の領域内の表面に形成した高濃度他導電型
の第４の領域とを備えている。そして、第３の領域の上
部に第１の電極を設け、第３および第４の領域上に第２
の電極を設け、第１の領域の露出面および一導電型基板
に接続する共通電極を設けている。
【０００７】請求項２記載の複合型半導体素子は、一導
電型基板と、この一導電型基板の一主面上に形成すると
ともに一導電型基板がわに露出面を形成した高濃度他導
電型の第１の領域と、この第１の領域上に形成した低濃
度他導電型の第２の領域と、この第２の領域内の表面に
形成した高濃度一導電型の第３の領域と、この第３の領
域内の表面に形成した高濃度他導電型の第４の領域とを
備えている。そして、第３の領域の上部に第１の電極を
設け、第３および第４の領域上に第２の電極を設け、第
１の領域の露出面に接続する第３の電極を設け、一導電
型基板に接続する第４の電極を設けている。
電型基板と、この一導電型基板の一主面上に形成すると
ともに一導電型基板がわに露出面を形成した高濃度他導
電型の第１の領域と、この第１の領域上に形成した低濃
度他導電型の第２の領域と、この第２の領域内の表面に
形成した高濃度一導電型の第３の領域と、この第３の領
域内の表面に形成した高濃度他導電型の第４の領域とを
備えている。そして、第３の領域の上部に第１の電極を
設け、第３および第４の領域上に第２の電極を設け、第
１の領域の露出面に接続する第３の電極を設け、一導電
型基板に接続する第４の電極を設けている。
【０００８】請求項３記載の複合型半導体素子は、一導
電型基板と、この一導電型基板の一主面上に形成すると
ともに一導電型基板がわに露出面を形成した高濃度他導
電型の第１の領域と、この第１の領域上に形成した低濃
度他導電型の第２の領域と、この第２の領域内の表面に
複数形成した高濃度一導電型の第３の領域と、この複数
の第３の領域内の表面に形成した高濃度他導電型の第４
の領域とを備えている。そして、複数の第３の領域の上
部に第１の電極を設け、複数の第３および第４の領域上
に第２の電極を設け、第１の領域の露出面に接続する第
３の電極を設け、一導電型基板に接続する第４の電極を
設けている。
電型基板と、この一導電型基板の一主面上に形成すると
ともに一導電型基板がわに露出面を形成した高濃度他導
電型の第１の領域と、この第１の領域上に形成した低濃
度他導電型の第２の領域と、この第２の領域内の表面に
複数形成した高濃度一導電型の第３の領域と、この複数
の第３の領域内の表面に形成した高濃度他導電型の第４
の領域とを備えている。そして、複数の第３の領域の上
部に第１の電極を設け、複数の第３および第４の領域上
に第２の電極を設け、第１の領域の露出面に接続する第
３の電極を設け、一導電型基板に接続する第４の電極を
設けている。
【０００９】請求項４記載の複合型半導体素子の製造方
法は、一導電型基板の一主面上に高濃度他導電型の第１
の領域を形成し、この第１の領域上に低濃度他導電型の
第２の領域を形成し、この第２の領域内の表面に高濃度
一導電型の第３の領域を形成し、この第３の領域内の表
面に高濃度他導電型の第４の領域を形成する工程と、一
導電型基板の他主面から第１の領域に達するまで部分的
に除去して凹部を形成する工程と、第３の領域の上部、
第３および第４の領域上、第１の領域の露出面、および
一導電型基板の他主面に、それぞれ電極を形成する工程
とを含むことを特徴とする。
法は、一導電型基板の一主面上に高濃度他導電型の第１
の領域を形成し、この第１の領域上に低濃度他導電型の
第２の領域を形成し、この第２の領域内の表面に高濃度
一導電型の第３の領域を形成し、この第３の領域内の表
面に高濃度他導電型の第４の領域を形成する工程と、一
導電型基板の他主面から第１の領域に達するまで部分的
に除去して凹部を形成する工程と、第３の領域の上部、
第３および第４の領域上、第１の領域の露出面、および
一導電型基板の他主面に、それぞれ電極を形成する工程
とを含むことを特徴とする。
【００１０】
【作用】請求項１記載の構成によれば、ゲートを共通と
するＩＧＢＴとＭＯＳＦＥＴとが１チップ内に共存して
いる。すなわち、ＩＧＢＴは、第１の電極をゲート電極
とし、第２の電極をエミッタ電極とし、共通電極をコレ
クタ電極として、一導電型基板（コレクタ），第１の領
域，第２の領域，第３の領域および第４の領域（エミッ
タ）からなる。また、ＭＯＳＦＥＴは、露出面を形成し
た第１の領域（ドレイン），第２の領域，第３の領域お
よび第４の領域（ソース）からなる。そして、第１の領
域の露出面と一導電型基板を共通電極で接続しているこ
とにより、ＭＯＳＦＥＴの寄生ダイオード（第２および
第３の領域）がＩＧＢＴのコレクタ・エミッタ間に形成
されることになる。
するＩＧＢＴとＭＯＳＦＥＴとが１チップ内に共存して
いる。すなわち、ＩＧＢＴは、第１の電極をゲート電極
とし、第２の電極をエミッタ電極とし、共通電極をコレ
クタ電極として、一導電型基板（コレクタ），第１の領
域，第２の領域，第３の領域および第４の領域（エミッ
タ）からなる。また、ＭＯＳＦＥＴは、露出面を形成し
た第１の領域（ドレイン），第２の領域，第３の領域お
よび第４の領域（ソース）からなる。そして、第１の領
域の露出面と一導電型基板を共通電極で接続しているこ
とにより、ＭＯＳＦＥＴの寄生ダイオード（第２および
第３の領域）がＩＧＢＴのコレクタ・エミッタ間に形成
されることになる。
【００１１】請求項２記載の構成によれば、請求項１と
同様、ゲートを共通とするＩＧＢＴとＭＯＳＦＥＴとが
１チップ内に共存している。そして、第１の領域の露出
面に接続した第３の電極がＭＯＳＦＥＴのドレイン電極
となり、一導電型基板に接続した第４の電極がＩＧＢＴ
のコレクタ電極となる。したがって、ＩＧＢＴとＭＯＳ
ＦＥＴを選択的に動作させることができる。また、第３
の電極と第４の電極を接続すれば、請求項１と同様、Ｍ
ＯＳＦＥＴの寄生ダイオードがＩＧＢＴのコレクタ・エ
ミッタ間に形成されることになる。
同様、ゲートを共通とするＩＧＢＴとＭＯＳＦＥＴとが
１チップ内に共存している。そして、第１の領域の露出
面に接続した第３の電極がＭＯＳＦＥＴのドレイン電極
となり、一導電型基板に接続した第４の電極がＩＧＢＴ
のコレクタ電極となる。したがって、ＩＧＢＴとＭＯＳ
ＦＥＴを選択的に動作させることができる。また、第３
の電極と第４の電極を接続すれば、請求項１と同様、Ｍ
ＯＳＦＥＴの寄生ダイオードがＩＧＢＴのコレクタ・エ
ミッタ間に形成されることになる。
【００１２】請求項３記載の構成によれば、第２の領域
内の表面に複数の第３の領域を形成し、この複数の第３
の領域内の表面に第４の領域を形成し、複数の第３の領
域の上部に第１の電極を設け、複数の第３および第４の
領域上に第２の電極を設けることにより、複数の第１・
第２の電極をＩＧＢＴのゲート・エミッタ電極とＭＯＳ
ＦＥＴのゲート・ソース電極とに使い分けるようにして
いる。そして、第１の領域の露出面に接続した第３の電
極がＭＯＳＦＥＴのドレイン電極となり、一導電型基板
に接続した第４の電極がＩＧＢＴのコレクタ電極とな
る。したがって、ＩＧＢＴとＭＯＳＦＥＴは１チップ内
に独立した構成となり、選択的に動作させることができ
る。また、電極間の接続の仕方により、請求項１または
請求項２と同様の動作を行うことができる。
内の表面に複数の第３の領域を形成し、この複数の第３
の領域内の表面に第４の領域を形成し、複数の第３の領
域の上部に第１の電極を設け、複数の第３および第４の
領域上に第２の電極を設けることにより、複数の第１・
第２の電極をＩＧＢＴのゲート・エミッタ電極とＭＯＳ
ＦＥＴのゲート・ソース電極とに使い分けるようにして
いる。そして、第１の領域の露出面に接続した第３の電
極がＭＯＳＦＥＴのドレイン電極となり、一導電型基板
に接続した第４の電極がＩＧＢＴのコレクタ電極とな
る。したがって、ＩＧＢＴとＭＯＳＦＥＴは１チップ内
に独立した構成となり、選択的に動作させることができ
る。また、電極間の接続の仕方により、請求項１または
請求項２と同様の動作を行うことができる。
【００１３】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１（ａ）はこの発明の第１の実施例の複
合型半導体素子の模式断面図、図１（ｂ）はその等価回
路図である。図１において、１はＰ+ シリコン基板（一
導電型基板）、２はＮ+ 領域（第１の領域）、２ａは露
出面、３はＮ- 領域（第２の領域）、４はＰ+ 領域（第
３の領域）、５はＮ+ 領域（第４の領域）、６はゲート
酸化膜、７はポリシリコン膜、８ａはアルミニウム膜か
らなるゲート電極（第１の電極）、８ｂはアルミニウム
膜からなるエミッタ電極（第２の電極）、９は電極用の
金属膜（共通電極）である。
ら説明する。図１（ａ）はこの発明の第１の実施例の複
合型半導体素子の模式断面図、図１（ｂ）はその等価回
路図である。図１において、１はＰ+ シリコン基板（一
導電型基板）、２はＮ+ 領域（第１の領域）、２ａは露
出面、３はＮ- 領域（第２の領域）、４はＰ+ 領域（第
３の領域）、５はＮ+ 領域（第４の領域）、６はゲート
酸化膜、７はポリシリコン膜、８ａはアルミニウム膜か
らなるゲート電極（第１の電極）、８ｂはアルミニウム
膜からなるエミッタ電極（第２の電極）、９は電極用の
金属膜（共通電極）である。
【００１４】この複合型半導体素子には、ゲートを共通
とするＩＧＢＴとＭＯＳＦＥＴとが１チップ内に共存し
ている。すなわち、ＩＧＢＴは、Ｐ+ シリコン基板１
と、Ｎ + 領域２と、Ｎ- 領域３と、Ｐ+ 領域４と、Ｎ+
領域５とからなる。また、ＭＯＳＦＥＴは、Ｐ+ シリコ
ン基板１を除去した露出面２ａ上のＮ+ 領域２と、Ｎ-
領域３と、Ｐ+ 領域４と、Ｎ+ 領域５とからなる。
とするＩＧＢＴとＭＯＳＦＥＴとが１チップ内に共存し
ている。すなわち、ＩＧＢＴは、Ｐ+ シリコン基板１
と、Ｎ + 領域２と、Ｎ- 領域３と、Ｐ+ 領域４と、Ｎ+
領域５とからなる。また、ＭＯＳＦＥＴは、Ｐ+ シリコ
ン基板１を除去した露出面２ａ上のＮ+ 領域２と、Ｎ-
領域３と、Ｐ+ 領域４と、Ｎ+ 領域５とからなる。
【００１５】このように構成される複合型半導体素子の
製造方法を説明する。（１００）面のＰ+ シリコン基板
１にＮ+ 層２をエピタキシャル法で形成し、つづいてＮ
- 層３をエピタキシャル法で形成する。つぎにＮ- 層内
３に選択拡散によってＰ+ 領域４を形成し、さらにその
Ｐ+ 領域４内に拡散によってＮ+ 領域５を形成する。Ｐ
+ シリコン基板１はＩＧＢＴのコレクタ領域となり、Ｎ
+ 層は２はバッファ領域、Ｎ+ 領域５はエミッタ領域と
なる。
製造方法を説明する。（１００）面のＰ+ シリコン基板
１にＮ+ 層２をエピタキシャル法で形成し、つづいてＮ
- 層３をエピタキシャル法で形成する。つぎにＮ- 層内
３に選択拡散によってＰ+ 領域４を形成し、さらにその
Ｐ+ 領域４内に拡散によってＮ+ 領域５を形成する。Ｐ
+ シリコン基板１はＩＧＢＴのコレクタ領域となり、Ｎ
+ 層は２はバッファ領域、Ｎ+ 領域５はエミッタ領域と
なる。
【００１６】さらに、ＩＧＢＴのゲートとして、Ｐ+ 領
域４上に厚み５００〜１０００Åの二酸化珪素膜６を形
成し、その上にポリシリコン膜７を形成する。その後、
アルミニウム膜からなるゲート電極８ａとエミッタ電極
８ｂを形成する。このようにして得たＩＧＢＴのコレク
タ領域（Ｐ+ シリコン基板１）の一部を機械的、化学的
方法などでバッファ領域（Ｎ+ 層２）に到達する深さま
で除去して露出面２ａを形成し、その後ＩＧＢＴのコレ
クタ面およびＮ+ 層２の露出面２ａ（凹部）に電極用金
属膜９を形成する。
域４上に厚み５００〜１０００Åの二酸化珪素膜６を形
成し、その上にポリシリコン膜７を形成する。その後、
アルミニウム膜からなるゲート電極８ａとエミッタ電極
８ｂを形成する。このようにして得たＩＧＢＴのコレク
タ領域（Ｐ+ シリコン基板１）の一部を機械的、化学的
方法などでバッファ領域（Ｎ+ 層２）に到達する深さま
で除去して露出面２ａを形成し、その後ＩＧＢＴのコレ
クタ面およびＮ+ 層２の露出面２ａ（凹部）に電極用金
属膜９を形成する。
【００１７】このようにしてゲートを共通とするＩＧＢ
ＴとＭＯＳＦＥＴの複合型半導体素子が完成する。この
実施例によれば、ＩＧＢＴのコレクタ領域（Ｐ+ シリコ
ン基板１）とＮ+層２の露出面２ａを金属膜９で接続す
ることにより、図１（ｂ）に示すように、ＭＯＳＦＥＴ
の寄生ダイオード１０がＩＧＢＴのコレクタ・エミッタ
間に形成される。そのため、モータ駆動用として用いる
際に、別のダイオードを外付けする必要がない。このよ
うに、ダイオード１０を内臓したＩＧＢＴを容易に得る
ことができ、これを電子機器に用いることによって幅広
い周波数に対応でき、その結果、部品点数の削減、部品
材料費の低減、信頼性の向上などに効果がある。
ＴとＭＯＳＦＥＴの複合型半導体素子が完成する。この
実施例によれば、ＩＧＢＴのコレクタ領域（Ｐ+ シリコ
ン基板１）とＮ+層２の露出面２ａを金属膜９で接続す
ることにより、図１（ｂ）に示すように、ＭＯＳＦＥＴ
の寄生ダイオード１０がＩＧＢＴのコレクタ・エミッタ
間に形成される。そのため、モータ駆動用として用いる
際に、別のダイオードを外付けする必要がない。このよ
うに、ダイオード１０を内臓したＩＧＢＴを容易に得る
ことができ、これを電子機器に用いることによって幅広
い周波数に対応でき、その結果、部品点数の削減、部品
材料費の低減、信頼性の向上などに効果がある。
【００１８】図２（ａ）はこの発明の第２の実施例の複
合型半導体素子の模式断面図、図２（ｂ）はその等価回
路図である。図２において、図１と対応する部分には同
一符号を付し、その説明を省略する。この実施例が第１
の実施例と異なるところは、ＩＧＢＴのコレクタ領域
（Ｐ+シリコン基板１）とＮ+ 層２の露出面２ａを二酸
化珪素膜１１などで絶縁し、Ｐ + シリコン基板１にＩＧ
ＢＴのコレクタ電極となる電極用金属膜（第４の電極）
９ａを形成するとともに、Ｎ+ 層２の露出面２ａ（凹
部）にＭＯＳＦＥＴのドレイン電極となる電極用金属膜
（第３の電極）９ｂを形成したことである。
合型半導体素子の模式断面図、図２（ｂ）はその等価回
路図である。図２において、図１と対応する部分には同
一符号を付し、その説明を省略する。この実施例が第１
の実施例と異なるところは、ＩＧＢＴのコレクタ領域
（Ｐ+シリコン基板１）とＮ+ 層２の露出面２ａを二酸
化珪素膜１１などで絶縁し、Ｐ + シリコン基板１にＩＧ
ＢＴのコレクタ電極となる電極用金属膜（第４の電極）
９ａを形成するとともに、Ｎ+ 層２の露出面２ａ（凹
部）にＭＯＳＦＥＴのドレイン電極となる電極用金属膜
（第３の電極）９ｂを形成したことである。
【００１９】この実施例によれば、ＩＧＢＴとＭＯＳＦ
ＥＴを選択的に動作させることができる。また、電極用
金属膜９ａと９ｂを接続すれば、第１の実施例と同様、
ＭＯＳＦＥＴの寄生ダイオード１０がＩＧＢＴのコレク
タ・エミッタ間に形成されることになる。図３（ａ）は
この発明の第３の実施例の複合型半導体素子の模式断面
図、図３（ｂ）はその等価回路図である。図３におい
て、図２と対応する部分には同一符号を付し、その説明
を省略する。
ＥＴを選択的に動作させることができる。また、電極用
金属膜９ａと９ｂを接続すれば、第１の実施例と同様、
ＭＯＳＦＥＴの寄生ダイオード１０がＩＧＢＴのコレク
タ・エミッタ間に形成されることになる。図３（ａ）は
この発明の第３の実施例の複合型半導体素子の模式断面
図、図３（ｂ）はその等価回路図である。図３におい
て、図２と対応する部分には同一符号を付し、その説明
を省略する。
【００２０】この実施例が第２の実施例と異なるところ
は、ＩＧＢＴとＭＯＳＦＥＴのそれぞれに対応するＰ+
領域４、Ｎ+ 領域５、ゲート酸化膜６、ポリシリコン膜
７およびアルミニウム膜からなる電極８ａ，８ｂを設け
たことであり、それぞれ専用のゲートＧ1 ，Ｇ2 を設け
ている。この実施例によれば、１チップ内にＩＧＢＴと
ＭＯＳＦＥＴを独立させた複合型半導体素子を得ること
ができる。電極８ａ，８ｂ間および電極用金属膜９ａ，
９ｂ間の接続の仕方により、第１の実施例または第２の
実施例と同様の動作を行うことができる。
は、ＩＧＢＴとＭＯＳＦＥＴのそれぞれに対応するＰ+
領域４、Ｎ+ 領域５、ゲート酸化膜６、ポリシリコン膜
７およびアルミニウム膜からなる電極８ａ，８ｂを設け
たことであり、それぞれ専用のゲートＧ1 ，Ｇ2 を設け
ている。この実施例によれば、１チップ内にＩＧＢＴと
ＭＯＳＦＥＴを独立させた複合型半導体素子を得ること
ができる。電極８ａ，８ｂ間および電極用金属膜９ａ，
９ｂ間の接続の仕方により、第１の実施例または第２の
実施例と同様の動作を行うことができる。
【００２１】なお、上記実施例では説明を容易にするた
め図面では、ＩＧＢＴのコレクタ領域（Ｐ+ シリコン基
板１）を左側とし、Ｎ+ 層２の露出面２ａ（凹部）を右
側とした。しかし、実際の製造工程においては、Ｐ+ シ
リコン基板１の破損を防ぐため、図４に示すように、凹
部として小さな穴２１や溝２２を組み合わせることが多
い。また、電流容量を高めるために穴２１や溝２２を増
やす必要があり、穴２１や溝２２を精密加工する必要が
あり、たとえば、超音波加工、レーザー加工、放電加工
などで行う。また、複数個の穴２１や溝２２への電極形
成は、まずバンブ技術またはフリップチップ技術それに
基盤配線技術によって簡単に実現できる。なお、図４
（ａ），（ｂ）はそれぞれ穴２１，溝２２を形成したＰ
+ シリコン基板１の平面図であり、図４（ｃ）はそのと
きの模式断面図である。
め図面では、ＩＧＢＴのコレクタ領域（Ｐ+ シリコン基
板１）を左側とし、Ｎ+ 層２の露出面２ａ（凹部）を右
側とした。しかし、実際の製造工程においては、Ｐ+ シ
リコン基板１の破損を防ぐため、図４に示すように、凹
部として小さな穴２１や溝２２を組み合わせることが多
い。また、電流容量を高めるために穴２１や溝２２を増
やす必要があり、穴２１や溝２２を精密加工する必要が
あり、たとえば、超音波加工、レーザー加工、放電加工
などで行う。また、複数個の穴２１や溝２２への電極形
成は、まずバンブ技術またはフリップチップ技術それに
基盤配線技術によって簡単に実現できる。なお、図４
（ａ），（ｂ）はそれぞれ穴２１，溝２２を形成したＰ
+ シリコン基板１の平面図であり、図４（ｃ）はそのと
きの模式断面図である。
【００２２】また、上記実施例では、一導電型をＰ型と
し、他導電型をＮ型として説明したが、これに限られる
ものではない。
し、他導電型をＮ型として説明したが、これに限られる
ものではない。
【００２３】
【発明の効果】この発明によれば、一導電型基板（コレ
クタ），第１の領域，第２の領域，第３の領域および第
４の領域（エミッタ）からなるＩＧＢＴと、露出面上の
第１の領域（ドレイン），第２の領域，第３の領域およ
び第４の領域（ソース）からなるＭＯＳＦＥＴとを有し
ている。その結果、この複合型半導体素子を電子機器に
用いることによって幅広い周波数に対応でき、部品点数
の削減、信頼性の向上など総合的な原価低減を実現でき
る。そして、ＭＯＳＦＥＴの寄生ダイオードをＩＧＢＴ
のコレクタ・エミッタ間に容易に設けることができ、モ
ータ駆動用として用いる際に、別のダイオードを外付け
する必要がない。
クタ），第１の領域，第２の領域，第３の領域および第
４の領域（エミッタ）からなるＩＧＢＴと、露出面上の
第１の領域（ドレイン），第２の領域，第３の領域およ
び第４の領域（ソース）からなるＭＯＳＦＥＴとを有し
ている。その結果、この複合型半導体素子を電子機器に
用いることによって幅広い周波数に対応でき、部品点数
の削減、信頼性の向上など総合的な原価低減を実現でき
る。そして、ＭＯＳＦＥＴの寄生ダイオードをＩＧＢＴ
のコレクタ・エミッタ間に容易に設けることができ、モ
ータ駆動用として用いる際に、別のダイオードを外付け
する必要がない。
【図１】この発明の第１の実施例の複合型半導体素子の
模式断面図と等価回路図である。
模式断面図と等価回路図である。
【図２】この発明の第２の実施例の複合型半導体素子の
模式断面図と等価回路図である。
模式断面図と等価回路図である。
【図３】この発明の第３の実施例の複合型半導体素子の
模式断面図と等価回路図である。
模式断面図と等価回路図である。
【図４】この発明の実施例における凹部の形成方法を説
明するための図である。
明するための図である。
【図５】従来のＩＧＢＴの模式断面図と等価回路図であ
る。
る。
【図６】従来のＭＯＳＦＥＴの模式断面図と等価回路図
である。
である。
１ Ｐ+ シリコン基板（一導電型基板） ２ Ｎ+ 層（第１の領域） ２ａ 露出面 ３ Ｎ- 層（第２の領域） ４ Ｐ+ 領域（第３の領域） ５ Ｎ+ 領域（第４の領域） ８ａ ゲート電極（第１の電極） ８ｂ エミッタ電極（第２の電極） ９ 電極用金属膜（共通電極） ９ａ 電極用金属膜（第４の電極） ９ｂ 電極用金属膜（第３の電極） １０ ダイオード ２１ 穴（凹部） ２２ 溝（凹部）
Claims (4)
- 【請求項１】 一導電型基板と、この一導電型基板の一
主面上に形成するとともに前記一導電型基板がわに露出
面を形成した高濃度他導電型の第１の領域と、この第１
の領域上に形成した低濃度他導電型の第２の領域と、こ
の第２の領域内の表面に形成した高濃度一導電型の第３
の領域と、この第３の領域内の表面に形成した高濃度他
導電型の第４の領域とを備え、 前記第３の領域の上部に第１の電極を設け、前記第３お
よび第４の領域上に第２の電極を設け、前記第１の領域
の露出面および前記一導電型基板に接続する共通電極を
設けた複合型半導体素子。 - 【請求項２】 一導電型基板と、この一導電型基板の一
主面上に形成するとともに前記一導電型基板がわに露出
面を形成した高濃度他導電型の第１の領域と、この第１
の領域上に形成した低濃度他導電型の第２の領域と、こ
の第２の領域内の表面に形成した高濃度一導電型の第３
の領域と、この第３の領域内の表面に形成した高濃度他
導電型の第４の領域とを備え、 前記第３の領域の上部に第１の電極を設け、前記第３お
よび第４の領域上に第２の電極を設け、前記第１の領域
の露出面に接続する第３の電極を設け、前記一導電型基
板に接続する第４の電極を設けた複合型半導体素子。 - 【請求項３】 一導電型基板と、この一導電型基板の一
主面上に形成するとともに前記一導電型基板がわに露出
面を形成した高濃度他導電型の第１の領域と、この第１
の領域上に形成した低濃度他導電型の第２の領域と、こ
の第２の領域内の表面に複数形成した高濃度一導電型の
第３の領域と、この複数の第３の領域内の表面に形成し
た高濃度他導電型の第４の領域とを備え、 前記複数の第３の領域の上部に第１の電極を設け、前記
複数の第３および第４の領域上に第２の電極を設け、前
記第１の領域の露出面に接続する第３の電極を設け、前
記一導電型基板に接続する第４の電極を設けた複合型半
導体素子。 - 【請求項４】 一導電型基板の一主面上に高濃度他導電
型の第１の領域を形成し、この第１の領域上に低濃度他
導電型の第２の領域を形成し、この第２の領域内の表面
に高濃度一導電型の第３の領域を形成し、この第３の領
域内の表面に高濃度他導電型の第４の領域を形成する工
程と、 前記一導電型基板の他主面から前記第１の領域に達する
まで部分的に除去して凹部を形成する工程と、 前記第３の領域の上部、前記第３および第４の領域上、
前記第１の領域の露出面、および前記一導電型基板の他
主面に、それぞれ電極を形成する工程とを含むことを特
徴とする複合型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301463A JPH07153951A (ja) | 1993-12-01 | 1993-12-01 | 複合型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301463A JPH07153951A (ja) | 1993-12-01 | 1993-12-01 | 複合型半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153951A true JPH07153951A (ja) | 1995-06-16 |
Family
ID=17897206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301463A Pending JPH07153951A (ja) | 1993-12-01 | 1993-12-01 | 複合型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153951A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094105A (ja) * | 2007-10-03 | 2009-04-30 | Denso Corp | 半導体装置及びその製造方法 |
| US7759696B2 (en) | 2005-10-20 | 2010-07-20 | Panasonic Corporation | High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same |
| WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
| JP2013110373A (ja) * | 2011-08-02 | 2013-06-06 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2014143852A (ja) * | 2013-01-24 | 2014-08-07 | Denso Corp | 過電流保護回路 |
-
1993
- 1993-12-01 JP JP5301463A patent/JPH07153951A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759696B2 (en) | 2005-10-20 | 2010-07-20 | Panasonic Corporation | High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same |
| JP2009094105A (ja) * | 2007-10-03 | 2009-04-30 | Denso Corp | 半導体装置及びその製造方法 |
| US8786024B2 (en) | 2010-04-15 | 2014-07-22 | Yoshitaka Sugawara | Semiconductor device comprising bipolar and unipolar transistors including a concave and convex portion |
| CN102782845A (zh) * | 2010-04-15 | 2012-11-14 | 菅原良孝 | 半导体装置 |
| JPWO2011129443A1 (ja) * | 2010-04-15 | 2013-07-18 | 良孝 菅原 | 半導体装置 |
| WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
| JP5638067B2 (ja) * | 2010-04-15 | 2014-12-10 | 良孝 菅原 | 半導体装置 |
| JP2013110373A (ja) * | 2011-08-02 | 2013-06-06 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US9419117B2 (en) | 2011-08-02 | 2016-08-16 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
| US9620588B2 (en) | 2011-08-02 | 2017-04-11 | Rohm Co., Ltd. | Semiconductor device |
| US10192865B2 (en) | 2011-08-02 | 2019-01-29 | Rohm Co., Ltd. | Method of manufacturing a semiconductor device |
| US10461077B2 (en) | 2011-08-02 | 2019-10-29 | Rohm Co., Ltd. | Method of manufacturing a semiconductor device |
| US10692861B2 (en) | 2011-08-02 | 2020-06-23 | Rohm Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2014143852A (ja) * | 2013-01-24 | 2014-08-07 | Denso Corp | 過電流保護回路 |
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