JPH0714920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0714920A JPH0714920A JP14726693A JP14726693A JPH0714920A JP H0714920 A JPH0714920 A JP H0714920A JP 14726693 A JP14726693 A JP 14726693A JP 14726693 A JP14726693 A JP 14726693A JP H0714920 A JPH0714920 A JP H0714920A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ビアホールの形成方法に関し,下層配線の損
傷を少なくする。 【構成】 上面に拡散阻止層4を有する下層配線3を覆
う層間絶縁層6を貫通し拡散阻止層4を表出するビアホ
ール9を開設する工程において,層間絶縁層6にビアホ
ール9を開設するエッチングにおいてエッチストッパと
して作用するストッパ層5を拡散阻止層4上面に設ける
工程と,レジストマスク7を用いて層間絶縁層6を貫通
しストッバ層5を表出するビアホール上部9aを開設す
る工程と,次いで,レジストマスク7を除去する工程
と,次いで,ビアホール上部9a底面に表出するストッ
バ層5を,層間絶縁層6をマスクとし拡散阻止層4をエ
ッチストッバとするエッチングにより除去して拡散阻止
層4を表出し,ビアホール9を形成する工程とを有す
る。
傷を少なくする。 【構成】 上面に拡散阻止層4を有する下層配線3を覆
う層間絶縁層6を貫通し拡散阻止層4を表出するビアホ
ール9を開設する工程において,層間絶縁層6にビアホ
ール9を開設するエッチングにおいてエッチストッパと
して作用するストッパ層5を拡散阻止層4上面に設ける
工程と,レジストマスク7を用いて層間絶縁層6を貫通
しストッバ層5を表出するビアホール上部9aを開設す
る工程と,次いで,レジストマスク7を除去する工程
と,次いで,ビアホール上部9a底面に表出するストッ
バ層5を,層間絶縁層6をマスクとし拡散阻止層4をエ
ッチストッバとするエッチングにより除去して拡散阻止
層4を表出し,ビアホール9を形成する工程とを有す
る。
Description
【0001】
【産業上の利用分野】本発明は,半導体装置の製造方法
に関し,とくに下層配線の損傷が少ないビアホールの形
成方法に関する。
に関し,とくに下層配線の損傷が少ないビアホールの形
成方法に関する。
【0002】半導体装置の製造において,層間絶縁層で
覆われた下層配線と電気的接続をとるため,層間絶縁層
にビアホールを形成する場合が頻繁に生ずる。例えば,
FPGA(フィールド・プログラマブル・ゲートアレ
イ)では,多数の平行配線からなり,互いに直交する二
組の配線群の各交点毎にビアホールを形成し,非晶質シ
リコン薄膜からなるアンチヒューズを形成する。
覆われた下層配線と電気的接続をとるため,層間絶縁層
にビアホールを形成する場合が頻繁に生ずる。例えば,
FPGA(フィールド・プログラマブル・ゲートアレ
イ)では,多数の平行配線からなり,互いに直交する二
組の配線群の各交点毎にビアホールを形成し,非晶質シ
リコン薄膜からなるアンチヒューズを形成する。
【0003】しかし,かかるビアホールを形成する際の
エッチングにより,ビアホール底面に表出する下層配線
が損傷し,コンタクトの信頼性を損なうことがあり,半
導体装置の信頼性が劣化する。
エッチングにより,ビアホール底面に表出する下層配線
が損傷し,コンタクトの信頼性を損なうことがあり,半
導体装置の信頼性が劣化する。
【0004】このため,下層配線を損傷することなくビ
アホールを開口する方法が強く要望されている。
アホールを開口する方法が強く要望されている。
【0005】
【従来の技術】層間絶縁層で覆われた下層配線へ接続す
るためのビアホールの従来の形成方法について,実施例
を参照して説明する。
るためのビアホールの従来の形成方法について,実施例
を参照して説明する。
【0006】図3は従来の実施例断面工程図であり,F
PGAのアンチヒューズ部の断面を表している。先ず,
図3(a)を参照して,半導体素子(図示されていな
い。)が形成された半導体基板1表面上に,酸化シリコ
ンからなる酸化膜2を形成する。
PGAのアンチヒューズ部の断面を表している。先ず,
図3(a)を参照して,半導体素子(図示されていな
い。)が形成された半導体基板1表面上に,酸化シリコ
ンからなる酸化膜2を形成する。
【0007】次いで,酸化膜2上に下層配線3材料とな
るAl層,拡散阻止層4となる窒化チタン層を順次堆積
する。その後,フォトエッチングを用いて,窒化チタン
層及びAl層を順次エッチングしてパターニングし,下
層配線3を形成する。この下層配線3は,FPGAのア
ンチヒューズ部を構成する一方の配線,例えばX配線と
なる。ここで,下層配線3の上面に設けられた拡散阻止
層4は,下層配線3材料のAlとコンタクト材料である
シリコンとの拡散反応を防止するための拡散障壁として
機能する。
るAl層,拡散阻止層4となる窒化チタン層を順次堆積
する。その後,フォトエッチングを用いて,窒化チタン
層及びAl層を順次エッチングしてパターニングし,下
層配線3を形成する。この下層配線3は,FPGAのア
ンチヒューズ部を構成する一方の配線,例えばX配線と
なる。ここで,下層配線3の上面に設けられた拡散阻止
層4は,下層配線3材料のAlとコンタクト材料である
シリコンとの拡散反応を防止するための拡散障壁として
機能する。
【0008】次いで,下層配線3及び拡散阻止層4を覆
い平坦な表面を有するSiO2 層を層間絶縁層5として
基板1上全面に堆積する。次いで,アンチヒューズを形
成すべき領域を画定する開口8を有するレジストマスク
7をフォトリソグラフィにより形成する。
い平坦な表面を有するSiO2 層を層間絶縁層5として
基板1上全面に堆積する。次いで,アンチヒューズを形
成すべき領域を画定する開口8を有するレジストマスク
7をフォトリソグラフィにより形成する。
【0009】次いで,レジストマスク7を用いて層間絶
縁層5をRIE(反応性イオンエッチング)し,図3
(b)を参照して,層間絶縁層5を貫通し底面に拡散阻
止層4を表出するビアホール9を開設する。
縁層5をRIE(反応性イオンエッチング)し,図3
(b)を参照して,層間絶縁層5を貫通し底面に拡散阻
止層4を表出するビアホール9を開設する。
【0010】次いで,図3(c)を参照して,レジスト
マスク7を酸素プラズマを用いて灰化し除去する。次い
で,非晶質シリコン薄膜を,CVD法を用いてビアホー
ル9内面及び層間絶縁層5を覆い堆積し,非晶質薄膜1
0を形成する。次いで,図3(d)を参照して,ビアホ
ール9内面を覆う非晶質薄膜10及びビアホール9周辺
の層間絶縁層上に堆積した非晶質薄膜10を残して,層
間絶縁層5上の他の領域に堆積した非晶質薄膜をフォト
エッチングにより除去する。
マスク7を酸素プラズマを用いて灰化し除去する。次い
で,非晶質シリコン薄膜を,CVD法を用いてビアホー
ル9内面及び層間絶縁層5を覆い堆積し,非晶質薄膜1
0を形成する。次いで,図3(d)を参照して,ビアホ
ール9内面を覆う非晶質薄膜10及びビアホール9周辺
の層間絶縁層上に堆積した非晶質薄膜10を残して,層
間絶縁層5上の他の領域に堆積した非晶質薄膜をフォト
エッチングにより除去する。
【0011】次いで,窒化チタン膜,及び上層配線12
材料のAlを順次堆積し,パターニングして,上層配線
12を形成する。この上層配線12は,通常は,下層配
線3と直交するY配線となる。
材料のAlを順次堆積し,パターニングして,上層配線
12を形成する。この上層配線12は,通常は,下層配
線3と直交するY配線となる。
【0012】このように,上層配線12と下層配線3と
がビアホール9の底面で非晶質シリコンからなる非晶質
薄膜10を挟んで対向するアンチヒューズが形成され,
FPGAが製造される。
がビアホール9の底面で非晶質シリコンからなる非晶質
薄膜10を挟んで対向するアンチヒューズが形成され,
FPGAが製造される。
【0013】しかし,上記,ビアホールの形成工程にお
いて,層間絶縁層5を貫通するビアホールを形成する
際,SiO2 からなる層間絶縁層5を弗素を含む反応ガ
スを用いてエッチングするため,下層配線3上面に設け
られている窒化チタンからなる拡散阻止層4がオーバエ
ッチングされて薄くなるのである。
いて,層間絶縁層5を貫通するビアホールを形成する
際,SiO2 からなる層間絶縁層5を弗素を含む反応ガ
スを用いてエッチングするため,下層配線3上面に設け
られている窒化チタンからなる拡散阻止層4がオーバエ
ッチングされて薄くなるのである。
【0014】その結果,拡散障壁の機能が劣化するた
め,下層配線3とシリコン薄膜10との拡散反応を引起
し,アンチヒューズのリーク電流を増加させ,またアン
チヒューズの信頼性を損なう。
め,下層配線3とシリコン薄膜10との拡散反応を引起
し,アンチヒューズのリーク電流を増加させ,またアン
チヒューズの信頼性を損なう。
【0015】また,ビアホール9形成後にレジストマス
ク7を除去する際,ビアホールの底面に表出する拡散阻
止層4の表出面が変質し,例えば灰化による除去では酸
化され,拡散阻止層4の表面に変質層が形成される。従
って,下層配線3と非晶質薄膜10との間に変質層が挟
まることとなり,アンチヒューズの書込電圧を変動さ
せ,また,アンチヒューズの残留抵抗が大きくなる。
ク7を除去する際,ビアホールの底面に表出する拡散阻
止層4の表出面が変質し,例えば灰化による除去では酸
化され,拡散阻止層4の表面に変質層が形成される。従
って,下層配線3と非晶質薄膜10との間に変質層が挟
まることとなり,アンチヒューズの書込電圧を変動さ
せ,また,アンチヒューズの残留抵抗が大きくなる。
【0016】
【発明が解決しようとする課題】上述したように,従来
のビアホール形成方法では,RIEを用いて層間絶縁層
にビアホールを形成する際に,下層配線上に設けられた
拡散阻止層が,ビアホールの底に表出するためエッチン
グされて薄くなり,拡散障壁が小さくなり信頼性を劣化
させるという問題があった。
のビアホール形成方法では,RIEを用いて層間絶縁層
にビアホールを形成する際に,下層配線上に設けられた
拡散阻止層が,ビアホールの底に表出するためエッチン
グされて薄くなり,拡散障壁が小さくなり信頼性を劣化
させるという問題があった。
【0017】また,ビアホールの底に拡散阻止層表面を
表出した状態でレジストマスクを除去するために,拡散
阻止層表面に変質層が形成され,素子特性が劣化すると
いう欠点がある。
表出した状態でレジストマスクを除去するために,拡散
阻止層表面に変質層が形成され,素子特性が劣化すると
いう欠点がある。
【0018】本発明は,拡散阻止層上にストッパ層を設
けることで,ビアホール形成の際の拡散阻止層のエッチ
ングを防止し,かつ,レジストマスク除去の際に拡散阻
止層の露出を回避して拡散阻止層表面の変質を防止する
ことにより,信頼性が高く,かつ優れた電気的特性を有
する半導体装置の製造方法を提供することを目的とす
る。
けることで,ビアホール形成の際の拡散阻止層のエッチ
ングを防止し,かつ,レジストマスク除去の際に拡散阻
止層の露出を回避して拡散阻止層表面の変質を防止する
ことにより,信頼性が高く,かつ優れた電気的特性を有
する半導体装置の製造方法を提供することを目的とす
る。
【0019】
【課題を解決するための手段】図1及び図2は,本発明
の実施例断面工程図であり,FPGAのアンチヒューズ
部の形成工程を表している。
の実施例断面工程図であり,FPGAのアンチヒューズ
部の形成工程を表している。
【0020】上記課題を解決するために,図1及び図2
を参照して,本発明の第一の構成は,上面に窒化チタ
ン,タングステンチタニュウム及び窒化タングステンの
うちの何れかかるなる拡散阻止層4を有し,アルミニュ
ウム及びアルミニュウム合金の何れかからなる下層配線
3を基板1上に形成する工程と,該下層配線3を被覆し
て堆積された層間絶縁層6を貫通し該拡散阻止層4を表
出するビアホール9を開設する工程とを有する半導体装
置の製造方法において,該拡散阻止層4上面に,高融点
金属シリサイドからなるストッパ層5を設ける工程と,
該下層配線3を覆い酸化シリコンからなる該層間絶縁層
6を堆積する工程と,該層間絶縁層6上に設けられ,か
つ該ビアホール9を画定する開口8を有するレジストマ
スク7を用いて,該層間絶縁層6を貫通し該ストッパ層
5を表出するビアホール上部9aを開設する工程と,次
いで,該レジストマスク7を除去する工程と,次いで,
該ビアホール上部9aの底面に表出する該ストッパ層5
を,該層間絶縁層6をマスクとし該拡散阻止層4をエッ
チストッパとするエッチングにより除去して該拡散阻止
層4を表出し,ビアホール9を形成する工程とを有する
ことを特徴として構成し,及び,第二の構成は,第一の
構成の半導体装置の製造方法において,請求項1記載の
半導体装置の製造方法において,該ビアホール9内面を
覆い該層間絶縁層6上に,非晶質シリコン薄膜,非晶質
カーボン薄膜及び上下に酸化シリコン膜を有する窒化シ
リコン膜(ONO膜)のうちの何れかからなる非晶質薄
膜10を堆積する工程と,該非晶質薄膜10上に上層配
線12を形成して,該下層配線3と該上層配線12とで
挟まれた該非晶質薄膜10をアンチヒューズとして形成
する工程とを有することを特徴として構成する。
を参照して,本発明の第一の構成は,上面に窒化チタ
ン,タングステンチタニュウム及び窒化タングステンの
うちの何れかかるなる拡散阻止層4を有し,アルミニュ
ウム及びアルミニュウム合金の何れかからなる下層配線
3を基板1上に形成する工程と,該下層配線3を被覆し
て堆積された層間絶縁層6を貫通し該拡散阻止層4を表
出するビアホール9を開設する工程とを有する半導体装
置の製造方法において,該拡散阻止層4上面に,高融点
金属シリサイドからなるストッパ層5を設ける工程と,
該下層配線3を覆い酸化シリコンからなる該層間絶縁層
6を堆積する工程と,該層間絶縁層6上に設けられ,か
つ該ビアホール9を画定する開口8を有するレジストマ
スク7を用いて,該層間絶縁層6を貫通し該ストッパ層
5を表出するビアホール上部9aを開設する工程と,次
いで,該レジストマスク7を除去する工程と,次いで,
該ビアホール上部9aの底面に表出する該ストッパ層5
を,該層間絶縁層6をマスクとし該拡散阻止層4をエッ
チストッパとするエッチングにより除去して該拡散阻止
層4を表出し,ビアホール9を形成する工程とを有する
ことを特徴として構成し,及び,第二の構成は,第一の
構成の半導体装置の製造方法において,請求項1記載の
半導体装置の製造方法において,該ビアホール9内面を
覆い該層間絶縁層6上に,非晶質シリコン薄膜,非晶質
カーボン薄膜及び上下に酸化シリコン膜を有する窒化シ
リコン膜(ONO膜)のうちの何れかからなる非晶質薄
膜10を堆積する工程と,該非晶質薄膜10上に上層配
線12を形成して,該下層配線3と該上層配線12とで
挟まれた該非晶質薄膜10をアンチヒューズとして形成
する工程とを有することを特徴として構成する。
【0021】
【作用】本発明の構成では,図1(a)を参照して,下
層配線3の上面に拡散阻止層4及び最上面にストッパ層
5が設けられる。
層配線3の上面に拡散阻止層4及び最上面にストッパ層
5が設けられる。
【0022】ストッパ層5は,図1(b)を参照して,
その上に堆積された層間絶縁層6をエッチングしてビア
ホール上部9aとなるべき孔を開口するとき,そのエッ
チングのストッパ(エッチストッパ)として機能する物
質から構成される。
その上に堆積された層間絶縁層6をエッチングしてビア
ホール上部9aとなるべき孔を開口するとき,そのエッ
チングのストッパ(エッチストッパ)として機能する物
質から構成される。
【0023】かかる構成では,層間絶縁層6にビアホー
ルを開口する際にストッパ層があるため,オーバエッチ
ングにより拡散阻止層4を薄くすることがない。このた
め,下層配線3とコンタクト材料との拡散を確実に防止
できるから,リーク電流が小さな又信頼性に優れた素子
を製造することができる。
ルを開口する際にストッパ層があるため,オーバエッチ
ングにより拡散阻止層4を薄くすることがない。このた
め,下層配線3とコンタクト材料との拡散を確実に防止
できるから,リーク電流が小さな又信頼性に優れた素子
を製造することができる。
【0024】次いで,本発明の構成では,層間絶縁層6
にビアホール上部9aを開口する際にエッチマスクとし
て用いたレジストマスク7を例えば灰化して除去する。
その後さらに,図1(d)を参照して,層間絶縁層6を
マスクとするエッチングにより,ビアホール上部9aの
底に表出するストッパ層5を除去する。このストッパ層
5のエッチングは,拡散阻止層4をストッパとする選択
的エッチング,例えばRIE,プラズマエッチング又は
化学的エッチングによりなされる。
にビアホール上部9aを開口する際にエッチマスクとし
て用いたレジストマスク7を例えば灰化して除去する。
その後さらに,図1(d)を参照して,層間絶縁層6を
マスクとするエッチングにより,ビアホール上部9aの
底に表出するストッパ層5を除去する。このストッパ層
5のエッチングは,拡散阻止層4をストッパとする選択
的エッチング,例えばRIE,プラズマエッチング又は
化学的エッチングによりなされる。
【0025】なお,ストッパ層5は,レジストマスク7
の除去の際に,殆ど変質しない又は変質してもエッチン
グで除去される物質から構成される。かかる構成では,
レジストマスク7の除去によってストッパ層5が変質す
る場合はあるものの,拡散素子層4表面の変質はストッ
パ層5により保護されるため確実に回避することができ
る。従って,確実なコンタクトを実現することができ,
変質層の介在から生ずる不都合,例えばコンタクト抵抗
の増加,アンチヒューズの書込電圧の変動を防止するこ
とができる。
の除去の際に,殆ど変質しない又は変質してもエッチン
グで除去される物質から構成される。かかる構成では,
レジストマスク7の除去によってストッパ層5が変質す
る場合はあるものの,拡散素子層4表面の変質はストッ
パ層5により保護されるため確実に回避することができ
る。従って,確実なコンタクトを実現することができ,
変質層の介在から生ずる不都合,例えばコンタクト抵抗
の増加,アンチヒューズの書込電圧の変動を防止するこ
とができる。
【0026】上述した本発明の構成において,下層配線
3は導電体,例えばAl又はその合金を用いることがで
きる。また,下層配線3とコンタクトする材料には,導
電体,例えばAl若しくは多結晶シリコンの他に,アン
チヒューズを形成する非晶質薄膜,例えば非晶質シリコ
ン薄膜,非晶質カーボン,又はONO膜(上下に酸化シ
リコン膜を有する窒化シリコン膜からなる3層構造の薄
膜をいう。)を用いることができる。
3は導電体,例えばAl又はその合金を用いることがで
きる。また,下層配線3とコンタクトする材料には,導
電体,例えばAl若しくは多結晶シリコンの他に,アン
チヒューズを形成する非晶質薄膜,例えば非晶質シリコ
ン薄膜,非晶質カーボン,又はONO膜(上下に酸化シ
リコン膜を有する窒化シリコン膜からなる3層構造の薄
膜をいう。)を用いることができる。
【0027】本発明の構成では,下層配線3としてAl
又はその合金を用い,拡散阻止層4として窒化チタン,
タングステンチタニュウム,又は窒化タングステンが用
いられる。かかる下層配線3と上記のコンタクト材料と
の組み合わせにおいて, これらの拡散素子層4は,下層
配線3とコンタクト材料との界面におけるAlの拡散反
応を有効に阻止することができる。
又はその合金を用い,拡散阻止層4として窒化チタン,
タングステンチタニュウム,又は窒化タングステンが用
いられる。かかる下層配線3と上記のコンタクト材料と
の組み合わせにおいて, これらの拡散素子層4は,下層
配線3とコンタクト材料との界面におけるAlの拡散反
応を有効に阻止することができる。
【0028】半導体装置では,層間絶縁層6としてSi
O2 が広く用いられている。かかるSiO2 からなる層
間絶縁層6は,レジストマスクを用いて,弗素を含むガ
ス例えばCF4 又はCHF3 ガスを含むガスを反応ガス
とするRIEによりビアホールを形成することができ
る。本発明を構成するストッパ層5は,高融点金属シリ
サイド,例えばタングステンシリサイドが用いられ,弗
素を含むガスを反応ガスとする層間絶縁層6のRIEに
おけるストッパとして機能する。
O2 が広く用いられている。かかるSiO2 からなる層
間絶縁層6は,レジストマスクを用いて,弗素を含むガ
ス例えばCF4 又はCHF3 ガスを含むガスを反応ガス
とするRIEによりビアホールを形成することができ
る。本発明を構成するストッパ層5は,高融点金属シリ
サイド,例えばタングステンシリサイドが用いられ,弗
素を含むガスを反応ガスとする層間絶縁層6のRIEに
おけるストッパとして機能する。
【0029】従って,層間絶縁層6にビアホールを開設
するためのエッチングにおいて,ストッパ層5が無けれ
ばこの層間絶縁層6のエッチングによりオーバエッチン
グされるはずの拡散阻止層4が,ストッパ層5に保護さ
れるため,オーバエッチングされないのである。
するためのエッチングにおいて,ストッパ層5が無けれ
ばこの層間絶縁層6のエッチングによりオーバエッチン
グされるはずの拡散阻止層4が,ストッパ層5に保護さ
れるため,オーバエッチングされないのである。
【0030】さらに,これら高融点シリサイドは,レジ
ストマスクの灰化の際に酸素の拡散を阻止して拡散阻止
層4の変質を防止する。次いで,これら高融点金属シリ
サイドは,通常の半導体製造工程で用いられる方法,例
えば臭素を含むガスを反応ガスとするRIE,プラズマ
エッチングにより,又は化学的エッチングにより除去さ
れる。かかる高融点金属シリサイドのエッチングにおい
て,拡散阻止層4として用いられる窒化チタン,タング
ステンチタニュウム,又は窒化タングステンはストッパ
として機能する。従って,Alからなる下層配線3は,
拡散阻止層4により保護されるから,エッチングされ,
又は変質層を生ずることがない。
ストマスクの灰化の際に酸素の拡散を阻止して拡散阻止
層4の変質を防止する。次いで,これら高融点金属シリ
サイドは,通常の半導体製造工程で用いられる方法,例
えば臭素を含むガスを反応ガスとするRIE,プラズマ
エッチングにより,又は化学的エッチングにより除去さ
れる。かかる高融点金属シリサイドのエッチングにおい
て,拡散阻止層4として用いられる窒化チタン,タング
ステンチタニュウム,又は窒化タングステンはストッパ
として機能する。従って,Alからなる下層配線3は,
拡散阻止層4により保護されるから,エッチングされ,
又は変質層を生ずることがない。
【0031】上述したように,本発明の構成において,
ストッパ層は,層間絶縁層6のエッチングに対して選択
性を有し,さらに,ストッパ層のエッチングにおいて拡
散阻止層に対する選択性を有する必要がある。かかる選
択性はエッチングにより異なるから,エッチングに応じ
て層間絶縁層,ストッパ層及び拡散阻止層の材料を適切
に選択することでなされる。
ストッパ層は,層間絶縁層6のエッチングに対して選択
性を有し,さらに,ストッパ層のエッチングにおいて拡
散阻止層に対する選択性を有する必要がある。かかる選
択性はエッチングにより異なるから,エッチングに応じ
て層間絶縁層,ストッパ層及び拡散阻止層の材料を適切
に選択することでなされる。
【0032】
【実施例】本発明を,FPGAに適用した実施例を参照
して詳細に説明する。先ず,表面に半導体素子が形成さ
れたシリコン基板1上に,図1(a)を参照して,Si
O2 からなる酸化膜2を堆積する。
して詳細に説明する。先ず,表面に半導体素子が形成さ
れたシリコン基板1上に,図1(a)を参照して,Si
O2 からなる酸化膜2を堆積する。
【0033】次いで,酸化膜2上にスパッタにより,厚
さ500nmのAl層,厚さ100nmの窒化チタン層,厚
さ100nmのタングステンシリサイド層を順次堆積す
る。その後フォトエッチングによりパターニングし,最
上面にタングステンシリサイドからなるストッパ層5,
及びその下層にTiNからなる拡散阻止層4が,上表面
に設けられたAlからなる下層配線3を形成する。この
下層配線3は,図1(a)の紙面に垂直に延在する平行
線群として形成され,図1(a)はその一本の断面を表
している。
さ500nmのAl層,厚さ100nmの窒化チタン層,厚
さ100nmのタングステンシリサイド層を順次堆積す
る。その後フォトエッチングによりパターニングし,最
上面にタングステンシリサイドからなるストッパ層5,
及びその下層にTiNからなる拡散阻止層4が,上表面
に設けられたAlからなる下層配線3を形成する。この
下層配線3は,図1(a)の紙面に垂直に延在する平行
線群として形成され,図1(a)はその一本の断面を表
している。
【0034】ついで,下層配線3,拡散阻止層4,スト
ッパ層5を覆う厚さ1000nmの平坦な表面のSiO2
層を層間絶縁層6として堆積する。次いで,図1(b)
を参照して,下層配線3直上にビアホールを画定する開
口8を有するレジストマスク7を形成する。次いで,こ
のレジストマスク7を用いて層間絶縁層6を選択的にエ
ッチングし,層間絶縁層6を貫通する貫通孔をビアホー
ル上部9aとして開設する。
ッパ層5を覆う厚さ1000nmの平坦な表面のSiO2
層を層間絶縁層6として堆積する。次いで,図1(b)
を参照して,下層配線3直上にビアホールを画定する開
口8を有するレジストマスク7を形成する。次いで,こ
のレジストマスク7を用いて層間絶縁層6を選択的にエ
ッチングし,層間絶縁層6を貫通する貫通孔をビアホー
ル上部9aとして開設する。
【0035】この層間絶縁層6のエッチングは,例えば
CF4 とCHF3 との混合ガスを反応ガスとするRIE
を用いることができ,このときタングステンシリサイド
からなるストッパ層5はエッチストッパとして機能す
る。
CF4 とCHF3 との混合ガスを反応ガスとするRIE
を用いることができ,このときタングステンシリサイド
からなるストッパ層5はエッチストッパとして機能す
る。
【0036】次いで,図1(c)を参照して,レジスト
マスク7を酸素プラズマに暴露して灰化し,除去する。
このとき,ビアホール上部9aの底面に表出するストッ
パ層5には,殆ど変質層が生じない。また,ストッパ層
5に覆われている拡散阻止層4は全く変質することがな
い。
マスク7を酸素プラズマに暴露して灰化し,除去する。
このとき,ビアホール上部9aの底面に表出するストッ
パ層5には,殆ど変質層が生じない。また,ストッパ層
5に覆われている拡散阻止層4は全く変質することがな
い。
【0037】次いで,図1(d)を参照して,ビアホー
ル上部9aの底面に表出するストッパ層5を,塩化臭素
を反応ガスとするRIEを用いてエッチングし,除去
し,底面に拡散阻止層4を表出するビアホール9を形成
する。このストッパ層5のエッチングにおいて,窒化チ
タンからなる拡散阻止層4は十分なエッチング選択性を
有するため拡散阻止層4のオーバエッチングは極めて少
ない。
ル上部9aの底面に表出するストッパ層5を,塩化臭素
を反応ガスとするRIEを用いてエッチングし,除去
し,底面に拡散阻止層4を表出するビアホール9を形成
する。このストッパ層5のエッチングにおいて,窒化チ
タンからなる拡散阻止層4は十分なエッチング選択性を
有するため拡散阻止層4のオーバエッチングは極めて少
ない。
【0038】次いで,図2(e)を参照して,ビアホー
ル内面及び層間絶縁層6の表出面に,厚さ100nmの非
晶質シリコン薄膜10を例えばCVD法により堆積す
る。次いで,ビアホール9内面を覆う非晶質シリコン及
び,層間絶縁層6上に延在する非晶質シリコンのうちビ
アホール9開口部周辺領域を残して,層間絶縁層6上の
非晶質シリコンをエッチングにより除去し,ビアホール
9内面を覆う島状の非晶質シリコン薄膜からなる非晶質
薄膜10を形成する。
ル内面及び層間絶縁層6の表出面に,厚さ100nmの非
晶質シリコン薄膜10を例えばCVD法により堆積す
る。次いで,ビアホール9内面を覆う非晶質シリコン及
び,層間絶縁層6上に延在する非晶質シリコンのうちビ
アホール9開口部周辺領域を残して,層間絶縁層6上の
非晶質シリコンをエッチングにより除去し,ビアホール
9内面を覆う島状の非晶質シリコン薄膜からなる非晶質
薄膜10を形成する。
【0039】次いで,図2(f)を参照して,厚さ10
0nmの窒化チタン膜,及び厚さ1μmのAl層を例えば
スパッタにより堆積し,パターンニングして下面に窒化
チタン膜11を有する上層配線12を形成する。この上
層配線12は,下層配線3と直交する平行線群としてパ
ターニングされ,下層配線3との各交点に形成されたビ
アホール9おいて,非晶質薄膜10を上層及び下層配線
12,3とで挟む構造のアンチヒューズを形成する。な
お,窒化チタン膜11は上層配線12のAlと非晶質薄
膜10との拡散反応を防止するために設けられる。
0nmの窒化チタン膜,及び厚さ1μmのAl層を例えば
スパッタにより堆積し,パターンニングして下面に窒化
チタン膜11を有する上層配線12を形成する。この上
層配線12は,下層配線3と直交する平行線群としてパ
ターニングされ,下層配線3との各交点に形成されたビ
アホール9おいて,非晶質薄膜10を上層及び下層配線
12,3とで挟む構造のアンチヒューズを形成する。な
お,窒化チタン膜11は上層配線12のAlと非晶質薄
膜10との拡散反応を防止するために設けられる。
【0040】本実施例により形成されたアンチヒューズ
は,シリコン薄膜からなる非晶質薄膜10とAlからな
る下層配線3との間に十分な厚さの拡散阻止層があるた
め拡散反応が防止され,リーク電流が小さく,かつ製造
歩留りが高い。
は,シリコン薄膜からなる非晶質薄膜10とAlからな
る下層配線3との間に十分な厚さの拡散阻止層があるた
め拡散反応が防止され,リーク電流が小さく,かつ製造
歩留りが高い。
【0041】また,レジストマスク7の灰化の際に拡散
阻止層4表面に変質層を生ずることがないから,アンチ
ヒューズの書込電圧の上昇,書込後の残留抵抗(ON抵
抗)の上昇という不都合を回避することができる。従っ
て信頼性の高い素子を製造することができる。
阻止層4表面に変質層を生ずることがないから,アンチ
ヒューズの書込電圧の上昇,書込後の残留抵抗(ON抵
抗)の上昇という不都合を回避することができる。従っ
て信頼性の高い素子を製造することができる。
【0042】上述した実施例において,アンチヒューズ
を形成する非晶質薄膜として,非晶質シリコン薄膜に代
えて非晶質カーボン薄膜又はONO膜を用いることがで
きる。
を形成する非晶質薄膜として,非晶質シリコン薄膜に代
えて非晶質カーボン薄膜又はONO膜を用いることがで
きる。
【0043】非晶質カーボンは例えばプラズマCVD法
で堆積される。非晶質薄膜をカーボンとするとき,レジ
スト灰化と同時に非晶質薄膜をエッチングすることがで
きるから,工程を簡素にすることができる。
で堆積される。非晶質薄膜をカーボンとするとき,レジ
スト灰化と同時に非晶質薄膜をエッチングすることがで
きるから,工程を簡素にすることができる。
【0044】また,ONO膜は,シリコン薄膜を堆積し
たのち熱酸化して,酸化シリコンを直接堆積して例えば
20nmの酸化膜を形成する。その後,窒化シリコンを堆
積した後その表面を熱酸化して形成することができる。
その結果,例えば,上下に20nmの酸化膜を有し,Si
O2 への換算膜厚が50nmの窒化シリコン薄膜からなる
3層構造のONO膜を形成することができる。なお,か
かるONO膜のエッチングは通常よく知られた方法でな
すことができる。
たのち熱酸化して,酸化シリコンを直接堆積して例えば
20nmの酸化膜を形成する。その後,窒化シリコンを堆
積した後その表面を熱酸化して形成することができる。
その結果,例えば,上下に20nmの酸化膜を有し,Si
O2 への換算膜厚が50nmの窒化シリコン薄膜からなる
3層構造のONO膜を形成することができる。なお,か
かるONO膜のエッチングは通常よく知られた方法でな
すことができる。
【0045】
【発明の効果】上述したように,本発明によれば,表面
に拡散阻止層を有する下層配線に接続するためのビアホ
ールを層間絶縁層に開設する際に,ビアホール底面に表
出する拡散阻止層をオーバエッチングすることがなく,
またレジスト灰化の際に,拡散阻止層表面を変質するこ
とがないので,信頼性が高く,かつ優れた電気的特性を
有する半導体装置の製造方法を提供することができ,半
導体装置の性能向上に寄与するところが大きい。
に拡散阻止層を有する下層配線に接続するためのビアホ
ールを層間絶縁層に開設する際に,ビアホール底面に表
出する拡散阻止層をオーバエッチングすることがなく,
またレジスト灰化の際に,拡散阻止層表面を変質するこ
とがないので,信頼性が高く,かつ優れた電気的特性を
有する半導体装置の製造方法を提供することができ,半
導体装置の性能向上に寄与するところが大きい。
【図1】 本発明の実施例断面工程図(その1)
【図2】 本発明の実施例断面工程図(その2)
【図3】 従来の実施例断面工程図
1 基板 2 酸化膜 3 下層配線 4 拡散阻止層 5 ストッパ層 6 層間絶縁層 7 レジストマスク 8 開口 9 ビアホール 9a ビアホール上部 10 非晶質薄膜 11 窒化チタン膜 12 上層配線
Claims (2)
- 【請求項1】 上面に窒化チタン,タングステンチタニ
ュウム及び窒化タングステンのうちの何れかかるなる拡
散阻止層(4)を有し,アルミニュウム及びアルミニュ
ウム合金の何れかからなる下層配線(3)を基板(1)
上に形成する工程と,該下層配線(3)を被覆して堆積
された層間絶縁層(6)を貫通し該拡散阻止層(4)を
表出するビアホール(9)を開設する工程とを有する半
導体装置の製造方法において, 該拡散阻止層(4)上面に,高融点金属シリサイドから
なるストッパ層(5)を設ける工程と, 該下層配線(3)を覆い酸化シリコンからなる該層間絶
縁層(6)を堆積する工程と, 該層間絶縁層(6)上に設けられ,かつ該ビアホール
(9)を画定する開口(8)を有するレジストマスク
(7)を用いて,該層間絶縁層(6)を貫通し該ストッ
バ層(5)を表出するビアホール上部(9a)を開設す
る工程と, 次いで,該レジストマスク(7)を除去する工程と, 次いで,該ビアホール上部(9a)の底面に表出する該
ストッパ層(5)を,該層間絶縁層(6)をマスクとし
該拡散阻止層(4)をエッチストッパとするエッチング
により除去して該拡散阻止層(4)を表出し,該ビアホ
ール(9)を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて, 該ビアホール(9)内面を覆い該層間絶縁層(6)上
に,非晶質シリコン薄膜,非晶質カーボン薄膜及び上下
に酸化シリコン膜を有する窒化シリコン膜(ONO膜)
のうちの何れかからなる非晶質薄膜(10)を堆積する
工程と, 該非晶質薄膜(10)上に上層配線(12)を形成し
て,該下層配線(3)と該上層配線(12)とで挟まれ
た該非晶質薄膜(10)をアンチヒューズとして形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14726693A JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14726693A JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0714920A true JPH0714920A (ja) | 1995-01-17 |
Family
ID=15426343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14726693A Withdrawn JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0714920A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
-
1993
- 1993-06-18 JP JP14726693A patent/JPH0714920A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |