JPH0714920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0714920A JPH0714920A JP14726693A JP14726693A JPH0714920A JP H0714920 A JPH0714920 A JP H0714920A JP 14726693 A JP14726693 A JP 14726693A JP 14726693 A JP14726693 A JP 14726693A JP H0714920 A JPH0714920 A JP H0714920A
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Abstract
(57)【要約】
【目的】 ビアホールの形成方法に関し，下層配線の損
傷を少なくする。 【構成】 上面に拡散阻止層４を有する下層配線３を覆
う層間絶縁層６を貫通し拡散阻止層４を表出するビアホ
ール９を開設する工程において，層間絶縁層６にビアホ
ール９を開設するエッチングにおいてエッチストッパと
して作用するストッパ層５を拡散阻止層４上面に設ける
工程と，レジストマスク７を用いて層間絶縁層６を貫通
しストッバ層５を表出するビアホール上部９ａを開設す
る工程と，次いで，レジストマスク７を除去する工程
と，次いで，ビアホール上部９ａ底面に表出するストッ
バ層５を，層間絶縁層６をマスクとし拡散阻止層４をエ
ッチストッバとするエッチングにより除去して拡散阻止
層４を表出し，ビアホール９を形成する工程とを有す
る。
傷を少なくする。 【構成】 上面に拡散阻止層４を有する下層配線３を覆
う層間絶縁層６を貫通し拡散阻止層４を表出するビアホ
ール９を開設する工程において，層間絶縁層６にビアホ
ール９を開設するエッチングにおいてエッチストッパと
して作用するストッパ層５を拡散阻止層４上面に設ける
工程と，レジストマスク７を用いて層間絶縁層６を貫通
しストッバ層５を表出するビアホール上部９ａを開設す
る工程と，次いで，レジストマスク７を除去する工程
と，次いで，ビアホール上部９ａ底面に表出するストッ
バ層５を，層間絶縁層６をマスクとし拡散阻止層４をエ
ッチストッバとするエッチングにより除去して拡散阻止
層４を表出し，ビアホール９を形成する工程とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
に関し，とくに下層配線の損傷が少ないビアホールの形
成方法に関する。
に関し，とくに下層配線の損傷が少ないビアホールの形
成方法に関する。
【０００２】半導体装置の製造において，層間絶縁層で
覆われた下層配線と電気的接続をとるため，層間絶縁層
にビアホールを形成する場合が頻繁に生ずる。例えば，
ＦＰＧＡ（フィールド・プログラマブル・ゲートアレ
イ）では，多数の平行配線からなり，互いに直交する二
組の配線群の各交点毎にビアホールを形成し，非晶質シ
リコン薄膜からなるアンチヒューズを形成する。
覆われた下層配線と電気的接続をとるため，層間絶縁層
にビアホールを形成する場合が頻繁に生ずる。例えば，
ＦＰＧＡ（フィールド・プログラマブル・ゲートアレ
イ）では，多数の平行配線からなり，互いに直交する二
組の配線群の各交点毎にビアホールを形成し，非晶質シ
リコン薄膜からなるアンチヒューズを形成する。
【０００３】しかし，かかるビアホールを形成する際の
エッチングにより，ビアホール底面に表出する下層配線
が損傷し，コンタクトの信頼性を損なうことがあり，半
導体装置の信頼性が劣化する。
エッチングにより，ビアホール底面に表出する下層配線
が損傷し，コンタクトの信頼性を損なうことがあり，半
導体装置の信頼性が劣化する。
【０００４】このため，下層配線を損傷することなくビ
アホールを開口する方法が強く要望されている。
アホールを開口する方法が強く要望されている。
【０００５】
【従来の技術】層間絶縁層で覆われた下層配線へ接続す
るためのビアホールの従来の形成方法について，実施例
を参照して説明する。
るためのビアホールの従来の形成方法について，実施例
を参照して説明する。
【０００６】図３は従来の実施例断面工程図であり，Ｆ
ＰＧＡのアンチヒューズ部の断面を表している。先ず，
図３（ａ）を参照して，半導体素子（図示されていな
い。）が形成された半導体基板１表面上に，酸化シリコ
ンからなる酸化膜２を形成する。
ＰＧＡのアンチヒューズ部の断面を表している。先ず，
図３（ａ）を参照して，半導体素子（図示されていな
い。）が形成された半導体基板１表面上に，酸化シリコ
ンからなる酸化膜２を形成する。
【０００７】次いで，酸化膜２上に下層配線３材料とな
るＡｌ層，拡散阻止層４となる窒化チタン層を順次堆積
する。その後，フォトエッチングを用いて，窒化チタン
層及びＡｌ層を順次エッチングしてパターニングし，下
層配線３を形成する。この下層配線３は，ＦＰＧＡのア
ンチヒューズ部を構成する一方の配線，例えばＸ配線と
なる。ここで，下層配線３の上面に設けられた拡散阻止
層４は，下層配線３材料のＡｌとコンタクト材料である
シリコンとの拡散反応を防止するための拡散障壁として
機能する。
るＡｌ層，拡散阻止層４となる窒化チタン層を順次堆積
する。その後，フォトエッチングを用いて，窒化チタン
層及びＡｌ層を順次エッチングしてパターニングし，下
層配線３を形成する。この下層配線３は，ＦＰＧＡのア
ンチヒューズ部を構成する一方の配線，例えばＸ配線と
なる。ここで，下層配線３の上面に設けられた拡散阻止
層４は，下層配線３材料のＡｌとコンタクト材料である
シリコンとの拡散反応を防止するための拡散障壁として
機能する。
【０００８】次いで，下層配線３及び拡散阻止層４を覆
い平坦な表面を有するＳｉＯ2 層を層間絶縁層５として
基板１上全面に堆積する。次いで，アンチヒューズを形
成すべき領域を画定する開口８を有するレジストマスク
７をフォトリソグラフィにより形成する。
い平坦な表面を有するＳｉＯ2 層を層間絶縁層５として
基板１上全面に堆積する。次いで，アンチヒューズを形
成すべき領域を画定する開口８を有するレジストマスク
７をフォトリソグラフィにより形成する。
【０００９】次いで，レジストマスク７を用いて層間絶
縁層５をＲＩＥ（反応性イオンエッチング）し，図３
（ｂ）を参照して，層間絶縁層５を貫通し底面に拡散阻
止層４を表出するビアホール９を開設する。
縁層５をＲＩＥ（反応性イオンエッチング）し，図３
（ｂ）を参照して，層間絶縁層５を貫通し底面に拡散阻
止層４を表出するビアホール９を開設する。
【００１０】次いで，図３（ｃ）を参照して，レジスト
マスク７を酸素プラズマを用いて灰化し除去する。次い
で，非晶質シリコン薄膜を，ＣＶＤ法を用いてビアホー
ル９内面及び層間絶縁層５を覆い堆積し，非晶質薄膜１
０を形成する。次いで，図３（ｄ）を参照して，ビアホ
ール９内面を覆う非晶質薄膜１０及びビアホール９周辺
の層間絶縁層上に堆積した非晶質薄膜１０を残して，層
間絶縁層５上の他の領域に堆積した非晶質薄膜をフォト
エッチングにより除去する。
マスク７を酸素プラズマを用いて灰化し除去する。次い
で，非晶質シリコン薄膜を，ＣＶＤ法を用いてビアホー
ル９内面及び層間絶縁層５を覆い堆積し，非晶質薄膜１
０を形成する。次いで，図３（ｄ）を参照して，ビアホ
ール９内面を覆う非晶質薄膜１０及びビアホール９周辺
の層間絶縁層上に堆積した非晶質薄膜１０を残して，層
間絶縁層５上の他の領域に堆積した非晶質薄膜をフォト
エッチングにより除去する。
【００１１】次いで，窒化チタン膜，及び上層配線１２
材料のＡｌを順次堆積し，パターニングして，上層配線
１２を形成する。この上層配線１２は，通常は，下層配
線３と直交するＹ配線となる。
材料のＡｌを順次堆積し，パターニングして，上層配線
１２を形成する。この上層配線１２は，通常は，下層配
線３と直交するＹ配線となる。
【００１２】このように，上層配線１２と下層配線３と
がビアホール９の底面で非晶質シリコンからなる非晶質
薄膜１０を挟んで対向するアンチヒューズが形成され，
ＦＰＧＡが製造される。
がビアホール９の底面で非晶質シリコンからなる非晶質
薄膜１０を挟んで対向するアンチヒューズが形成され，
ＦＰＧＡが製造される。
【００１３】しかし，上記，ビアホールの形成工程にお
いて，層間絶縁層５を貫通するビアホールを形成する
際，ＳｉＯ2 からなる層間絶縁層５を弗素を含む反応ガ
スを用いてエッチングするため，下層配線３上面に設け
られている窒化チタンからなる拡散阻止層４がオーバエ
ッチングされて薄くなるのである。
いて，層間絶縁層５を貫通するビアホールを形成する
際，ＳｉＯ2 からなる層間絶縁層５を弗素を含む反応ガ
スを用いてエッチングするため，下層配線３上面に設け
られている窒化チタンからなる拡散阻止層４がオーバエ
ッチングされて薄くなるのである。
【００１４】その結果，拡散障壁の機能が劣化するた
め，下層配線３とシリコン薄膜１０との拡散反応を引起
し，アンチヒューズのリーク電流を増加させ，またアン
チヒューズの信頼性を損なう。
め，下層配線３とシリコン薄膜１０との拡散反応を引起
し，アンチヒューズのリーク電流を増加させ，またアン
チヒューズの信頼性を損なう。
【００１５】また，ビアホール９形成後にレジストマス
ク７を除去する際，ビアホールの底面に表出する拡散阻
止層４の表出面が変質し，例えば灰化による除去では酸
化され，拡散阻止層４の表面に変質層が形成される。従
って，下層配線３と非晶質薄膜１０との間に変質層が挟
まることとなり，アンチヒューズの書込電圧を変動さ
せ，また，アンチヒューズの残留抵抗が大きくなる。
ク７を除去する際，ビアホールの底面に表出する拡散阻
止層４の表出面が変質し，例えば灰化による除去では酸
化され，拡散阻止層４の表面に変質層が形成される。従
って，下層配線３と非晶質薄膜１０との間に変質層が挟
まることとなり，アンチヒューズの書込電圧を変動さ
せ，また，アンチヒューズの残留抵抗が大きくなる。
【００１６】
【発明が解決しようとする課題】上述したように，従来
のビアホール形成方法では，ＲＩＥを用いて層間絶縁層
にビアホールを形成する際に，下層配線上に設けられた
拡散阻止層が，ビアホールの底に表出するためエッチン
グされて薄くなり，拡散障壁が小さくなり信頼性を劣化
させるという問題があった。
のビアホール形成方法では，ＲＩＥを用いて層間絶縁層
にビアホールを形成する際に，下層配線上に設けられた
拡散阻止層が，ビアホールの底に表出するためエッチン
グされて薄くなり，拡散障壁が小さくなり信頼性を劣化
させるという問題があった。
【００１７】また，ビアホールの底に拡散阻止層表面を
表出した状態でレジストマスクを除去するために，拡散
阻止層表面に変質層が形成され，素子特性が劣化すると
いう欠点がある。
表出した状態でレジストマスクを除去するために，拡散
阻止層表面に変質層が形成され，素子特性が劣化すると
いう欠点がある。
【００１８】本発明は，拡散阻止層上にストッパ層を設
けることで，ビアホール形成の際の拡散阻止層のエッチ
ングを防止し，かつ，レジストマスク除去の際に拡散阻
止層の露出を回避して拡散阻止層表面の変質を防止する
ことにより，信頼性が高く，かつ優れた電気的特性を有
する半導体装置の製造方法を提供することを目的とす
る。
けることで，ビアホール形成の際の拡散阻止層のエッチ
ングを防止し，かつ，レジストマスク除去の際に拡散阻
止層の露出を回避して拡散阻止層表面の変質を防止する
ことにより，信頼性が高く，かつ優れた電気的特性を有
する半導体装置の製造方法を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】図１及び図２は，本発明
の実施例断面工程図であり，ＦＰＧＡのアンチヒューズ
部の形成工程を表している。
の実施例断面工程図であり，ＦＰＧＡのアンチヒューズ
部の形成工程を表している。
【００２０】上記課題を解決するために，図１及び図２
を参照して，本発明の第一の構成は，上面に窒化チタ
ン，タングステンチタニュウム及び窒化タングステンの
うちの何れかかるなる拡散阻止層４を有し，アルミニュ
ウム及びアルミニュウム合金の何れかからなる下層配線
３を基板１上に形成する工程と，該下層配線３を被覆し
て堆積された層間絶縁層６を貫通し該拡散阻止層４を表
出するビアホール９を開設する工程とを有する半導体装
置の製造方法において，該拡散阻止層４上面に，高融点
金属シリサイドからなるストッパ層５を設ける工程と，
該下層配線３を覆い酸化シリコンからなる該層間絶縁層
６を堆積する工程と，該層間絶縁層６上に設けられ，か
つ該ビアホール９を画定する開口８を有するレジストマ
スク７を用いて，該層間絶縁層６を貫通し該ストッパ層
５を表出するビアホール上部９ａを開設する工程と，次
いで，該レジストマスク７を除去する工程と，次いで，
該ビアホール上部９ａの底面に表出する該ストッパ層５
を，該層間絶縁層６をマスクとし該拡散阻止層４をエッ
チストッパとするエッチングにより除去して該拡散阻止
層４を表出し，ビアホール９を形成する工程とを有する
ことを特徴として構成し，及び，第二の構成は，第一の
構成の半導体装置の製造方法において，請求項１記載の
半導体装置の製造方法において，該ビアホール９内面を
覆い該層間絶縁層６上に，非晶質シリコン薄膜，非晶質
カーボン薄膜及び上下に酸化シリコン膜を有する窒化シ
リコン膜（ＯＮＯ膜）のうちの何れかからなる非晶質薄
膜１０を堆積する工程と，該非晶質薄膜１０上に上層配
線１２を形成して，該下層配線３と該上層配線１２とで
挟まれた該非晶質薄膜１０をアンチヒューズとして形成
する工程とを有することを特徴として構成する。
を参照して，本発明の第一の構成は，上面に窒化チタ
ン，タングステンチタニュウム及び窒化タングステンの
うちの何れかかるなる拡散阻止層４を有し，アルミニュ
ウム及びアルミニュウム合金の何れかからなる下層配線
３を基板１上に形成する工程と，該下層配線３を被覆し
て堆積された層間絶縁層６を貫通し該拡散阻止層４を表
出するビアホール９を開設する工程とを有する半導体装
置の製造方法において，該拡散阻止層４上面に，高融点
金属シリサイドからなるストッパ層５を設ける工程と，
該下層配線３を覆い酸化シリコンからなる該層間絶縁層
６を堆積する工程と，該層間絶縁層６上に設けられ，か
つ該ビアホール９を画定する開口８を有するレジストマ
スク７を用いて，該層間絶縁層６を貫通し該ストッパ層
５を表出するビアホール上部９ａを開設する工程と，次
いで，該レジストマスク７を除去する工程と，次いで，
該ビアホール上部９ａの底面に表出する該ストッパ層５
を，該層間絶縁層６をマスクとし該拡散阻止層４をエッ
チストッパとするエッチングにより除去して該拡散阻止
層４を表出し，ビアホール９を形成する工程とを有する
ことを特徴として構成し，及び，第二の構成は，第一の
構成の半導体装置の製造方法において，請求項１記載の
半導体装置の製造方法において，該ビアホール９内面を
覆い該層間絶縁層６上に，非晶質シリコン薄膜，非晶質
カーボン薄膜及び上下に酸化シリコン膜を有する窒化シ
リコン膜（ＯＮＯ膜）のうちの何れかからなる非晶質薄
膜１０を堆積する工程と，該非晶質薄膜１０上に上層配
線１２を形成して，該下層配線３と該上層配線１２とで
挟まれた該非晶質薄膜１０をアンチヒューズとして形成
する工程とを有することを特徴として構成する。
【００２１】
【作用】本発明の構成では，図１（ａ）を参照して，下
層配線３の上面に拡散阻止層４及び最上面にストッパ層
５が設けられる。
層配線３の上面に拡散阻止層４及び最上面にストッパ層
５が設けられる。
【００２２】ストッパ層５は，図１（ｂ）を参照して，
その上に堆積された層間絶縁層６をエッチングしてビア
ホール上部９ａとなるべき孔を開口するとき，そのエッ
チングのストッパ（エッチストッパ）として機能する物
質から構成される。
その上に堆積された層間絶縁層６をエッチングしてビア
ホール上部９ａとなるべき孔を開口するとき，そのエッ
チングのストッパ（エッチストッパ）として機能する物
質から構成される。
【００２３】かかる構成では，層間絶縁層６にビアホー
ルを開口する際にストッパ層があるため，オーバエッチ
ングにより拡散阻止層４を薄くすることがない。このた
め，下層配線３とコンタクト材料との拡散を確実に防止
できるから，リーク電流が小さな又信頼性に優れた素子
を製造することができる。
ルを開口する際にストッパ層があるため，オーバエッチ
ングにより拡散阻止層４を薄くすることがない。このた
め，下層配線３とコンタクト材料との拡散を確実に防止
できるから，リーク電流が小さな又信頼性に優れた素子
を製造することができる。
【００２４】次いで，本発明の構成では，層間絶縁層６
にビアホール上部９ａを開口する際にエッチマスクとし
て用いたレジストマスク７を例えば灰化して除去する。
その後さらに，図１（ｄ）を参照して，層間絶縁層６を
マスクとするエッチングにより，ビアホール上部９ａの
底に表出するストッパ層５を除去する。このストッパ層
５のエッチングは，拡散阻止層４をストッパとする選択
的エッチング，例えばＲＩＥ，プラズマエッチング又は
化学的エッチングによりなされる。
にビアホール上部９ａを開口する際にエッチマスクとし
て用いたレジストマスク７を例えば灰化して除去する。
その後さらに，図１（ｄ）を参照して，層間絶縁層６を
マスクとするエッチングにより，ビアホール上部９ａの
底に表出するストッパ層５を除去する。このストッパ層
５のエッチングは，拡散阻止層４をストッパとする選択
的エッチング，例えばＲＩＥ，プラズマエッチング又は
化学的エッチングによりなされる。
【００２５】なお，ストッパ層５は，レジストマスク７
の除去の際に，殆ど変質しない又は変質してもエッチン
グで除去される物質から構成される。かかる構成では，
レジストマスク７の除去によってストッパ層５が変質す
る場合はあるものの，拡散素子層４表面の変質はストッ
パ層５により保護されるため確実に回避することができ
る。従って，確実なコンタクトを実現することができ，
変質層の介在から生ずる不都合，例えばコンタクト抵抗
の増加，アンチヒューズの書込電圧の変動を防止するこ
とができる。
の除去の際に，殆ど変質しない又は変質してもエッチン
グで除去される物質から構成される。かかる構成では，
レジストマスク７の除去によってストッパ層５が変質す
る場合はあるものの，拡散素子層４表面の変質はストッ
パ層５により保護されるため確実に回避することができ
る。従って，確実なコンタクトを実現することができ，
変質層の介在から生ずる不都合，例えばコンタクト抵抗
の増加，アンチヒューズの書込電圧の変動を防止するこ
とができる。
【００２６】上述した本発明の構成において，下層配線
３は導電体，例えばＡｌ又はその合金を用いることがで
きる。また，下層配線３とコンタクトする材料には，導
電体，例えばＡｌ若しくは多結晶シリコンの他に，アン
チヒューズを形成する非晶質薄膜，例えば非晶質シリコ
ン薄膜，非晶質カーボン，又はＯＮＯ膜（上下に酸化シ
リコン膜を有する窒化シリコン膜からなる３層構造の薄
膜をいう。）を用いることができる。
３は導電体，例えばＡｌ又はその合金を用いることがで
きる。また，下層配線３とコンタクトする材料には，導
電体，例えばＡｌ若しくは多結晶シリコンの他に，アン
チヒューズを形成する非晶質薄膜，例えば非晶質シリコ
ン薄膜，非晶質カーボン，又はＯＮＯ膜（上下に酸化シ
リコン膜を有する窒化シリコン膜からなる３層構造の薄
膜をいう。）を用いることができる。
【００２７】本発明の構成では，下層配線３としてＡｌ
又はその合金を用い，拡散阻止層４として窒化チタン，
タングステンチタニュウム，又は窒化タングステンが用
いられる。かかる下層配線３と上記のコンタクト材料と
の組み合わせにおいて, これらの拡散素子層４は，下層
配線３とコンタクト材料との界面におけるＡｌの拡散反
応を有効に阻止することができる。
又はその合金を用い，拡散阻止層４として窒化チタン，
タングステンチタニュウム，又は窒化タングステンが用
いられる。かかる下層配線３と上記のコンタクト材料と
の組み合わせにおいて, これらの拡散素子層４は，下層
配線３とコンタクト材料との界面におけるＡｌの拡散反
応を有効に阻止することができる。
【００２８】半導体装置では，層間絶縁層６としてＳｉ
Ｏ2 が広く用いられている。かかるＳｉＯ2 からなる層
間絶縁層６は，レジストマスクを用いて，弗素を含むガ
ス例えばＣＦ4 又はＣＨＦ3 ガスを含むガスを反応ガス
とするＲＩＥによりビアホールを形成することができ
る。本発明を構成するストッパ層５は，高融点金属シリ
サイド，例えばタングステンシリサイドが用いられ，弗
素を含むガスを反応ガスとする層間絶縁層６のＲＩＥに
おけるストッパとして機能する。
Ｏ2 が広く用いられている。かかるＳｉＯ2 からなる層
間絶縁層６は，レジストマスクを用いて，弗素を含むガ
ス例えばＣＦ4 又はＣＨＦ3 ガスを含むガスを反応ガス
とするＲＩＥによりビアホールを形成することができ
る。本発明を構成するストッパ層５は，高融点金属シリ
サイド，例えばタングステンシリサイドが用いられ，弗
素を含むガスを反応ガスとする層間絶縁層６のＲＩＥに
おけるストッパとして機能する。
【００２９】従って，層間絶縁層６にビアホールを開設
するためのエッチングにおいて，ストッパ層５が無けれ
ばこの層間絶縁層６のエッチングによりオーバエッチン
グされるはずの拡散阻止層４が，ストッパ層５に保護さ
れるため，オーバエッチングされないのである。
するためのエッチングにおいて，ストッパ層５が無けれ
ばこの層間絶縁層６のエッチングによりオーバエッチン
グされるはずの拡散阻止層４が，ストッパ層５に保護さ
れるため，オーバエッチングされないのである。
【００３０】さらに，これら高融点シリサイドは，レジ
ストマスクの灰化の際に酸素の拡散を阻止して拡散阻止
層４の変質を防止する。次いで，これら高融点金属シリ
サイドは，通常の半導体製造工程で用いられる方法，例
えば臭素を含むガスを反応ガスとするＲＩＥ，プラズマ
エッチングにより，又は化学的エッチングにより除去さ
れる。かかる高融点金属シリサイドのエッチングにおい
て，拡散阻止層４として用いられる窒化チタン，タング
ステンチタニュウム，又は窒化タングステンはストッパ
として機能する。従って，Ａｌからなる下層配線３は，
拡散阻止層４により保護されるから，エッチングされ，
又は変質層を生ずることがない。
ストマスクの灰化の際に酸素の拡散を阻止して拡散阻止
層４の変質を防止する。次いで，これら高融点金属シリ
サイドは，通常の半導体製造工程で用いられる方法，例
えば臭素を含むガスを反応ガスとするＲＩＥ，プラズマ
エッチングにより，又は化学的エッチングにより除去さ
れる。かかる高融点金属シリサイドのエッチングにおい
て，拡散阻止層４として用いられる窒化チタン，タング
ステンチタニュウム，又は窒化タングステンはストッパ
として機能する。従って，Ａｌからなる下層配線３は，
拡散阻止層４により保護されるから，エッチングされ，
又は変質層を生ずることがない。
【００３１】上述したように，本発明の構成において，
ストッパ層は，層間絶縁層６のエッチングに対して選択
性を有し，さらに，ストッパ層のエッチングにおいて拡
散阻止層に対する選択性を有する必要がある。かかる選
択性はエッチングにより異なるから，エッチングに応じ
て層間絶縁層，ストッパ層及び拡散阻止層の材料を適切
に選択することでなされる。
ストッパ層は，層間絶縁層６のエッチングに対して選択
性を有し，さらに，ストッパ層のエッチングにおいて拡
散阻止層に対する選択性を有する必要がある。かかる選
択性はエッチングにより異なるから，エッチングに応じ
て層間絶縁層，ストッパ層及び拡散阻止層の材料を適切
に選択することでなされる。
【００３２】
【実施例】本発明を，ＦＰＧＡに適用した実施例を参照
して詳細に説明する。先ず，表面に半導体素子が形成さ
れたシリコン基板１上に，図１（ａ）を参照して，Ｓｉ
Ｏ2 からなる酸化膜２を堆積する。
して詳細に説明する。先ず，表面に半導体素子が形成さ
れたシリコン基板１上に，図１（ａ）を参照して，Ｓｉ
Ｏ2 からなる酸化膜２を堆積する。
【００３３】次いで，酸化膜２上にスパッタにより，厚
さ５００nmのＡｌ層，厚さ１００nmの窒化チタン層，厚
さ１００nmのタングステンシリサイド層を順次堆積す
る。その後フォトエッチングによりパターニングし，最
上面にタングステンシリサイドからなるストッパ層５，
及びその下層にＴｉＮからなる拡散阻止層４が，上表面
に設けられたＡｌからなる下層配線３を形成する。この
下層配線３は，図１（ａ）の紙面に垂直に延在する平行
線群として形成され，図１（ａ）はその一本の断面を表
している。
さ５００nmのＡｌ層，厚さ１００nmの窒化チタン層，厚
さ１００nmのタングステンシリサイド層を順次堆積す
る。その後フォトエッチングによりパターニングし，最
上面にタングステンシリサイドからなるストッパ層５，
及びその下層にＴｉＮからなる拡散阻止層４が，上表面
に設けられたＡｌからなる下層配線３を形成する。この
下層配線３は，図１（ａ）の紙面に垂直に延在する平行
線群として形成され，図１（ａ）はその一本の断面を表
している。
【００３４】ついで，下層配線３，拡散阻止層４，スト
ッパ層５を覆う厚さ１０００nmの平坦な表面のＳｉＯ2
層を層間絶縁層６として堆積する。次いで，図１（ｂ）
を参照して，下層配線３直上にビアホールを画定する開
口８を有するレジストマスク７を形成する。次いで，こ
のレジストマスク７を用いて層間絶縁層６を選択的にエ
ッチングし，層間絶縁層６を貫通する貫通孔をビアホー
ル上部９ａとして開設する。
ッパ層５を覆う厚さ１０００nmの平坦な表面のＳｉＯ2
層を層間絶縁層６として堆積する。次いで，図１（ｂ）
を参照して，下層配線３直上にビアホールを画定する開
口８を有するレジストマスク７を形成する。次いで，こ
のレジストマスク７を用いて層間絶縁層６を選択的にエ
ッチングし，層間絶縁層６を貫通する貫通孔をビアホー
ル上部９ａとして開設する。
【００３５】この層間絶縁層６のエッチングは，例えば
ＣＦ4 とＣＨＦ3 との混合ガスを反応ガスとするＲＩＥ
を用いることができ，このときタングステンシリサイド
からなるストッパ層５はエッチストッパとして機能す
る。
ＣＦ4 とＣＨＦ3 との混合ガスを反応ガスとするＲＩＥ
を用いることができ，このときタングステンシリサイド
からなるストッパ層５はエッチストッパとして機能す
る。
【００３６】次いで，図１（ｃ）を参照して，レジスト
マスク７を酸素プラズマに暴露して灰化し，除去する。
このとき，ビアホール上部９ａの底面に表出するストッ
パ層５には，殆ど変質層が生じない。また，ストッパ層
５に覆われている拡散阻止層４は全く変質することがな
い。
マスク７を酸素プラズマに暴露して灰化し，除去する。
このとき，ビアホール上部９ａの底面に表出するストッ
パ層５には，殆ど変質層が生じない。また，ストッパ層
５に覆われている拡散阻止層４は全く変質することがな
い。
【００３７】次いで，図１（ｄ）を参照して，ビアホー
ル上部９ａの底面に表出するストッパ層５を，塩化臭素
を反応ガスとするＲＩＥを用いてエッチングし，除去
し，底面に拡散阻止層４を表出するビアホール９を形成
する。このストッパ層５のエッチングにおいて，窒化チ
タンからなる拡散阻止層４は十分なエッチング選択性を
有するため拡散阻止層４のオーバエッチングは極めて少
ない。
ル上部９ａの底面に表出するストッパ層５を，塩化臭素
を反応ガスとするＲＩＥを用いてエッチングし，除去
し，底面に拡散阻止層４を表出するビアホール９を形成
する。このストッパ層５のエッチングにおいて，窒化チ
タンからなる拡散阻止層４は十分なエッチング選択性を
有するため拡散阻止層４のオーバエッチングは極めて少
ない。
【００３８】次いで，図２（ｅ）を参照して，ビアホー
ル内面及び層間絶縁層６の表出面に，厚さ１００nmの非
晶質シリコン薄膜１０を例えばＣＶＤ法により堆積す
る。次いで，ビアホール９内面を覆う非晶質シリコン及
び，層間絶縁層６上に延在する非晶質シリコンのうちビ
アホール９開口部周辺領域を残して，層間絶縁層６上の
非晶質シリコンをエッチングにより除去し，ビアホール
９内面を覆う島状の非晶質シリコン薄膜からなる非晶質
薄膜１０を形成する。
ル内面及び層間絶縁層６の表出面に，厚さ１００nmの非
晶質シリコン薄膜１０を例えばＣＶＤ法により堆積す
る。次いで，ビアホール９内面を覆う非晶質シリコン及
び，層間絶縁層６上に延在する非晶質シリコンのうちビ
アホール９開口部周辺領域を残して，層間絶縁層６上の
非晶質シリコンをエッチングにより除去し，ビアホール
９内面を覆う島状の非晶質シリコン薄膜からなる非晶質
薄膜１０を形成する。
【００３９】次いで，図２（ｆ）を参照して，厚さ１０
０nmの窒化チタン膜，及び厚さ１μｍのＡｌ層を例えば
スパッタにより堆積し，パターンニングして下面に窒化
チタン膜１１を有する上層配線１２を形成する。この上
層配線１２は，下層配線３と直交する平行線群としてパ
ターニングされ，下層配線３との各交点に形成されたビ
アホール９おいて，非晶質薄膜１０を上層及び下層配線
１２，３とで挟む構造のアンチヒューズを形成する。な
お，窒化チタン膜１１は上層配線１２のＡｌと非晶質薄
膜１０との拡散反応を防止するために設けられる。
０nmの窒化チタン膜，及び厚さ１μｍのＡｌ層を例えば
スパッタにより堆積し，パターンニングして下面に窒化
チタン膜１１を有する上層配線１２を形成する。この上
層配線１２は，下層配線３と直交する平行線群としてパ
ターニングされ，下層配線３との各交点に形成されたビ
アホール９おいて，非晶質薄膜１０を上層及び下層配線
１２，３とで挟む構造のアンチヒューズを形成する。な
お，窒化チタン膜１１は上層配線１２のＡｌと非晶質薄
膜１０との拡散反応を防止するために設けられる。
【００４０】本実施例により形成されたアンチヒューズ
は，シリコン薄膜からなる非晶質薄膜１０とＡｌからな
る下層配線３との間に十分な厚さの拡散阻止層があるた
め拡散反応が防止され，リーク電流が小さく，かつ製造
歩留りが高い。
は，シリコン薄膜からなる非晶質薄膜１０とＡｌからな
る下層配線３との間に十分な厚さの拡散阻止層があるた
め拡散反応が防止され，リーク電流が小さく，かつ製造
歩留りが高い。
【００４１】また，レジストマスク７の灰化の際に拡散
阻止層４表面に変質層を生ずることがないから，アンチ
ヒューズの書込電圧の上昇，書込後の残留抵抗（ＯＮ抵
抗）の上昇という不都合を回避することができる。従っ
て信頼性の高い素子を製造することができる。
阻止層４表面に変質層を生ずることがないから，アンチ
ヒューズの書込電圧の上昇，書込後の残留抵抗（ＯＮ抵
抗）の上昇という不都合を回避することができる。従っ
て信頼性の高い素子を製造することができる。
【００４２】上述した実施例において，アンチヒューズ
を形成する非晶質薄膜として，非晶質シリコン薄膜に代
えて非晶質カーボン薄膜又はＯＮＯ膜を用いることがで
きる。
を形成する非晶質薄膜として，非晶質シリコン薄膜に代
えて非晶質カーボン薄膜又はＯＮＯ膜を用いることがで
きる。
【００４３】非晶質カーボンは例えばプラズマＣＶＤ法
で堆積される。非晶質薄膜をカーボンとするとき，レジ
スト灰化と同時に非晶質薄膜をエッチングすることがで
きるから，工程を簡素にすることができる。
で堆積される。非晶質薄膜をカーボンとするとき，レジ
スト灰化と同時に非晶質薄膜をエッチングすることがで
きるから，工程を簡素にすることができる。
【００４４】また，ＯＮＯ膜は，シリコン薄膜を堆積し
たのち熱酸化して，酸化シリコンを直接堆積して例えば
２０nmの酸化膜を形成する。その後，窒化シリコンを堆
積した後その表面を熱酸化して形成することができる。
その結果，例えば，上下に２０nmの酸化膜を有し，Ｓｉ
Ｏ2 への換算膜厚が５０nmの窒化シリコン薄膜からなる
３層構造のＯＮＯ膜を形成することができる。なお，か
かるＯＮＯ膜のエッチングは通常よく知られた方法でな
すことができる。
たのち熱酸化して，酸化シリコンを直接堆積して例えば
２０nmの酸化膜を形成する。その後，窒化シリコンを堆
積した後その表面を熱酸化して形成することができる。
その結果，例えば，上下に２０nmの酸化膜を有し，Ｓｉ
Ｏ2 への換算膜厚が５０nmの窒化シリコン薄膜からなる
３層構造のＯＮＯ膜を形成することができる。なお，か
かるＯＮＯ膜のエッチングは通常よく知られた方法でな
すことができる。
【００４５】
【発明の効果】上述したように，本発明によれば，表面
に拡散阻止層を有する下層配線に接続するためのビアホ
ールを層間絶縁層に開設する際に，ビアホール底面に表
出する拡散阻止層をオーバエッチングすることがなく，
またレジスト灰化の際に，拡散阻止層表面を変質するこ
とがないので，信頼性が高く，かつ優れた電気的特性を
有する半導体装置の製造方法を提供することができ，半
導体装置の性能向上に寄与するところが大きい。
に拡散阻止層を有する下層配線に接続するためのビアホ
ールを層間絶縁層に開設する際に，ビアホール底面に表
出する拡散阻止層をオーバエッチングすることがなく，
またレジスト灰化の際に，拡散阻止層表面を変質するこ
とがないので，信頼性が高く，かつ優れた電気的特性を
有する半導体装置の製造方法を提供することができ，半
導体装置の性能向上に寄与するところが大きい。
【図１】 本発明の実施例断面工程図（その１）
【図２】 本発明の実施例断面工程図（その２）
【図３】 従来の実施例断面工程図
１ 基板 ２ 酸化膜 ３ 下層配線 ４ 拡散阻止層 ５ ストッパ層 ６ 層間絶縁層 ７ レジストマスク ８ 開口 ９ ビアホール ９ａ ビアホール上部 １０ 非晶質薄膜 １１ 窒化チタン膜 １２ 上層配線
Claims (2)
- 【請求項１】 上面に窒化チタン，タングステンチタニ
ュウム及び窒化タングステンのうちの何れかかるなる拡
散阻止層（４）を有し，アルミニュウム及びアルミニュ
ウム合金の何れかからなる下層配線（３）を基板（１）
上に形成する工程と，該下層配線（３）を被覆して堆積
された層間絶縁層（６）を貫通し該拡散阻止層（４）を
表出するビアホール（９）を開設する工程とを有する半
導体装置の製造方法において， 該拡散阻止層（４）上面に，高融点金属シリサイドから
なるストッパ層（５）を設ける工程と， 該下層配線（３）を覆い酸化シリコンからなる該層間絶
縁層（６）を堆積する工程と， 該層間絶縁層（６）上に設けられ，かつ該ビアホール
（９）を画定する開口（８）を有するレジストマスク
（７）を用いて，該層間絶縁層（６）を貫通し該ストッ
バ層（５）を表出するビアホール上部（９ａ）を開設す
る工程と， 次いで，該レジストマスク（７）を除去する工程と， 次いで，該ビアホール上部（９ａ）の底面に表出する該
ストッパ層（５）を，該層間絶縁層（６）をマスクとし
該拡散阻止層（４）をエッチストッパとするエッチング
により除去して該拡散阻止層（４）を表出し，該ビアホ
ール（９）を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて， 該ビアホール（９）内面を覆い該層間絶縁層（６）上
に，非晶質シリコン薄膜，非晶質カーボン薄膜及び上下
に酸化シリコン膜を有する窒化シリコン膜（ＯＮＯ膜）
のうちの何れかからなる非晶質薄膜（１０）を堆積する
工程と， 該非晶質薄膜（１０）上に上層配線（１２）を形成し
て，該下層配線（３）と該上層配線（１２）とで挟まれ
た該非晶質薄膜（１０）をアンチヒューズとして形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726693A JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726693A JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714920A true JPH0714920A (ja) | 1995-01-17 |
Family
ID=15426343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14726693A Withdrawn JPH0714920A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
-
1993
- 1993-06-18 JP JP14726693A patent/JPH0714920A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |