JPH0714754A - 半導体ウェハの製造方法 - Google Patents

半導体ウェハの製造方法

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JPH0714754A
JPH0714754A JP15072693A JP15072693A JPH0714754A JP H0714754 A JPH0714754 A JP H0714754A JP 15072693 A JP15072693 A JP 15072693A JP 15072693 A JP15072693 A JP 15072693A JP H0714754 A JPH0714754 A JP H0714754A
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JP
Japan
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film thickness
semiconductor wafer
wafer
etching
semiconductor
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JP15072693A
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English (en)
Inventor
Takashi Naganuma
孝 長沼
Takaaki Aoshima
孝明 青島
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 簡易な方法で、半導体ウェハの表面に、表面
研磨技術の加工精度より高い精度にて、一定膜厚の半導
体層を形成する。 【構成】 鏡面研磨工程終了後の半導体ウェハ1を複数
のブロックに区分けし、X−Yステージ11をステップ
移動させて、所望のブロックをエッチング電極12下に
位置させ、このブロックの表面に形成されたシリコン膜
2bの膜厚を検出し、その膜厚が所定値(0.3μm)
より大きいときに、膜厚が該所定値となるまでこのブロ
ック部分に局所的なエッチングを行なう。かかる処理を
繰り返してウェハ表面のシリコン膜2bを、従来の研磨
技術では達成し得なかった加工精度(0.3μm以下)
にて平坦化できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体製造技術さらに
は半導体ウェハ表面の平坦化技術に適用して特に有効な
技術に関し、例えば張合せSOIウェハに利用して有用
な技術に関する。
【0002】
【従来の技術】2枚のシリコン・ウェハを絶縁膜を介し
て接合し、一方のウェハを研磨することにより、半導体
基板上に、絶縁膜を介したシリコン薄層を形成し、この
薄膜に素子を形成する、所謂SOI張合せウェハが公知
である。この張合せウェハは、製造が容易であり、又、
SOI構造であるためα線によるソフトエラーに有効で
ある。又、上記シリコン薄膜を更に薄膜化することによ
り(0.3μm程度)、該シリコン薄膜に形成される素
子の寄生容量を低減させて高速化を図ることができるた
め、素子動作の高速性が要求される近年のLSI製造技
術に特に有望である。
【0003】
【発明が解決しようとする課題】しかしながら、上記S
OI張合せウェハでは、従来より半導体層の膜厚を表面
研磨技術で制御していたため、膜厚を1.0μm程度に
制御するのが限度であり、0.3μmまで研磨を行った
場合には、膜厚のバラツキが問題となる。即ち、膜厚が
0.3μm程度となるまで表面研磨を行った場合、ウェ
ハの表面に形成される半導体層は、図3,図5に示すよ
うに、0.3〜0.6μmの範囲で膜厚にバラツキが生
じ、一定膜厚(0.3μm)の半導体層を達成すること
ができなかった。
【0004】本発明は、かかる事情に鑑みてなされたも
ので、簡易な方法で、半導体ウェハの表面に、表面研磨
技術の加工精度より高い精度にて、一定膜厚の半導体層
を形成することが可能な半導体ウェハの製造方法を提供
することを目的とする。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、半導体ウェハ表面を複
数の領域に区分けし、ウェハ表面に形成されている半導
体層の膜厚を斯く分けられた領域毎に検出し、検出した
膜厚が所定値より大きい領域に対してその膜厚が上記所
定値となるまで局所的なエッチングを行なうようにして
いる。
【0006】
【作用】実際の半導体層の膜厚を検出しながら局所的な
ドライエッチングによる高精度の研削加工が可能である
ため、従来の研磨技術では達成し得なかった加工精度
(0.3μm以下)にて当該半導体層の平坦化が行え
る。
【0007】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図1は本発明のウェハ製造方法を行わうた
めのエッチング装置の概略を示す説明図、図2〜図4は
半導体ウェハの製造プロセスを示す断面図、図5は鏡面
研磨工程終了後の半導体ウェハ上のシリコン膜の膜厚バ
ラツキを示す平面図である。エッチング装置10は、X
−Yステージ11、エッチング電極12、膜厚検出器1
3(光源13a、反射光検出器13b)、更にはX−Y
ステージのステップ移動量及びエッチング電極によるエ
ッチングを制御するエッチング制御装置5を具えてい
る。
【0008】エッチング装置10のエッチング電極12
は、例えば方形の電極にて構成され、本実施例ではその
一辺の長さが、半導体ウェハ1の直径(150mm)の
10分の1程度(15mm)となっている。しかして、
半導体ウェハ1は、後述するように、このエッチング電
極12によりエッチング可能な面積に基いて、複数のブ
ロックに分けられる(図5)。又、膜厚検出器13は、
光源13aから半導体ウェハ1表面のシリコン膜に、検
出光を照射し、このときシリコン膜表面での反射光と、
その下地(酸化シリコン膜)表面での反射光との位相差
によって当該シリコン膜の膜厚を検出するものである。
この実施例では、該検出器13はエッチング電極12直
下のシリコン膜の膜厚を検出するようになっている。エ
ッチング制御装置14は、上記膜厚検出器13からの検
出信号に基いてエッチング電極12下の膜厚を検知し、
この値が所定値(例えば0.3μm)より大きいと判断
したときに、エッチング電極12に当該ブロックに対す
るエッチングを行う駆動信号を送る。そして、上記検知
した膜厚が上記所定値と一致しているとき、若くは薄い
とき、当該ブロックに対するエッチングは不要と判断し
て、次の処理を行なうブロック上に上記エッチング電極
12が位置するように、X−Yステージをステップ移動
させる。
【0009】次に、上記エッチング装置10を用いた半
導体ウェハの製造方法について図2〜図4に従って説明
する。先ず、基板側の半導体ウェハ3と、素子が形成さ
れる側の半導体ウェハ2を張り合わせる。この場合、半
導体ウェハ2側に、例えば表面酸化によって酸化シリコ
ン膜2aが予め形成され(膜厚0.5μm程度)、この
酸化シリコン膜2aの表面が半導体ウェハ3に接合され
た状態で熱処理が加えられ(例えば1000℃)、SO
I張合せウェハ1が形成される(図1)。
【0010】斯く得られた半導体ウェハ1のうち、ウェ
ハ2側のシリコン層2bを、その表面から研磨(ラッピ
ング処理及びポリッシング処理)して、その膜厚を0.
3μmとする。尚、この研磨処理では、仮に0.3μm
程度まで研磨を行った場合であっても、実際には、その
加工精度により、一定の膜厚(0.3μm)が得られ
ず、例えば図5に示すように、シリコン膜2bに膜厚の
バラツキが生じる(0.3〜0.6μm)。
【0011】次いで、上記研磨された半導体ウェハ1に
対して、上記したエッチング装置10を用いた加工処理
が行われる。この場合、当該半導体ウェハ1の表面を、
当該エッチング電極12の大きさに応じて、複数のブロ
ックに区分けする(100ブロック程度)。そして、上
記エッチング電極12が所定のブロック上に位置するよ
うに、ウェハ1をステップ移動させ、この状態で先ず、
膜厚検出器13を用いた当該ブロックでの膜厚の検出が
行われる。このとき検出された膜厚が、所定値(0.3
μm)より大きいならば、エッチング制御装置14は、
膜厚が上記所定値になるまで、膜厚検出器の信号に基い
て膜厚をモニタしながら該ブロックにエッチング処理を
行なう。そして膜厚が所定値となったならば、エッチン
グ電極12が次に処理を行なうブロック上に位置するよ
うにX−Yステージ11をステップ移動させる。一方、
膜厚の検出値が既に所定値、若くは所定値以下となって
いるのであれば、エッチングをすることなく、X−Yス
テージ11をステップ移動させる。
【0012】以下同様に、半導体ウェハの全てのブロッ
クに対しこのような局所的なエッチングを行うことによ
って、研磨処理の加工精度に起因する半導体ウェハ上の
シリコン膜2bの膜厚バラツキを一定値(0.3μm)
に制御することができる。尚、上記エッチング装置10
を用いてシリコン膜の膜厚制御を行なう際に、当該ウェ
ハの外周部に対して局所的なエッチングを施して、該外
周部の縁取り処理(酸化シリコン膜剥がれ防止処理)を
併せて行うようにしてもよい。
【0013】以上説明したように、本実施例の半導体ウ
ェハの製造方法では、鏡面研磨工程終了後の半導体ウェ
ハ1を複数のブロックに区分けし、X−Yステージ11
をステップ移動させて、所望のブロックをエッチング電
極12下に位置させ、このブロックの表面に形成された
シリコン膜2bの膜厚を検出し、その膜厚が所定値
(0.3μm)より大きいときに、膜厚が該所定値とな
るまでこのブロック部分に局所的なエッチングを行な
い、その後、次のブロックに対する処理を行うようにし
ているため、従来の研磨技術では達成し得なかった加工
精度(0.3μm以下)にて半導体ウェハの表面に形成
されたシリコン膜2bの平坦化が行える。
【0014】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記した実施例では、エッチング装置に膜厚検出器を具え
て、当該ブロックでのシリコン膜厚を検知しつつ同時に
エッチング処理しているが、エッチング装置と膜厚検出
器とを別個にし、半導体ウェハ上の全ブロックでの膜厚
を検出し、その後、この検出値に応じて所望のブロック
(膜厚が厚いブロック)にエッチング処理を行うように
してもよい。又、上記実施例では、SOI張合せウェハ
表面のシリコン膜の膜厚を一定にする制御について説明
したが、これに限ることなく、半導体ウェハの表面に形
成される他の半導体層の膜厚を一定に制御する場合にも
本発明は適用可能である。又、本実施例では、全ての領
域(ブロック)で半導体層の膜厚を一定にする例につい
て説明したが、膜厚の検出値と比較させる所定値を各領
域(ブロック)毎に異ならせるようにしてもよい。
【0015】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
ウェハの製造技術に適用した場合について説明したが、
この発明はそれに限定されるものでなく、所望の膜厚の
半導体層を形成する技術一般に利用することができる。
【0016】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、簡易な方法で、半導体ウェ
ハの表面に、表面研磨技術の加工精度より高い精度に
て、一定膜厚の半導体層を形成することが可能となり、
ウェハの原価低減、歩留り向上が図られる。
【図面の簡単な説明】
【図1】本発明のウェハ製造方法を行わうためのエッチ
ング装置の概略を示す説明図である。
【図2】半導体ウェハの製造プロセスを示す断面図のう
ち、2枚のウェハ2,3を張り合わせた状態を示す図で
ある。
【図3】半導体ウェハ2を所定の膜厚まで研磨し、これ
にエッチング処理を行なう処理を示す断面図である。
【図4】上記局所的なエッチングにより平坦化が図られ
たSOIウェハを示す断面図である。
【図5】鏡面研磨工程終了後のシリコン膜の膜厚バラツ
キを示したウェハの平面図である。
【符号の説明】
1 SOI張合せウェハ 2,3 ウェハ 10 エッチング装置 12 エッチング電極 13 膜厚検出器 14 エッチング制御装置

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体ウェハを複数の領域に区分けし、 斯く分けられた領域毎に、ウェハ表面に形成されている
    半導体層の膜厚を検出し、 斯く検出した膜厚が所定値より大きいときに当該領域に
    対して局所的なエッチングを行なうことを特徴とする半
    導体ウェハの製造方法。
  2. 【請求項2】 上記半導体ウェハは、シリコン基板上に
    酸化シリコン膜を介してシリコン層が形成されたウェハ
    であって、2枚の半導体ウェハを、上記酸化シリコン膜
    を介して張り合わせた張合せウェハであることを特徴と
    する請求項1に記載の半導体ウェハの製造方法。
  3. 【請求項3】 上記局所的なエッチングは、当該領域の
    大きさに応じたエッチング電極を用いたドライエッチン
    グ装置にて行われることを特徴とする請求項1又は2に
    記載の半導体ウェハの製造方法。
JP15072693A 1993-06-22 1993-06-22 半導体ウェハの製造方法 Pending JPH0714754A (ja)

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