JP2692659B2 - Ｓｏｉ基板および該ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板および該ｓｏｉ基板の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板および
その製造方法に関し、特にＳＯＩ基板およびその製造方
法に関する。
その製造方法に関し、特にＳＯＩ基板およびその製造方
法に関する。
【０００２】
【従来技術】基板の貼り合わせによるＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造基板等の多層
構造基板の応用分野は、近年その接合性の向上とともに
拡大の一途をたどっている。特に、埋め込み層としてシ
リコン酸化膜等の絶縁層を有するＳＯＩ基板は、パワー
ＩＣ等の高耐圧が要求されるパワー素子の分野において
誘電体分離基板として実用化されている。このパワー素
子の分野では、高集積化、高耐圧化の要求に対して、部
分的なＳＯＩ構造を有する貼り合わせ基板を用いること
によって、高耐圧の縦型パワーＭＯＳＦＥＴ素子領域と
低耐圧の制御回路素子領域とを単一チップに盛り込むこ
とを可能としている。この部分的なＳＯＩ構造を有する
単一チップは、基板の一部分にシリコン酸化膜等の埋込
み層によってＳＯＩ層を形成して、制御回路素子のみを
ＳＯＩ層上に形成し、他の部分にパワー素子を形成する
ことによって実現される。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造基板等の多層
構造基板の応用分野は、近年その接合性の向上とともに
拡大の一途をたどっている。特に、埋め込み層としてシ
リコン酸化膜等の絶縁層を有するＳＯＩ基板は、パワー
ＩＣ等の高耐圧が要求されるパワー素子の分野において
誘電体分離基板として実用化されている。このパワー素
子の分野では、高集積化、高耐圧化の要求に対して、部
分的なＳＯＩ構造を有する貼り合わせ基板を用いること
によって、高耐圧の縦型パワーＭＯＳＦＥＴ素子領域と
低耐圧の制御回路素子領域とを単一チップに盛り込むこ
とを可能としている。この部分的なＳＯＩ構造を有する
単一チップは、基板の一部分にシリコン酸化膜等の埋込
み層によってＳＯＩ層を形成して、制御回路素子のみを
ＳＯＩ層上に形成し、他の部分にパワー素子を形成する
ことによって実現される。
【０００３】このような構造のＳＯＩ基板の例として、
特開平４−２９３５３号公報（以下、公報１と記述す
る）に記載された発明がある。図４は、公報１に記載さ
れたＳＯＩ基板を用いて製造されたパワーＩＣの断面構
造を示す模式図である。
特開平４−２９３５３号公報（以下、公報１と記述す
る）に記載された発明がある。図４は、公報１に記載さ
れたＳＯＩ基板を用いて製造されたパワーＩＣの断面構
造を示す模式図である。
【０００４】図４は、第１のシリコン基板４１０と第２
のシリコン基板４２０とが貼り合わせ面４５０で貼り合
わせられている。第１のシリコン基板４１０内には、埋
め込み酸化膜４１５とＶ字型の溝４１２とが形成されて
いる。溝４１２の内側には酸化膜４１１とシリコン多結
晶膜の充填材料４１３とが形成されている。
のシリコン基板４２０とが貼り合わせ面４５０で貼り合
わせられている。第１のシリコン基板４１０内には、埋
め込み酸化膜４１５とＶ字型の溝４１２とが形成されて
いる。溝４１２の内側には酸化膜４１１とシリコン多結
晶膜の充填材料４１３とが形成されている。
【０００５】図４に示すように、第１のシリコン基板４
１０上の制御回路素子領域４６１は、埋め込み酸化膜４
１５とＶ字型の溝４１２の内側に形成された酸化膜４１
１とに囲まれており、パワー素子領域４６０と素子分離
されることによって、誘電体分離構造を形成している。
１０上の制御回路素子領域４６１は、埋め込み酸化膜４
１５とＶ字型の溝４１２の内側に形成された酸化膜４１
１とに囲まれており、パワー素子領域４６０と素子分離
されることによって、誘電体分離構造を形成している。
【０００６】図４に示したＳＯＩ基板において、活性層
を形成する側の第１のシリコン基板４１０は、第２のシ
リコン基板４２０との基板貼り合わせ工程の後に機械的
に研削され、さらにメカノケミカル研磨または化学的な
エッチングを行うことによって薄膜化される。この薄膜
化加工を行った後の活性層の厚さは、後の工程で形成さ
れるデバイスの動作特性に大きく影響を及ぼすので、基
板全面に均一な膜厚分布が要求される。なお、一般的な
パワー素子においては、活性層は数十μｍの膜厚が必要
となるが、図４に示したパワー素子のように厚い活性層
が要求される場合においては、活性層は約７０μｍの膜
厚が必要となる。
を形成する側の第１のシリコン基板４１０は、第２のシ
リコン基板４２０との基板貼り合わせ工程の後に機械的
に研削され、さらにメカノケミカル研磨または化学的な
エッチングを行うことによって薄膜化される。この薄膜
化加工を行った後の活性層の厚さは、後の工程で形成さ
れるデバイスの動作特性に大きく影響を及ぼすので、基
板全面に均一な膜厚分布が要求される。なお、一般的な
パワー素子においては、活性層は数十μｍの膜厚が必要
となるが、図４に示したパワー素子のように厚い活性層
が要求される場合においては、活性層は約７０μｍの膜
厚が必要となる。
【０００７】現在、貼り合わせＳＯＩ基板における活性
層形成工程には、種々の薄膜化制御技術が試みられてい
る。活性層形成のための最終研磨にメカノケミカル研磨
を用いる場合には、従来、基板表面の小領域を局所的に
精度良く研磨する局所研磨技術による方法が、いくつか
提案されてきた。この方法は、酸化膜を内側に有する溝
等の一定厚さを持つ構造物を基板に任意の間隔で複数個
埋め込んでおき、これらを研磨ストッパとする方法であ
る。
層形成工程には、種々の薄膜化制御技術が試みられてい
る。活性層形成のための最終研磨にメカノケミカル研磨
を用いる場合には、従来、基板表面の小領域を局所的に
精度良く研磨する局所研磨技術による方法が、いくつか
提案されてきた。この方法は、酸化膜を内側に有する溝
等の一定厚さを持つ構造物を基板に任意の間隔で複数個
埋め込んでおき、これらを研磨ストッパとする方法であ
る。
【０００８】この方法の例として、特開平２−２１９２
６６号公報（以下、公報２と記述する）に記載されてい
るＳＯＩ積層半導体基板の製造方法の発明がある。図５
は、公報２に記載されたＳＯＩ積層半導体基板の製造方
法を製造工程順に示す図である。図５（ａ）〜（ｃ）を
用いて、公報２に記載された従来技術を用いたＳＯＩ基
板の製造方法を説明する。
６６号公報（以下、公報２と記述する）に記載されてい
るＳＯＩ積層半導体基板の製造方法の発明がある。図５
は、公報２に記載されたＳＯＩ積層半導体基板の製造方
法を製造工程順に示す図である。図５（ａ）〜（ｃ）を
用いて、公報２に記載された従来技術を用いたＳＯＩ基
板の製造方法を説明する。
【０００９】図５（ａ）において、約１μｍ厚の酸化膜
（不図示）を形成した第１のシリコン基板５１０の表面
に、ダイヤモンドブレードによって深さ１０μｍの溝５
１２を切削形成する。この後、溝５１２の切削加工によ
って形成されるダメージ層を除去し、続いて酸化膜を除
去する。次に、第１のシリコン基板５１０の表面を清浄
化処理し、溝５１２の内面も含む第１のシリコン基板５
１０の両表面に酸化膜５１１を形成する。
（不図示）を形成した第１のシリコン基板５１０の表面
に、ダイヤモンドブレードによって深さ１０μｍの溝５
１２を切削形成する。この後、溝５１２の切削加工によ
って形成されるダメージ層を除去し、続いて酸化膜を除
去する。次に、第１のシリコン基板５１０の表面を清浄
化処理し、溝５１２の内面も含む第１のシリコン基板５
１０の両表面に酸化膜５１１を形成する。
【００１０】図５（ｂ）において、第１のシリコン基板
５１０の溝５１２が形成された表面と、清浄化処理を行
った第２のシリコン基板５２０とを対向させて、貼り合
わせ面５５０で貼り合わせ、熱処理を行って接合する。
５１０の溝５１２が形成された表面と、清浄化処理を行
った第２のシリコン基板５２０とを対向させて、貼り合
わせ面５５０で貼り合わせ、熱処理を行って接合する。
【００１１】図５（ｃ）において、接合された基板の第
１のシリコン基板５１０側を研削加工して、第１のシリ
コン基板５１０の膜厚を約１５μｍ程度残して除去す
る。次に、除去加工によって形成されるダメージ層をエ
ッチングで除去した後、二酸化シリコン等の砥粒を含む
水酸化ナトリウム水溶液を希釈した研磨液によってメカ
ノケミカル研磨を行う。このメカノケミカル研磨を行っ
て溝５１２の底の部分の酸化膜５１１が露出すると研磨
の進行が止まる。こうして、第１のシリコン基板５１０
は溝５１２によって複数個に分離され、所定の厚さの活
性層５００が形成される。
１のシリコン基板５１０側を研削加工して、第１のシリ
コン基板５１０の膜厚を約１５μｍ程度残して除去す
る。次に、除去加工によって形成されるダメージ層をエ
ッチングで除去した後、二酸化シリコン等の砥粒を含む
水酸化ナトリウム水溶液を希釈した研磨液によってメカ
ノケミカル研磨を行う。このメカノケミカル研磨を行っ
て溝５１２の底の部分の酸化膜５１１が露出すると研磨
の進行が止まる。こうして、第１のシリコン基板５１０
は溝５１２によって複数個に分離され、所定の厚さの活
性層５００が形成される。
【００１２】島状に誘電体分離された部分的なＳＯＩ構
造を持つ貼り合わせ基板の製造方法のうち、図５を用い
て説明した局所研磨技術を用いる方法の例として、特開
平３−１４２９５２号公報（以下、公報３と記述する）
に記載された半導体装置およびその製造方法の発明があ
る。図６は、公報３に記載されたＳＯＩ基板の製造方法
を製造工程順に示す図である。図６（ａ）〜（ｇ）を用
いて、公報３に記載された従来技術を用いたＳＯＩ基板
の製造方法を説明する。
造を持つ貼り合わせ基板の製造方法のうち、図５を用い
て説明した局所研磨技術を用いる方法の例として、特開
平３−１４２９５２号公報（以下、公報３と記述する）
に記載された半導体装置およびその製造方法の発明があ
る。図６は、公報３に記載されたＳＯＩ基板の製造方法
を製造工程順に示す図である。図６（ａ）〜（ｇ）を用
いて、公報３に記載された従来技術を用いたＳＯＩ基板
の製造方法を説明する。
【００１３】図６（ａ）において、第１のシリコン基板
６１０の表面にパターンを有する酸化膜６１１を形成し
て、これをマスクとして、論理回路部を構成する予定領
域である制御回路素子領域６６１を選択的にエッチング
して、凹部６１２ａを形成する。
６１０の表面にパターンを有する酸化膜６１１を形成し
て、これをマスクとして、論理回路部を構成する予定領
域である制御回路素子領域６６１を選択的にエッチング
して、凹部６１２ａを形成する。
【００１４】図６（ｂ）において、凹部６１２ａの周縁
部分およびパワー素子を構成する予定領域であるパワー
素子領域６６０の周縁部分に楔状の溝６１２を形成す
る。溝６１２は、例えば角度付きブレードを用いて第１
のシリコン基板６１０を研削加工した後にエッチングを
行い、切削加工によって形成されたダメージ層を除去す
ることによって得ることができる。
部分およびパワー素子を構成する予定領域であるパワー
素子領域６６０の周縁部分に楔状の溝６１２を形成す
る。溝６１２は、例えば角度付きブレードを用いて第１
のシリコン基板６１０を研削加工した後にエッチングを
行い、切削加工によって形成されたダメージ層を除去す
ることによって得ることができる。
【００１５】図６（ｃ）において、溝６１２および凹部
６１２ａを形成した表面に酸化膜６１１を形成する。
６１２ａを形成した表面に酸化膜６１１を形成する。
【００１６】図６（ｄ）において、溝６１２および凹部
６１２ａが埋まるように多結晶シリコン等の充填材料６
１３を堆積させる。
６１２ａが埋まるように多結晶シリコン等の充填材料６
１３を堆積させる。
【００１７】図６（ｅ）において、パワー素子領域６６
０の第１のシリコン基板６１０の面が露出するまで充填
材料６１３の表面の研磨を行い、貼り合わせ面６５０を
形成する。貼り合わせ面６５０と第２のシリコン基板６
２０とに所定の洗浄工程を行い、有機物、金属汚染、お
よび自然酸化膜の除去を行った後に、親水性処理および
乾燥を行う。
０の第１のシリコン基板６１０の面が露出するまで充填
材料６１３の表面の研磨を行い、貼り合わせ面６５０を
形成する。貼り合わせ面６５０と第２のシリコン基板６
２０とに所定の洗浄工程を行い、有機物、金属汚染、お
よび自然酸化膜の除去を行った後に、親水性処理および
乾燥を行う。
【００１８】図６（ｆ）において、第１のシリコン基板
６１０と第２のシリコン基板６２０とを貼り合わせ面６
５０で貼り合わせて熱処理を行い、接合する。
６１０と第２のシリコン基板６２０とを貼り合わせ面６
５０で貼り合わせて熱処理を行い、接合する。
【００１９】図６（ｇ）において、接合された基板の第
１のシリコン基板６１０側の表面を溝６１２が露出する
まで研削・研磨して、酸化膜６１１で制御回路素子領域
６６１とパワー素子領域６６０とが電気的に絶縁され
て、充填材料６１３によって溝６１２が埋められた、基
板内部に空洞のない所定の厚さの活性層６００を形成す
る。
１のシリコン基板６１０側の表面を溝６１２が露出する
まで研削・研磨して、酸化膜６１１で制御回路素子領域
６６１とパワー素子領域６６０とが電気的に絶縁され
て、充填材料６１３によって溝６１２が埋められた、基
板内部に空洞のない所定の厚さの活性層６００を形成す
る。
【００２０】均一な膜厚を持つ活性層の形成方法として
は、図４ないし図６によって説明したような溝を用いな
い方法もある。基板全面に均一な厚さの埋め込み酸化膜
を有する貼り合わせＳＯＩ基板においては、従来、活性
層側基板の主表面を機械的研削である程度薄膜化した後
に、活性層の膜厚を光学的に測定することによって研磨
量を決定し、所定の活性層膜厚に達するまで研磨と膜厚
測定を繰り返すという方法が用いられてきた。
は、図４ないし図６によって説明したような溝を用いな
い方法もある。基板全面に均一な厚さの埋め込み酸化膜
を有する貼り合わせＳＯＩ基板においては、従来、活性
層側基板の主表面を機械的研削である程度薄膜化した後
に、活性層の膜厚を光学的に測定することによって研磨
量を決定し、所定の活性層膜厚に達するまで研磨と膜厚
測定を繰り返すという方法が用いられてきた。
【００２１】活性層の膜厚を光学的に測定する光学的活
性層膜厚測定は、例えば薄膜化加工前の活性層側基板の
厚さが約１０μｍ未満であれば、可視光領域の波長の光
による光学的干渉色測光法が用いられる。活性層膜厚測
定装置の光源から基板表面に対して垂直に入射した光
は、基板表面、活性層（単結晶シリコン）、および埋め
込み酸化膜の界面で反射する。反射光の波形は活性層膜
厚で決まる干渉曲線となる。この干渉曲線を解析するこ
とによって活性層膜厚を求めることができる。
性層膜厚測定は、例えば薄膜化加工前の活性層側基板の
厚さが約１０μｍ未満であれば、可視光領域の波長の光
による光学的干渉色測光法が用いられる。活性層膜厚測
定装置の光源から基板表面に対して垂直に入射した光
は、基板表面、活性層（単結晶シリコン）、および埋め
込み酸化膜の界面で反射する。反射光の波形は活性層膜
厚で決まる干渉曲線となる。この干渉曲線を解析するこ
とによって活性層膜厚を求めることができる。
【００２２】しかし、可視光領域の波長の入射光では活
性層（単結晶シリコン）への侵入距離に限界があるの
で、活性層膜厚が厚くなるほど反射光強度が小さくなっ
て測定困難となる。このため、薄膜化加工前の活性層側
基板の厚さが１０μｍ以上の場合には、単結晶シリコン
に透明な赤外光を用いる、フーリエ変換赤外吸光法（以
下、ＦＴ−ＩＲ法と記述する）による膜厚測定が利用さ
れる。
性層（単結晶シリコン）への侵入距離に限界があるの
で、活性層膜厚が厚くなるほど反射光強度が小さくなっ
て測定困難となる。このため、薄膜化加工前の活性層側
基板の厚さが１０μｍ以上の場合には、単結晶シリコン
に透明な赤外光を用いる、フーリエ変換赤外吸光法（以
下、ＦＴ−ＩＲ法と記述する）による膜厚測定が利用さ
れる。
【００２３】
【発明が解決しようとする課題】上述した従来技術によ
る活性層の形成方法は、基板を貼り合わせる前に、溝の
形成、多結晶シリコン層の成膜等の工程を必要とするの
で、製造工程や製造コストの増大が避けられないという
欠点がある。また、活性層膜厚を約５０μｍ以上必要と
する場合には、基板面内に精度の良い均一な深さの溝を
形成することが難しいという問題点がある。
る活性層の形成方法は、基板を貼り合わせる前に、溝の
形成、多結晶シリコン層の成膜等の工程を必要とするの
で、製造工程や製造コストの増大が避けられないという
欠点がある。また、活性層膜厚を約５０μｍ以上必要と
する場合には、基板面内に精度の良い均一な深さの溝を
形成することが難しいという問題点がある。
【００２４】また、活性層膜厚の測定と研磨を繰り返し
ながら所望の活性層膜厚に加工する方法は、埋め込み酸
化膜が島状に複数個パターニングされて活性層下部に埋
設されている場合には、活性層膜厚測定に際して、正確
な埋め込み酸化膜の位置が基板表面からは分からないと
いう不都合がある。
ながら所望の活性層膜厚に加工する方法は、埋め込み酸
化膜が島状に複数個パターニングされて活性層下部に埋
設されている場合には、活性層膜厚測定に際して、正確
な埋め込み酸化膜の位置が基板表面からは分からないと
いう不都合がある。
【００２５】さらに、ＦＴ−ＩＲ法による活性層膜厚測
定の場合には、活性層へ照射する赤外光の照射領域は最
低でも３０ｍｍ2 程度必要である。しかし、基板上に製
造されるデバイスのチップサイズがこれよりも小さい面
積の場合には、活性層膜厚の光学的測定に必要な面積を
埋め込み酸化膜に確保できないので、活性層膜厚を測定
することができないという欠点がある。
定の場合には、活性層へ照射する赤外光の照射領域は最
低でも３０ｍｍ2 程度必要である。しかし、基板上に製
造されるデバイスのチップサイズがこれよりも小さい面
積の場合には、活性層膜厚の光学的測定に必要な面積を
埋め込み酸化膜に確保できないので、活性層膜厚を測定
することができないという欠点がある。
【００２６】このような点に鑑み本発明は、製造工程お
よび製造コストを増大させることなく、精度の良い活性
層膜厚を有する貼り合わせＳＯＩ基板およびその製造方
法を提供することを目的とする。
よび製造コストを増大させることなく、精度の良い活性
層膜厚を有する貼り合わせＳＯＩ基板およびその製造方
法を提供することを目的とする。
【００２７】
【課題を解決するための手段】上記課題を解決するため
に本発明のＳＯＩ基板は、第１の単結晶シリコン基板と
第２の単結晶シリコン基板とを有し、該第１の単結晶シ
リコン基板と該第２の単結晶シリコン基板とが複合構造
を形成するように貼り合わせ面で接合されているＳＯＩ
基板であって、前記第１の単結晶シリコン基板が一方の
主表面上に第１の絶縁膜パターンを備え、該第１の絶縁
膜パターンのうちの一部分である第２の絶縁膜パターン
が光学的膜厚測定に用いられる。このとき、前記第２の
絶縁膜パターンが、当該ＳＯＩ基板面内の前記貼り合わ
せ面に少なくとも２箇所以上埋め込まれている。
に本発明のＳＯＩ基板は、第１の単結晶シリコン基板と
第２の単結晶シリコン基板とを有し、該第１の単結晶シ
リコン基板と該第２の単結晶シリコン基板とが複合構造
を形成するように貼り合わせ面で接合されているＳＯＩ
基板であって、前記第１の単結晶シリコン基板が一方の
主表面上に第１の絶縁膜パターンを備え、該第１の絶縁
膜パターンのうちの一部分である第２の絶縁膜パターン
が光学的膜厚測定に用いられる。このとき、前記第２の
絶縁膜パターンが、当該ＳＯＩ基板面内の前記貼り合わ
せ面に少なくとも２箇所以上埋め込まれている。
【００２８】上記本発明のＳＯＩ基板は、前記第１の絶
縁膜パターンを一つの製造工程で同時に製造することが
できる。
縁膜パターンを一つの製造工程で同時に製造することが
できる。
【００２９】また、上記本発明のＳＯＩ基板は、前記第
２の絶縁膜パターンを当該ＳＯＩ基板面内の前記貼り合
わせ面に偏りなく配置することができる。
２の絶縁膜パターンを当該ＳＯＩ基板面内の前記貼り合
わせ面に偏りなく配置することができる。
【００３０】さらに、上記本発明のＳＯＩ基板は、前記
第２の絶縁膜パターンを当該ＳＯＩ基板面内の前記貼り
合わせ面の基板周縁部に形成することができる。
第２の絶縁膜パターンを当該ＳＯＩ基板面内の前記貼り
合わせ面の基板周縁部に形成することができる。
【００３１】上記本発明のＳＯＩ基板を製造する本発明
のＳＯＩ基板の製造方法は、前記第１の単結晶シリコン
基板の一方の主表面上に前記第１の絶縁膜パターンを形
成する工程と、該第１の単結晶シリコン基板の該第１の
絶縁膜パターンが形成されている主表面と前記第２の単
結晶シリコン基板の一方の主表面とを対向させて前記貼
り合わせ面で接合し、一体化した単結晶シリコン基板を
形成する工程と、該一体化した単結晶シリコン基板に熱
処理を行い、接合強度を増大させる工程と、該一体化し
た単結晶シリコン基板の、該第１の単結晶シリコン基板
側の接合されていない第１の表面を研削する工程と、研
削された該第１の表面の該第２の絶縁膜パターンが形成
されている部分における光学的な膜厚測定と該研削され
た第１の表面の研磨とを繰り返して行い、所望の厚さの
活性層を形成する工程とを有する。
のＳＯＩ基板の製造方法は、前記第１の単結晶シリコン
基板の一方の主表面上に前記第１の絶縁膜パターンを形
成する工程と、該第１の単結晶シリコン基板の該第１の
絶縁膜パターンが形成されている主表面と前記第２の単
結晶シリコン基板の一方の主表面とを対向させて前記貼
り合わせ面で接合し、一体化した単結晶シリコン基板を
形成する工程と、該一体化した単結晶シリコン基板に熱
処理を行い、接合強度を増大させる工程と、該一体化し
た単結晶シリコン基板の、該第１の単結晶シリコン基板
側の接合されていない第１の表面を研削する工程と、研
削された該第１の表面の該第２の絶縁膜パターンが形成
されている部分における光学的な膜厚測定と該研削され
た第１の表面の研磨とを繰り返して行い、所望の厚さの
活性層を形成する工程とを有する。
【００３２】
【発明の実施の形態】膜厚測定用酸化膜とデバイス用酸
化膜とが一つのマスクパターンで同時にパターニングさ
れるので、膜厚測定用酸化膜を形成するための余分な工
程が不要となり、また、均一な深さの溝の形成等の高度
な製造技術が不要となる。
化膜とが一つのマスクパターンで同時にパターニングさ
れるので、膜厚測定用酸化膜を形成するための余分な工
程が不要となり、また、均一な深さの溝の形成等の高度
な製造技術が不要となる。
【００３３】また、デバイス用酸化膜が基板面内に偏り
なく配置されるので、活性層の高精度な膜厚測定を行う
ことができ、膜厚ばらつきの小さい活性層を有するＳＯ
Ｉ基板を製造することが可能となる。
なく配置されるので、活性層の高精度な膜厚測定を行う
ことができ、膜厚ばらつきの小さい活性層を有するＳＯ
Ｉ基板を製造することが可能となる。
【００３４】さらに、膜厚測定用酸化膜がデバイス用酸
化膜の形成時に用いられない基板周縁部に形成されるの
で、膜厚測定用酸化膜を形成するための余分なチップ面
積が不要となり、また、膜厚測定時に円周方向の基板の
位置合わせが不要となる。
化膜の形成時に用いられない基板周縁部に形成されるの
で、膜厚測定用酸化膜を形成するための余分なチップ面
積が不要となり、また、膜厚測定時に円周方向の基板の
位置合わせが不要となる。
【００３５】これらのことから、製造工程および製造コ
ストを増大させることなく、精度の良い活性層膜厚を有
する貼り合わせＳＯＩ基板を製造することが可能とな
る。
ストを増大させることなく、精度の良い活性層膜厚を有
する貼り合わせＳＯＩ基板を製造することが可能とな
る。
【００３６】本発明におけるＳＯＩ基板は、部分的に埋
め込み酸化膜が形成されていて、縦型パワーＭＯＳＦＥ
Ｔ等の高耐圧パワー素子とＣＭＯＳ ＬＳＩ、バイポー
ラＩＣ等の低耐圧素子とを混載させたＩＰＤ（Ｉｎｔｅ
ｌｌｉｇｅｎｔ ＰｏｗｅｒＤｅｖｉｃｅ）用のＳＯＩ
基板に適用することができる。
め込み酸化膜が形成されていて、縦型パワーＭＯＳＦＥ
Ｔ等の高耐圧パワー素子とＣＭＯＳ ＬＳＩ、バイポー
ラＩＣ等の低耐圧素子とを混載させたＩＰＤ（Ｉｎｔｅ
ｌｌｉｇｅｎｔ ＰｏｗｅｒＤｅｖｉｃｅ）用のＳＯＩ
基板に適用することができる。
【００３７】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００３８】［第１の実施例］図１は、本発明の第１の
実施例におけるＳＯＩ基板の活性層側基板に部分的に形
成された埋め込み酸化膜パターンの配置および形状を示
す平面図である。
実施例におけるＳＯＩ基板の活性層側基板に部分的に形
成された埋め込み酸化膜パターンの配置および形状を示
す平面図である。
【００３９】図１に示すように、第１の単結晶シリコン
基板（以下、第１のシリコン基板と記述する）１１０
は、埋め込み酸化膜パターンとして、活性層膜厚を光学
的に測定するために必要な埋め込み酸化膜パターン（以
下、測定用酸化膜と記述する）１１ａと、デバイスの素
子分離に必要なデバイス用埋め込み酸化膜パターン（以
下、デバイス用酸化膜と記述する）１１ｂとを備える。
測定用酸化膜１１ａおよびデバイス用酸化膜１１ｂは、
第１の実施例においては約１μｍの厚さで第１のシリコ
ン基板１１０の一主表面上に形成されている。
基板（以下、第１のシリコン基板と記述する）１１０
は、埋め込み酸化膜パターンとして、活性層膜厚を光学
的に測定するために必要な埋め込み酸化膜パターン（以
下、測定用酸化膜と記述する）１１ａと、デバイスの素
子分離に必要なデバイス用埋め込み酸化膜パターン（以
下、デバイス用酸化膜と記述する）１１ｂとを備える。
測定用酸化膜１１ａおよびデバイス用酸化膜１１ｂは、
第１の実施例においては約１μｍの厚さで第１のシリコ
ン基板１１０の一主表面上に形成されている。
【００４０】測定用酸化膜１１ａは、第１の実施例にお
いては約６×６ｍｍの正方形を成しており、デバイス用
酸化膜１１ｂとともに配置されている。図１において
は、第１のシリコン基板１１０面内の中央部分の１箇所
および周縁部分の４箇所の合計５箇所に配置されてい
る。測定用酸化膜１１ａを第１のシリコン基板１１０面
内に複数個配置することによって、活性層膜厚の正確な
基板面内分布を求めることが可能となる。埋め込まれた
測定用酸化膜１１ａの第１のシリコン基板１１０の基板
面内における位置は、図１に示したように、または他の
配置によっても、基板面内に偏りなく配置されるのが望
ましい。
いては約６×６ｍｍの正方形を成しており、デバイス用
酸化膜１１ｂとともに配置されている。図１において
は、第１のシリコン基板１１０面内の中央部分の１箇所
および周縁部分の４箇所の合計５箇所に配置されてい
る。測定用酸化膜１１ａを第１のシリコン基板１１０面
内に複数個配置することによって、活性層膜厚の正確な
基板面内分布を求めることが可能となる。埋め込まれた
測定用酸化膜１１ａの第１のシリコン基板１１０の基板
面内における位置は、図１に示したように、または他の
配置によっても、基板面内に偏りなく配置されるのが望
ましい。
【００４１】デバイス用酸化膜１１ｂは、第１の実施例
においては約２×１ｍｍの長方形を成しており、第１の
シリコン基板１１０の全面に複数個形成されている。
においては約２×１ｍｍの長方形を成しており、第１の
シリコン基板１１０の全面に複数個形成されている。
【００４２】図２は、図１に示したシリコン基板を用い
て製造したＳＯＩ基板の製造工程を示す断面図である。
図２を用いて、図１に示した第１のシリコン基板１１０
上の埋め込み酸化膜パターンである測定用酸化膜１１ａ
およびデバイス酸化膜１１ｂの形成方法を説明する。
て製造したＳＯＩ基板の製造工程を示す断面図である。
図２を用いて、図１に示した第１のシリコン基板１１０
上の埋め込み酸化膜パターンである測定用酸化膜１１ａ
およびデバイス酸化膜１１ｂの形成方法を説明する。
【００４３】図２（ａ）に示すように、５インチ径で面
方位が（１００）である第１のシリコン基板１１０およ
び第２のシリコン基板１２０を用意する。第１のシリコ
ン基板１１０の主表面上に熱酸化法等によってシリコン
酸化膜（不図示）を形成する。シリコン酸化膜を形成し
た主表面の一方に、フォトリソグラフィ法およびドライ
エッチング法を適用して、所定の部分のシリコン酸化膜
を除去して開口部分を形成する。主表面上に残ったシリ
コン酸化膜１１１以外の部分である開口部分の単結晶シ
リコンを露出させる。
方位が（１００）である第１のシリコン基板１１０およ
び第２のシリコン基板１２０を用意する。第１のシリコ
ン基板１１０の主表面上に熱酸化法等によってシリコン
酸化膜（不図示）を形成する。シリコン酸化膜を形成し
た主表面の一方に、フォトリソグラフィ法およびドライ
エッチング法を適用して、所定の部分のシリコン酸化膜
を除去して開口部分を形成する。主表面上に残ったシリ
コン酸化膜１１１以外の部分である開口部分の単結晶シ
リコンを露出させる。
【００４４】図２（ｂ）に示すように、シリコン酸化膜
１１１をマスクとして開口部分の単結晶シリコンをドラ
イエッチング法等を用いてエッチングし、約１μｍの深
さをもつ段差１１２を形成する。段差１１２の深さは、
後工程で形成するデバイスの特性によって決定される。
１１１をマスクとして開口部分の単結晶シリコンをドラ
イエッチング法等を用いてエッチングし、約１μｍの深
さをもつ段差１１２を形成する。段差１１２の深さは、
後工程で形成するデバイスの特性によって決定される。
【００４５】図２（ｃ）に示すように、マスクとして形
成したシリコン酸化膜１１１を除去した後、熱酸化また
は低温ＣＶＤ等によって段差１１２を埋め合わせる程度
に、一様な膜厚の酸化膜（不図示）を形成する。その
後、段差１１２に埋め込まれている酸化膜を残すように
表面の酸化膜を研削・研磨して除去し、測定用酸化膜１
１ａおよびデバイス用酸化膜１１ｂを形成する。測定用
酸化膜１１ａおよびデバイス用酸化膜１１ｂは、図２
（ｃ）に示したように、一つのマスクパターンで同時に
パターニングされる。
成したシリコン酸化膜１１１を除去した後、熱酸化また
は低温ＣＶＤ等によって段差１１２を埋め合わせる程度
に、一様な膜厚の酸化膜（不図示）を形成する。その
後、段差１１２に埋め込まれている酸化膜を残すように
表面の酸化膜を研削・研磨して除去し、測定用酸化膜１
１ａおよびデバイス用酸化膜１１ｂを形成する。測定用
酸化膜１１ａおよびデバイス用酸化膜１１ｂは、図２
（ｃ）に示したように、一つのマスクパターンで同時に
パターニングされる。
【００４６】図２（ｄ）に示すように、第２のシリコン
基板１２０を、第１のシリコン基板１１０の測定用酸化
膜１１ａおよびデバイス用酸化膜１１ｂが形成されてい
る面に対向させて、貼り合わせ面１５０で貼り合わせて
一体化する。このようにすることによって、第１のシリ
コン基板１１０に形成された測定用酸化膜１１ａおよび
デバイス用酸化膜１１ｂは、第２のシリコン基板１２０
との接合界面に埋め込まれる。一体化した第１のシリコ
ン基板１１０および第２のシリコン基板１２０に、酸化
性雰囲気で１１００℃〜１２００℃、約２時間の熱処理
を行い、接合を強固なものとする。
基板１２０を、第１のシリコン基板１１０の測定用酸化
膜１１ａおよびデバイス用酸化膜１１ｂが形成されてい
る面に対向させて、貼り合わせ面１５０で貼り合わせて
一体化する。このようにすることによって、第１のシリ
コン基板１１０に形成された測定用酸化膜１１ａおよび
デバイス用酸化膜１１ｂは、第２のシリコン基板１２０
との接合界面に埋め込まれる。一体化した第１のシリコ
ン基板１１０および第２のシリコン基板１２０に、酸化
性雰囲気で１１００℃〜１２００℃、約２時間の熱処理
を行い、接合を強固なものとする。
【００４７】図２（ｅ）に示すように、第１のシリコン
基板１１０の第２のシリコン基板１２０と接合されてい
ない表面を、機械的研削によってその膜厚が約１５μｍ
となるまで薄膜化した後に、研磨スラリーを含む研磨液
を用いて研磨する。
基板１１０の第２のシリコン基板１２０と接合されてい
ない表面を、機械的研削によってその膜厚が約１５μｍ
となるまで薄膜化した後に、研磨スラリーを含む研磨液
を用いて研磨する。
【００４８】このとき、活性層１００の最終膜厚を１０
μｍ未満とする場合には、第１のシリコン基板１１０の
基板面内の各部分における活性層１００の膜厚は、測定
用酸化膜１１ａ上において光学的干渉色測光法によって
測定される。
μｍ未満とする場合には、第１のシリコン基板１１０の
基板面内の各部分における活性層１００の膜厚は、測定
用酸化膜１１ａ上において光学的干渉色測光法によって
測定される。
【００４９】一方、活性層１００の最終膜厚を約１０μ
ｍ以上とする場合には、第１のシリコン基板１１０の基
板面内の各部分における活性層１００の膜厚は、測定用
酸化膜１１ａ上においてＦＴ−ＩＲ法によって測定され
る。活性層膜厚測定装置の測定用光源は、あらかじめ測
定用酸化膜１１ａの基板面内の相対位置に合わせて固定
されている。測定用酸化膜１１ａと測定用光源との位置
合わせは、基板のオリエンテーションフラットによって
行う（不図示）。このようにして、活性層１００の膜厚
測定と研磨とを繰り返すことによって、所望の活性層１
００の膜厚を得る。活性層１００の膜厚は、後工程で形
成される素子の動作のために必要な厚さが選択される。
最後に熱処理工程で形成された酸化膜を希弗酸でエッチ
ングして除去し、貼り合わせＳＯＩ基板を得る。
ｍ以上とする場合には、第１のシリコン基板１１０の基
板面内の各部分における活性層１００の膜厚は、測定用
酸化膜１１ａ上においてＦＴ−ＩＲ法によって測定され
る。活性層膜厚測定装置の測定用光源は、あらかじめ測
定用酸化膜１１ａの基板面内の相対位置に合わせて固定
されている。測定用酸化膜１１ａと測定用光源との位置
合わせは、基板のオリエンテーションフラットによって
行う（不図示）。このようにして、活性層１００の膜厚
測定と研磨とを繰り返すことによって、所望の活性層１
００の膜厚を得る。活性層１００の膜厚は、後工程で形
成される素子の動作のために必要な厚さが選択される。
最後に熱処理工程で形成された酸化膜を希弗酸でエッチ
ングして除去し、貼り合わせＳＯＩ基板を得る。
【００５０】なお、これら測定用酸化膜１１ａおよびデ
バイス用酸化膜１１ｂは、図２で説明した形成方法の他
に、ＬＯＣＯＳ酸化法によって形成しても良い。
バイス用酸化膜１１ｂは、図２で説明した形成方法の他
に、ＬＯＣＯＳ酸化法によって形成しても良い。
【００５１】［第２の実施例］図３は、本発明の第２の
実施例におけるＳＯＩ基板の活性層側基板に部分的に形
成された埋め込み酸化膜パターンの配置および形状を示
す平面図である。
実施例におけるＳＯＩ基板の活性層側基板に部分的に形
成された埋め込み酸化膜パターンの配置および形状を示
す平面図である。
【００５２】図３に示すように、第１のシリコン基板１
１０は、埋め込み酸化膜パターンとして、測定用酸化膜
１１ａと、デバイス用酸化膜１１ｂとを備える。測定用
酸化膜１１ａおよびデバイス用酸化膜１１ｂは、第２の
実施例においても第１の実施例と同様に、約１μｍの厚
さで第１のシリコン基板１１０の一主表面上に形成され
ている。
１０は、埋め込み酸化膜パターンとして、測定用酸化膜
１１ａと、デバイス用酸化膜１１ｂとを備える。測定用
酸化膜１１ａおよびデバイス用酸化膜１１ｂは、第２の
実施例においても第１の実施例と同様に、約１μｍの厚
さで第１のシリコン基板１１０の一主表面上に形成され
ている。
【００５３】測定用酸化膜１１ａは、第２の実施例にお
いては、第１のシリコン基板１１０の周縁部から内側に
約６ｍｍの幅を有する帯状を成しているものと、第１の
シリコン基板１１０の中央部に約６×６ｍｍの正方形を
成しているものとが形成されている。第１の実施例と同
様に、測定用酸化膜１１ａを第１のシリコン基板１１０
面内に複数個配置することによって、活性層膜厚の正確
な基板面内分布を求めることが可能となる。埋め込まれ
た測定用酸化膜１１ａの第１のシリコン基板１１０面上
の位置は、図３に示したように、または他の配置によっ
ても、面内に偏りなく配置されるのが望ましい。
いては、第１のシリコン基板１１０の周縁部から内側に
約６ｍｍの幅を有する帯状を成しているものと、第１の
シリコン基板１１０の中央部に約６×６ｍｍの正方形を
成しているものとが形成されている。第１の実施例と同
様に、測定用酸化膜１１ａを第１のシリコン基板１１０
面内に複数個配置することによって、活性層膜厚の正確
な基板面内分布を求めることが可能となる。埋め込まれ
た測定用酸化膜１１ａの第１のシリコン基板１１０面上
の位置は、図３に示したように、または他の配置によっ
ても、面内に偏りなく配置されるのが望ましい。
【００５４】デバイス用酸化膜１１ｂは、第２の実施例
においても第１の実施例と同様に、約２×１ｍｍの長方
形を成しており、第１のシリコン基板１１０の全面に複
数個形成されている。
においても第１の実施例と同様に、約２×１ｍｍの長方
形を成しており、第１のシリコン基板１１０の全面に複
数個形成されている。
【００５５】測定用酸化膜１１ａおよびデバイス用酸化
膜１１ｂの形成方法を含むＳＯＩ基板の製造方法は、図
２を用いて説明した第１の実施例の場合と同様であるの
で省略する。
膜１１ｂの形成方法を含むＳＯＩ基板の製造方法は、図
２を用いて説明した第１の実施例の場合と同様であるの
で省略する。
【００５６】第２の実施例における第１のシリコン基板
１１０の基板周縁部の活性層１００の膜厚の測定は、図
３に示した第１のシリコン基板１１０の周縁部に帯状に
形成された測定用酸化膜１１ａ上で行われる。また、第
１のシリコン基板１１０中央部の活性層１００の膜厚測
定は、中央部の正方形に形成された測定用酸化膜１１ａ
上において行われる。
１１０の基板周縁部の活性層１００の膜厚の測定は、図
３に示した第１のシリコン基板１１０の周縁部に帯状に
形成された測定用酸化膜１１ａ上で行われる。また、第
１のシリコン基板１１０中央部の活性層１００の膜厚測
定は、中央部の正方形に形成された測定用酸化膜１１ａ
上において行われる。
【００５７】第２の実施例においては、デバイス製造工
程で不要となる第１のシリコン基板１１０の基板周縁部
に測定用酸化膜１１ａを配置したので、第１の実施例に
比べて基板表面の大きな面積をデバイス用酸化膜１１ｂ
の形成に充てることができる。すなわち、測定用酸化膜
１１ａを形成することによってデバイス用酸化膜１１ｂ
の形成面積が制限されることはない。また、第１のシリ
コン基板１１０の基板周縁部の測定用酸化膜１１ａは一
定の幅を持っているので、円周方向の基板の位置合わせ
が不要となり、基板周縁部の任意の位置で容易に活性層
膜厚を測定することができる。さらに、基板中央部の膜
厚測定と併せて基板周縁部を複数点測定することによっ
て、より詳細な活性層膜厚分布が得られ、最適な研磨条
件の決定に役立てることができる。
程で不要となる第１のシリコン基板１１０の基板周縁部
に測定用酸化膜１１ａを配置したので、第１の実施例に
比べて基板表面の大きな面積をデバイス用酸化膜１１ｂ
の形成に充てることができる。すなわち、測定用酸化膜
１１ａを形成することによってデバイス用酸化膜１１ｂ
の形成面積が制限されることはない。また、第１のシリ
コン基板１１０の基板周縁部の測定用酸化膜１１ａは一
定の幅を持っているので、円周方向の基板の位置合わせ
が不要となり、基板周縁部の任意の位置で容易に活性層
膜厚を測定することができる。さらに、基板中央部の膜
厚測定と併せて基板周縁部を複数点測定することによっ
て、より詳細な活性層膜厚分布が得られ、最適な研磨条
件の決定に役立てることができる。
【００５８】なお、活性層膜厚測定のための測定方法、
条件等は、第１の実施例と同様である。
条件等は、第１の実施例と同様である。
【００５９】
【発明の効果】以上説明したように本発明は、以下に示
す効果を有する。
す効果を有する。
【００６０】膜厚測定用酸化膜とデバイス用酸化膜とが
一つのマスクパターンで同時にパターニングされること
によって、膜厚測定用酸化膜を形成するための余分な工
程が不要となるという効果を有し、また、均一な深さの
溝の形成等の高度な製造技術が不要となるという効果を
有する。
一つのマスクパターンで同時にパターニングされること
によって、膜厚測定用酸化膜を形成するための余分な工
程が不要となるという効果を有し、また、均一な深さの
溝の形成等の高度な製造技術が不要となるという効果を
有する。
【００６１】また、デバイス用酸化膜が基板面内に偏り
なく配置されることによって、活性層の高精度な膜厚測
定を行うことができ、膜厚ばらつきの小さい活性層を有
するＳＯＩ基板を製造することができるという効果を有
する。
なく配置されることによって、活性層の高精度な膜厚測
定を行うことができ、膜厚ばらつきの小さい活性層を有
するＳＯＩ基板を製造することができるという効果を有
する。
【００６２】さらに、膜厚測定用酸化膜がデバイス用酸
化膜の形成時に用いられない基板周縁部に形成されるこ
とによって、膜厚測定用酸化膜を形成するための余分な
チップ面積が不要となるという効果を有し、また、膜厚
測定時に円周方向の基板の位置合わせが不要となるとい
う効果を有する。
化膜の形成時に用いられない基板周縁部に形成されるこ
とによって、膜厚測定用酸化膜を形成するための余分な
チップ面積が不要となるという効果を有し、また、膜厚
測定時に円周方向の基板の位置合わせが不要となるとい
う効果を有する。
【００６３】これらのことから、製造工程および製造コ
ストを増大させることなく、精度の良い活性層膜厚を有
する貼り合わせＳＯＩ基板を製造することができるとい
う効果を有する。
ストを増大させることなく、精度の良い活性層膜厚を有
する貼り合わせＳＯＩ基板を製造することができるとい
う効果を有する。
【００６４】本発明におけるＳＯＩ基板は、部分的に埋
め込み酸化膜が形成されていて、縦型パワーＭＯＳＦＥ
Ｔ等の高耐圧パワー素子とＣＭＯＳ ＬＳＩ、バイポー
ラＩＣ等の低耐圧素子とを混載させたＩＰＤ（Ｉｎｔｅ
ｌｌｉｇｅｎｔ ＰｏｗｅｒＤｅｖｉｃｅ）用のＳＯＩ
基板に適用することができる。
め込み酸化膜が形成されていて、縦型パワーＭＯＳＦＥ
Ｔ等の高耐圧パワー素子とＣＭＯＳ ＬＳＩ、バイポー
ラＩＣ等の低耐圧素子とを混載させたＩＰＤ（Ｉｎｔｅ
ｌｌｉｇｅｎｔ ＰｏｗｅｒＤｅｖｉｃｅ）用のＳＯＩ
基板に適用することができる。
【図１】本発明の第１の実施例におけるＳＯＩ基板の活
性層側基板に部分的に形成された埋め込み酸化膜パター
ンの配置および形状を示す平面図
性層側基板に部分的に形成された埋め込み酸化膜パター
ンの配置および形状を示す平面図
【図２】図１に示したシリコン基板を用いて製造したＳ
ＯＩ基板の製造工程を示す断面図
ＯＩ基板の製造工程を示す断面図
【図３】本発明の第２の実施例におけるＳＯＩ基板の活
性層側基板に部分的に形成された埋め込み酸化膜パター
ンの配置および形状を示す平面図
性層側基板に部分的に形成された埋め込み酸化膜パター
ンの配置および形状を示す平面図
【図４】公報１に記載されたＳＯＩ基板を用いて製造さ
れたパワーＩＣの断面構造を示す模式図
れたパワーＩＣの断面構造を示す模式図
【図５】公報２に記載されたＳＯＩ積層半導体基板の製
造方法を製造工程順に示す図
造方法を製造工程順に示す図
【図６】公報３に記載されたＳＯＩ基板の製造方法を製
造工程順に示す図
造工程順に示す図
１００，５００，６００ 活性層 １１０，４１０，５１０，６１０ 第１のシリコン基
板 １１１ シリコン酸化膜 １１２ 段差 １１ａ 測定用酸化膜 １１ｂ デバイス用酸化膜 １２０，４２０，５２０，６２０ 第２のシリコン基
板 １５０，４５０，５５０，６５０ 貼り合わせ面 ４１１，５１１，６１１ 酸化膜 ４１２，５１２，６１２ 溝 ４１３，６１３ 充填材料 ４１５ 埋め込み酸化膜 ４６０，６６０ パワー素子領域 ４６１，６６１ 制御回路素子領域 ６１２ａ 凹部
板 １１１ シリコン酸化膜 １１２ 段差 １１ａ 測定用酸化膜 １１ｂ デバイス用酸化膜 １２０，４２０，５２０，６２０ 第２のシリコン基
板 １５０，４５０，５５０，６５０ 貼り合わせ面 ４１１，５１１，６１１ 酸化膜 ４１２，５１２，６１２ 溝 ４１３，６１３ 充填材料 ４１５ 埋め込み酸化膜 ４６０，６６０ パワー素子領域 ４６１，６６１ 制御回路素子領域 ６１２ａ 凹部
Claims (6)
- 【請求項１】 第１の単結晶シリコン基板と第２の単結
晶シリコン基板とを有し、該第１の単結晶シリコン基板
と該第２の単結晶シリコン基板とが複合構造を形成する
ように貼り合わせ面で接合されているＳＯＩ基板におい
て、 前記第１の単結晶シリコン基板が、一方の主表面上に第
１の絶縁膜パターンを備え、 該第１の絶縁膜パターンのうちの一部分である第２の絶
縁膜パターンが、光学的膜厚測定に用いられることを特
徴とする、ＳＯＩ基板。 - 【請求項２】 前記第２の絶縁膜パターンが、当該ＳＯ
Ｉ基板面内の前記貼り合わせ面に少なくとも２箇所以上
埋め込まれていることを特徴とする、請求項１に記載の
ＳＯＩ基板。 - 【請求項３】 前記第１の絶縁膜パターンが、一つの製
造工程で同時に製造される、請求項１または２に記載の
ＳＯＩ基板。 - 【請求項４】 前記第２の絶縁膜パターンが、当該ＳＯ
Ｉ基板面内の前記貼り合わせ面に偏りなく配置されてい
る、請求項１ないし３のいずれか１項に記載のＳＯＩ基
板。 - 【請求項５】 前記第２の絶縁膜パターンが、当該ＳＯ
Ｉ基板面内の前記貼り合わせ面の基板周縁部に形成され
ている、請求項１ないし４のいずれか１項に記載のＳＯ
Ｉ基板。 - 【請求項６】 前記第１の単結晶シリコン基板の一方の
主表面上に、前記第１の絶縁膜パターンを形成する工程
と、 該第１の単結晶シリコン基板の該第１の絶縁膜パターン
が形成されている主表面と前記第２の単結晶シリコン基
板の一方の主表面とを対向させて、前記貼り合わせ面で
接合し、一体化した単結晶シリコン基板を形成する工程
と、 該一体化した単結晶シリコン基板に熱処理を行い、接合
強度を増大させる工程と、 該一体化した単結晶シリコン基板の、該第１の単結晶シ
リコン基板側の接合されていない第１の表面を研削する
工程と、 研削された該第１の表面の該第２の絶縁膜パターンが形
成されている部分における光学的な膜厚測定と該研削さ
れた第１の表面の研磨とを繰り返して行い、所望の厚さ
の活性層を形成する工程とを有することを特徴とする、
請求項１ないし５のいずれか１項に記載されているＳＯ
Ｉ基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265736A JP2692659B2 (ja) | 1995-10-13 | 1995-10-13 | Ｓｏｉ基板および該ｓｏｉ基板の製造方法 |
| KR1019960045615A KR970023772A (ko) | 1995-10-13 | 1996-10-14 | 에스오아이 (soi) 구조를 갖는 본드 결합된 기판 및 그 제조 방법 |
| US08/937,009 US5985681A (en) | 1995-10-13 | 1997-09-24 | Method of producing bonded substrate with silicon-on-insulator structure |
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|---|---|---|---|
| JP7265736A JP2692659B2 (ja) | 1995-10-13 | 1995-10-13 | Ｓｏｉ基板および該ｓｏｉ基板の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09115787A JPH09115787A (ja) | 1997-05-02 |
| JP2692659B2 true JP2692659B2 (ja) | 1997-12-17 |
Family
ID=17421286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265736A Expired - Fee Related JP2692659B2 (ja) | 1995-10-13 | 1995-10-13 | Ｓｏｉ基板および該ｓｏｉ基板の製造方法 |
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| JP3114643B2 (ja) * | 1997-02-20 | 2000-12-04 | 日本電気株式会社 | 半導体基板の構造および製造方法 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| KR19990052409A (ko) * | 1997-12-22 | 1999-07-05 | 김영환 | 액정 표시 소자의 증착막 두께 모니터링 방법 |
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7153729B1 (en) | 1998-07-15 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same |
| US7294535B1 (en) * | 1998-07-15 | 2007-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same |
| US7084016B1 (en) * | 1998-07-17 | 2006-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same |
| US7282398B2 (en) * | 1998-07-17 | 2007-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same |
| US6271101B1 (en) * | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| US6559036B1 (en) * | 1998-08-07 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2000223682A (ja) * | 1999-02-02 | 2000-08-11 | Canon Inc | 基体の処理方法及び半導体基板の製造方法 |
| FR2812451B1 (fr) * | 2000-07-28 | 2003-01-10 | St Microelectronics Sa | Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant |
| DE10063794A1 (de) * | 2000-12-21 | 2002-06-27 | E & E Elektronik Gmbh | Verfahren zur Herstellung von Dünnschichtsensoren, insbesondere Heissfilmanemometern |
| FR2964048B1 (fr) * | 2010-08-30 | 2012-09-21 | Commissariat Energie Atomique | Procédé de réalisation d'un film, par exemple monocristallin, sur un support en polymère |
| CN102148183B (zh) * | 2011-03-10 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 具有阶梯型氧化埋层的soi的形成方法 |
| CN103199051B (zh) * | 2013-04-01 | 2015-02-25 | 中国电子科技集团公司第二十四研究所 | 用于互补双极工艺的全介质隔离soi材料片的制造方法 |
| CN108346657A (zh) * | 2017-01-25 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219266A (ja) * | 1989-02-20 | 1990-08-31 | Toshiba Corp | Ｓｏｉ積層半導体基板の製造方法 |
| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
| JPH0687480B2 (ja) * | 1989-10-30 | 1994-11-02 | 株式会社日本自動車部品総合研究所 | 半導体装置の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-10-13 JP JP7265736A patent/JP2692659B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-14 KR KR1019960045615A patent/KR970023772A/ko active IP Right Grant
-
1997
- 1997-09-24 US US08/937,009 patent/US5985681A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09115787A (ja) | 1997-05-02 |
| US5985681A (en) | 1999-11-16 |
| KR970023772A (ko) | 1997-05-30 |
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| LAPS | Cancellation because of no payment of annual fees |