JPH07147345A - 電力用半導体素子パッケージ - Google Patents
電力用半導体素子パッケージInfo
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- JPH07147345A JPH07147345A JP5295857A JP29585793A JPH07147345A JP H07147345 A JPH07147345 A JP H07147345A JP 5295857 A JP5295857 A JP 5295857A JP 29585793 A JP29585793 A JP 29585793A JP H07147345 A JPH07147345 A JP H07147345A
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- Japan
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- frame body
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- power semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 ヒートサイクル試験やプレッシャークッカー
試験などの各試験を行っても充分耐えることができるよ
うにしたものである。 【構成】 放熱板１の上面にはセラミック基板２を設け
る。セラミック基板２には半導体チップ３、銅配線４を
配設する。半導体チップ３と銅配線４はボンデイング線
５で電気的に接続される。端子台６はリード端子７によ
って銅配線４と接続される。モールド枠体１０内に上記
放熱板１に構成されたサイリスタを収納し、枠体１０と
放熱板１に構成されたサイリスタとの内部空間部にシリ
コンゲル１１を充填するとともに枠体１０と端子台６、
放熱板１との隙間にエポキシ樹脂１２を充填する。端子
台６、枠体１０およびエポキシ樹脂１２の線膨張係数は
２〜４×１０-5／℃の成形材料で構成される。
試験などの各試験を行っても充分耐えることができるよ
うにしたものである。 【構成】 放熱板１の上面にはセラミック基板２を設け
る。セラミック基板２には半導体チップ３、銅配線４を
配設する。半導体チップ３と銅配線４はボンデイング線
５で電気的に接続される。端子台６はリード端子７によ
って銅配線４と接続される。モールド枠体１０内に上記
放熱板１に構成されたサイリスタを収納し、枠体１０と
放熱板１に構成されたサイリスタとの内部空間部にシリ
コンゲル１１を充填するとともに枠体１０と端子台６、
放熱板１との隙間にエポキシ樹脂１２を充填する。端子
台６、枠体１０およびエポキシ樹脂１２の線膨張係数は
２〜４×１０-5／℃の成形材料で構成される。
Description
【０００１】
【産業上の利用分野】この発明は電力用半導体素子パッ
ケージに関するものである。
ケージに関するものである。
【０００２】
【従来の技術】電力用半導体素子には、インバータエア
コン、自動車、アクティブフィルタなどに使用されるＭ
ＯＳーＣｏｎｔｒａｌｌｅｄーＳＩサイリスタ、ＧＴＯ
サイリスタ、パワートランジスタやＩＧＢＴ等がある。
これら用途に適用される電力用半導体素子は一般の電子
機器に比較して、その使用条件は厳しく、かつ故障は許
されない。このため、上記電力用半導体素子は実使用に
対して十分耐えられる高性能かつ高品質が要求される。
コン、自動車、アクティブフィルタなどに使用されるＭ
ＯＳーＣｏｎｔｒａｌｌｅｄーＳＩサイリスタ、ＧＴＯ
サイリスタ、パワートランジスタやＩＧＢＴ等がある。
これら用途に適用される電力用半導体素子は一般の電子
機器に比較して、その使用条件は厳しく、かつ故障は許
されない。このため、上記電力用半導体素子は実使用に
対して十分耐えられる高性能かつ高品質が要求される。
【０００３】電力用半導体素子は、特に半導体チップを
外部雰囲気から遮断することにより、初期の特性値を充
分に発揮できることからパッケージが重要な構成要素に
なる。このために種々なパッケージ手段が採られてい
る。
外部雰囲気から遮断することにより、初期の特性値を充
分に発揮できることからパッケージが重要な構成要素に
なる。このために種々なパッケージ手段が採られてい
る。
【０００４】
【発明が解決しようとする課題】一般に半導体素子（半
導体デバイス）を構成する材料（ＳｉＯ2，ＣＶＤ−Ｐ
ＳＧ，Ａｌ等）は図２に示すように熱膨張係数の異なる
材料（図２に示すスケールの下側に長方形で囲んだ材
料）から構成されているため、断続動作や周囲温度の変
化による熱ストレスの発生が故障の原因となる。このた
め、半導体デバイスに使用される材料のうち特に樹脂材
がパッケージをする上において大変重要であるけれど
も、電力用半導体素子パッケージにおいてはこの点が考
慮されていなかった。
導体デバイス）を構成する材料（ＳｉＯ2，ＣＶＤ−Ｐ
ＳＧ，Ａｌ等）は図２に示すように熱膨張係数の異なる
材料（図２に示すスケールの下側に長方形で囲んだ材
料）から構成されているため、断続動作や周囲温度の変
化による熱ストレスの発生が故障の原因となる。このた
め、半導体デバイスに使用される材料のうち特に樹脂材
がパッケージをする上において大変重要であるけれど
も、電力用半導体素子パッケージにおいてはこの点が考
慮されていなかった。
【０００５】この発明は上記の事情に鑑みてなされたも
ので、ヒートサイクルに伴う熱応力が減少できる材料を
使用してヒートサイクル試験やプレッシャークッカー試
験などの各試験を行っても充分耐えることができるよう
にした電力用半導体素子パッケージを提供することを目
的とする。
ので、ヒートサイクルに伴う熱応力が減少できる材料を
使用してヒートサイクル試験やプレッシャークッカー試
験などの各試験を行っても充分耐えることができるよう
にした電力用半導体素子パッケージを提供することを目
的とする。
【０００６】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、半導体チップが搭載された放熱板
と、この放熱板の半導体チップと電気的に接続される端
子が設けられた端子台と、この端子台と前記放熱板を囲
繞する枠体と、この枠体、前記端子台および放熱板の隙
間に充填する封止樹脂とから構成された電力用半導体素
子パッケージにおいて、前記枠体および端子台をポリフ
ェニリンサルフェイド材で構成し、かつ枠体、端子台お
よび封止樹脂の線膨張係数が２〜４×１０-5／℃の成形
材料で構成したことを特徴とするものである。
を達成するために、半導体チップが搭載された放熱板
と、この放熱板の半導体チップと電気的に接続される端
子が設けられた端子台と、この端子台と前記放熱板を囲
繞する枠体と、この枠体、前記端子台および放熱板の隙
間に充填する封止樹脂とから構成された電力用半導体素
子パッケージにおいて、前記枠体および端子台をポリフ
ェニリンサルフェイド材で構成し、かつ枠体、端子台お
よび封止樹脂の線膨張係数が２〜４×１０-5／℃の成形
材料で構成したことを特徴とするものである。
【０００７】
【作用】線膨張係数が２〜４×１０-5／℃の範囲内の成
形材料を用いて枠体、端子台および封止樹脂を構成した
ので、ヒートサイクル試験、プレッシャークッカー試験
などの各試験を行っても充分耐えることができる。
形材料を用いて枠体、端子台および封止樹脂を構成した
ので、ヒートサイクル試験、プレッシャークッカー試験
などの各試験を行っても充分耐えることができる。
【０００８】
【実施例】以下この発明の一実施例を図面に基づいて説
明する。図１Ａは電力用半導体素子のひとつであるサイ
リスタの内部構成をしめす斜視図で、図１Ａにおいて、
１は放熱板で、この放熱板１の上面にはセラミック基板
２を設ける。セラミック基板２には半導体チップ３、銅
配線４を配設する。５は半導体チップ３と銅配線４とを
電気的に接続するボンデイング線である。６は端子台
で、この端子台６はリード端子７によって銅配線４と接
続される。８はサイリスタの各端子、９はファストン端
子である。
明する。図１Ａは電力用半導体素子のひとつであるサイ
リスタの内部構成をしめす斜視図で、図１Ａにおいて、
１は放熱板で、この放熱板１の上面にはセラミック基板
２を設ける。セラミック基板２には半導体チップ３、銅
配線４を配設する。５は半導体チップ３と銅配線４とを
電気的に接続するボンデイング線である。６は端子台
で、この端子台６はリード端子７によって銅配線４と接
続される。８はサイリスタの各端子、９はファストン端
子である。
【０００９】図１Ｂはモールド枠体１０で、この枠体１
０内に図１Ａのように構成されたサイリスタを収納し、
図１Ｃに示すように内部空間部にシリコンゲル１１を充
填するとともに枠体１０と端子台６、放熱板１との隙間
にエポキシ樹脂１２を充填してサイリスタを封止するこ
とによって電力用半導体素子のパッケージを完成させ
る。
０内に図１Ａのように構成されたサイリスタを収納し、
図１Ｃに示すように内部空間部にシリコンゲル１１を充
填するとともに枠体１０と端子台６、放熱板１との隙間
にエポキシ樹脂１２を充填してサイリスタを封止するこ
とによって電力用半導体素子のパッケージを完成させ
る。
【００１０】上記のように構成する電力用半導体素子パ
ッケージにおいて、端子台６、モールド枠体１０および
封止樹脂となるエポキシ樹脂１２の材料選定をこの実施
例では次のように行った。選定に際して、半導体素子の
可動時プロセス使用環境、製造プロセスを考慮して行っ
た。とくにパッケージ外部を覆い、耐環境性、機械的強
度の点からも重要な樹脂材については表１の特性を考慮
に入れて各材料について３〜６種類を選定した。表１に
おいて、ＨＤＴは熱変形温度である。
ッケージにおいて、端子台６、モールド枠体１０および
封止樹脂となるエポキシ樹脂１２の材料選定をこの実施
例では次のように行った。選定に際して、半導体素子の
可動時プロセス使用環境、製造プロセスを考慮して行っ
た。とくにパッケージ外部を覆い、耐環境性、機械的強
度の点からも重要な樹脂材については表１の特性を考慮
に入れて各材料について３〜６種類を選定した。表１に
おいて、ＨＤＴは熱変形温度である。
【００１１】
【表１】
【００１２】上述のように３種類の材料を選定してから
次に示す６項目の試験を行い、最良の物性値を示す材料
を選定した。
次に示す６項目の試験を行い、最良の物性値を示す材料
を選定した。
【００１３】（１）Ｔｇ・膨張係数の試験 この試験には示差膨張方式を用い、試験機としては理学
電機ＣＮ８０９８Ｆ１ 昇温速度としては２℃／ｍｉｎ 温度範囲としては３５〜２００℃ サンプルとしては１号形ダンベルより流動・直角の２方
向に切り出し、アニーリング処理をした物を使用 サンプル数としては１方向−１本使用した。
電機ＣＮ８０９８Ｆ１ 昇温速度としては２℃／ｍｉｎ 温度範囲としては３５〜２００℃ サンプルとしては１号形ダンベルより流動・直角の２方
向に切り出し、アニーリング処理をした物を使用 サンプル数としては１方向−１本使用した。
【００１４】（２）熱変形温度（ＨＤＴ）の試験 ＡＳＴＭとしてはＤ６４８ 試験機としては安田精機Ｎｏ．１４８ＨＤ−ＰＣタイプ 荷重としては１８．６Ｋｇ／ｃｍ2 昇温速度としては２℃／ｍｉｎ サンプル数としては１グレード、３本使用した。
【００１５】（３）接着性（封止樹脂、枠体、端子台）
の試験 引っ張り試験には、次のようなものを用いて行った 試験機としてＴＯＹＯ ＢＡＬＤＷＩＮＵＴＭ−１−２
５００ テストスピードとしては１０ｍｍ／ｍｉｎ 条件としては常温、１００℃ サンプルとしては１号形ダンベルを１／２にカットし、
それを２ｃｍを目安に接着した サンプル数としては５本を使用し、封止樹脂としては商
品名３８００Ｆ（明電ケミカル製） 硬化条件としては１００℃・２時間＋１５０℃・４時間
を用いた。
の試験 引っ張り試験には、次のようなものを用いて行った 試験機としてＴＯＹＯ ＢＡＬＤＷＩＮＵＴＭ−１−２
５００ テストスピードとしては１０ｍｍ／ｍｉｎ 条件としては常温、１００℃ サンプルとしては１号形ダンベルを１／２にカットし、
それを２ｃｍを目安に接着した サンプル数としては５本を使用し、封止樹脂としては商
品名３８００Ｆ（明電ケミカル製） 硬化条件としては１００℃・２時間＋１５０℃・４時間
を用いた。
【００１６】（４）湿熱性（曲げ強度の変化）の試験 曲げ試験は次のような条件で行った テストスピードとしては１０ｍｍ／ｍｉｎ 条件としては常温、湿熱後 サンプル数としては常温−３〜５本、湿熱−２本を使用
し、（湿熱条件）としては加熱（１２０℃）＋加圧（２
ａｔｏｍ，蒸気中） （湿熱装置）としてはオートクレーブを用いた。
し、（湿熱条件）としては加熱（１２０℃）＋加圧（２
ａｔｏｍ，蒸気中） （湿熱装置）としてはオートクレーブを用いた。
【００１７】（５）脆さ試験 曲げ試験により応力−歪曲線（Ｓ−Ｓ曲線）による相対
評価 （６）射出品強度（ウエルド強度）の試験 枠体曲げ試験は次のような条件で行った、テストスピー
ドとしては１０ｍｍ／ｍｉｎ、条件としては常温、サン
プル数としては１条件−４本を使用した。
評価 （６）射出品強度（ウエルド強度）の試験 枠体曲げ試験は次のような条件で行った、テストスピー
ドとしては１０ｍｍ／ｍｉｎ、条件としては常温、サン
プル数としては１条件−４本を使用した。
【００１８】上述した試験によって材料を選定した結果
を表２および表３に示す。
を表２および表３に示す。
【００１９】
【表２】
【００２０】
【表３】
【００２１】表２、３における単位は、接着強度と曲げ
強度はｋｇｆ／ｃｍ2、線膨張率は１０-5／℃、曲げ・
湿熱条件は１２０℃＋２ａｔｏｍ、蒸気中４８時間後
（オートクレーブ使用）である。
強度はｋｇｆ／ｃｍ2、線膨張率は１０-5／℃、曲げ・
湿熱条件は１２０℃＋２ａｔｏｍ、蒸気中４８時間後
（オートクレーブ使用）である。
【００２２】表２から最良の物性値を示す枠体および端
子台の材料は６４６５のポリフェニレンサルフェイド
（ＰＰＳ）であり、材料はポリプラスチックス（株）製
である。また、封止樹脂としてはＵ３８００Ｆのエポキ
シ樹脂（明電ケミカル製）を選定した。
子台の材料は６４６５のポリフェニレンサルフェイド
（ＰＰＳ）であり、材料はポリプラスチックス（株）製
である。また、封止樹脂としてはＵ３８００Ｆのエポキ
シ樹脂（明電ケミカル製）を選定した。
【００２３】上記実施例から選定した各材料を用いて再
び前記した（１）〜（６）までの試験を行った結果を次
の表４に示す。
び前記した（１）〜（６）までの試験を行った結果を次
の表４に示す。
【００２４】
【表４】
【００２５】上記表４から線膨張係数、Ｔｇ、ＨＤＴ、
湿熱性についてはほぼ良好な結果を得た。なお、これら
材料の線膨張係数は２〜５×１０-5であり、図２に示す
ような範囲にあり、ヒートサイクル試験（−４０〜１０
０℃、２０サイクル）とプレッシャークッカー試験（１
２１℃、２気圧、試験時間２０ｈｒ）などの各試験を行
っても充分耐えることができる。
湿熱性についてはほぼ良好な結果を得た。なお、これら
材料の線膨張係数は２〜５×１０-5であり、図２に示す
ような範囲にあり、ヒートサイクル試験（−４０〜１０
０℃、２０サイクル）とプレッシャークッカー試験（１
２１℃、２気圧、試験時間２０ｈｒ）などの各試験を行
っても充分耐えることができる。
【００２６】
【発明の効果】以上述べたように、この発明によれば、
電力用半導体素子パッケージの材料をヒートサイクルに
伴う熱応力が減少できる材料を使用したので、ヒートサ
イクル試験やプレッシャークッカー試験などの各試験を
行っても充分耐えることができる高性能、高品質の電力
用半導体素子のパッケージが得られる。
電力用半導体素子パッケージの材料をヒートサイクルに
伴う熱応力が減少できる材料を使用したので、ヒートサ
イクル試験やプレッシャークッカー試験などの各試験を
行っても充分耐えることができる高性能、高品質の電力
用半導体素子のパッケージが得られる。
【図１】この発明の実施例を示すもので、図１Ａはサイ
リスタの内部構成をしめす斜視図，図１Ｂは枠体の斜視
図，図１Ｃはパッケージの正面図。
リスタの内部構成をしめす斜視図，図１Ｂは枠体の斜視
図，図１Ｃはパッケージの正面図。
１…放熱板 ６…端子台 １０…モールド枠体 １２…エポキシ樹脂
Claims (1)
- 【請求項１】 半導体チップが搭載された放熱板と、こ
の放熱板の半導体チップと電気的に接続される端子が設
けられた端子台と、この端子台と前記放熱板を囲繞する
枠体と、この枠体、前記端子台および放熱板の隙間に充
填する封止樹脂とから構成された電力用半導体素子パッ
ケージにおいて、 前記枠体および端子台をポリフェニリンサルフェイド
（ＰＰＳ）材で構成し、かつ枠体、端子台および封止樹
脂の線膨張係数が２〜４×１０-5／℃の成形材料で構成
したことを特徴とする電力用半導体素子パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295857A JPH07147345A (ja) | 1993-11-26 | 1993-11-26 | 電力用半導体素子パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295857A JPH07147345A (ja) | 1993-11-26 | 1993-11-26 | 電力用半導体素子パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147345A true JPH07147345A (ja) | 1995-06-06 |
Family
ID=17826094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295857A Pending JPH07147345A (ja) | 1993-11-26 | 1993-11-26 | 電力用半導体素子パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921565A3 (en) * | 1997-12-08 | 2005-07-27 | Kabushiki Kaisha Toshiba | Package for semiconductor power device and method for assembling the same |
| JP2006175897A (ja) * | 2004-12-20 | 2006-07-06 | Aisin Seiki Co Ltd | 車両の乗員検出装置 |
-
1993
- 1993-11-26 JP JP5295857A patent/JPH07147345A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921565A3 (en) * | 1997-12-08 | 2005-07-27 | Kabushiki Kaisha Toshiba | Package for semiconductor power device and method for assembling the same |
| JP2006175897A (ja) * | 2004-12-20 | 2006-07-06 | Aisin Seiki Co Ltd | 車両の乗員検出装置 |
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