JPH07142422A - Fabrication of semiconductor element - Google Patents
Fabrication of semiconductor elementInfo
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- JPH07142422A JPH07142422A JP40467190A JP40467190A JPH07142422A JP H07142422 A JPH07142422 A JP H07142422A JP 40467190 A JP40467190 A JP 40467190A JP 40467190 A JP40467190 A JP 40467190A JP H07142422 A JPH07142422 A JP H07142422A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＶＬＳＩ（大規模集
積回路）において、チタンシリサイド（TiSix ）を電極
や配線に用いる半導体素子のTiポリサイドゲートの耐圧
の大幅な向上を可能にした半導体素子の製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention This invention relates to a semiconductor device using titanium silicide (TiSix) as an electrode or wiring in a VLSI (large-scale integrated circuit), which is capable of greatly improving the breakdown voltage of a Ti polycide gate. The present invention relates to a manufacturing method of.
【０００２】[0002]
【従来の技術】従来、高融点金属シリサイドをＶＬＳＩ
の電極あるいは配線に用いる場合、以前、用いられて来
たポリシリコン技術との整合性や膜間の界面安定性など
を保持するため、図３(d) に示すようなポリサイド構造
に形成して使用する。2. Description of the Related Art Conventionally, refractory metal silicide has been used for VLSI.
In order to maintain compatibility with previously used polysilicon technology and interfacial stability between films, it is necessary to form a polycide structure as shown in FIG. use.
【０００３】このポリサイドゲートの製造方法の工程断
面図を図３(a) 〜図３(d) に示す。まず、図３(a) に示
すように、Si基板２１上に素子分離法によって、アクテ
ィブ領域２２を形成する。3A to 3D are sectional views showing steps in the method for manufacturing the polycide gate. First, as shown in FIG. 3A, the active region 22 is formed on the Si substrate 21 by the element isolation method.
【０００４】次に、図３(b) に示すように、ウエハ全面
にゲート絶縁膜２３として用いる酸化膜を成長する。Next, as shown in FIG. 3B, an oxide film used as the gate insulating film 23 is grown on the entire surface of the wafer.
【０００５】その後、図３(c) に示すように、同じくウ
エハ全面にポリシリコン２４を堆積してから、このポリ
シリコン２４の抵抗を下げるため、リンをポリシリコン
２４中に拡散させる。After that, as shown in FIG. 3C, polysilicon 24 is similarly deposited on the entire surface of the wafer, and then phosphorus is diffused into the polysilicon 24 in order to lower the resistance of the polysilicon 24.
【０００６】次いで、高融点金属シリサイド２５をウエ
ハ全面に堆積する。Next, a refractory metal silicide 25 is deposited on the entire surface of the wafer.
【０００７】次いで、図３(d) に示すように、ゲートの
パターニングを行ない、ゲートを形成する。Next, as shown in FIG. 3D, the gate is patterned to form the gate.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記ゲ
ートの構成に対して、ＰＥ−ＣＶＤ法（Plasma-Enhance
d-Chmeical Vapor）により形成したチタンシリサイドの
場合は、ゲートの絶縁耐圧が極めて悪い。However, the PE-CVD method (Plasma-Enhanced method) is applied to the above gate structure.
In the case of titanium silicide formed by d-Chmeical Vapor), the withstand voltage of the gate is extremely poor.
【０００９】例として、そのテスト結果を図４に示す。
通常ＰＥ−ＣＶＤ法により形成したTiSix 膜の組成ｘは
2.０より小さい。すなわち、膜組成はチタンリッチにな
る。As an example, the test result is shown in FIG.
Usually, the composition x of the TiSi x film formed by the PE-CVD method is
Less than 2.0. That is, the film composition becomes rich in titanium.
【００１０】これによって、安全なTiSi2.0 になるた
め、アニール時、TiSix が下地のポリシリコンを消費し
てTiSi2.0 になる。As a result, safe TiSi 2.0 is obtained, and during annealing, TiSi x consumes the underlying polysilicon to become TiSi 2.0 .
【００１１】また、リンを拡散したポリシリコンは、膜
結晶性がよく進んでおり、その中、不純物を含んでい
る。Further, the phosphorus-diffused polysilicon has a good film crystallinity and contains impurities therein.
【００１２】これらによって、アニール時、チタンが局
所的にポリシリコンの結晶粒界に沿って、ゲート絶縁膜
まで拡散してゲート耐圧の劣化を引き起してしまう。As a result, during annealing, titanium locally diffuses along the crystal grain boundaries of polysilicon to the gate insulating film and causes deterioration of the gate breakdown voltage.
【００１３】この発明は前記従来技術が持っている問題
点のうち、ＰＥ−ＣＶＤ法により形成したチタンポリサ
イドゲートにおいて、アニール時に下地のポリシリコン
を消費する点と、ゲートの耐圧劣化を引き起こす点につ
いて解決した半導体素子の製造方法を提供するものであ
る。Among the problems of the above-mentioned prior art, the present invention consumes the underlying polysilicon during annealing in a titanium polycide gate formed by PE-CVD and causes the breakdown voltage of the gate to deteriorate. The present invention provides a method for manufacturing a semiconductor device, which has been solved.
【００１４】[0014]
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、不純
物をドープしたポリシリコン、または表面にシリコンを
有する半導体基体上にノン−ドープドアモルファスシリ
コン膜を形成した後に、チタンシリサイド膜を形成する
工程とを導入したものである。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a method for manufacturing a semiconductor device in which a non-doped amorphous is formed on a semiconductor substrate having impurity-doped polysilicon or silicon on the surface. The step of forming a titanium silicide film after forming the silicon film is introduced.
【００１５】[0015]
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、ＰＥ−ＣＶＤ
法により形成するチタンシリサイドとポリシリコンとの
間に形成したノン−ドープドアモルファスシリコンの介
在によりチタンと下地のシリコンとの反応を均一かつス
ムーズにし、局所的な反応を防止することにより、チタ
ンの局所的な下地への異常拡散を抑制し、したがって、
前記問題点を除去できる。According to the present invention, since the above steps are introduced in the method of manufacturing a semiconductor device, PE-CVD is performed.
The non-doped amorphous silicon formed between the titanium silicide and the polysilicon formed by the method makes the reaction between titanium and the underlying silicon uniform and smooth, and prevents local reaction. Suppresses anomalous diffusion locally to the substrate, and therefore
The above problems can be eliminated.
【００１６】[0016]
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１はその一実施
例により製造された半導体素子のＰＥ−ＣＶＤチタンポ
リサイドゲート構造の断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view of a PE-CVD titanium polycide gate structure of a semiconductor device manufactured according to the embodiment.
【００１７】この図１において、Si基板１１上に素子分
離法において、アクティブ領域を形成して、次にSi基板
１１の全面にゲート絶縁膜１２を形成する。In FIG. 1, an active region is formed on a Si substrate 11 by an element isolation method, and then a gate insulating film 12 is formed on the entire surface of the Si substrate 11.
【００１８】次に、ゲート絶縁膜１２上に全面にポリシ
リコンを堆積させ、このポリシリコンの抵抗を下げるた
めに、リンを拡散させ、かくしてリンを拡散したポリシ
リコン１３を形成する。Next, polysilicon is deposited on the entire surface of the gate insulating film 12, phosphorus is diffused in order to reduce the resistance of the polysilicon, and thus polysilicon 13 having phosphorus diffused therein is formed.
【００１９】次に、このリンを拡散したポリシリコン１
３上に全面にノン−ドープドアモルファスシリコン１４
を後に形成するチタンシリサイド（TiSi）１５の2/3 〜
１倍の膜厚で形成する。Next, the polysilicon 1 in which this phosphorus is diffused
Non-doped amorphous silicon 14 over the entire surface
2/3 of titanium silicide (TiSi) 15 that will be formed later
It is formed with a film thickness of 1 time.
【００２０】次に、このノン−ドープドアモルファスシ
リコン１４を堆積してから、チタンシリサイド１５を堆
積してパターニングによってゲートを形成する。かくし
て、ＰＥ−ＣＶＤ法によりチタンポリサイドゲートが形
成される。Next, this non-doped amorphous silicon 14 is deposited, and then titanium silicide 15 is deposited to form a gate by patterning. Thus, the titanium polycide gate is formed by the PE-CVD method.
【００２１】上記アモルファスシリコン１４の膜質はノ
ン−ドープドのものであり、不純物の有無によるゲート
耐圧の変化を図２に示す。図２(a) はノン−ドープドア
モルファスシリコンを有するチタンポリサイドゲートの
耐圧テスト結果を示し、図２(b) はリンをインプランテ
ーションしたアモルファスシリコンを有するチタンポリ
サイドゲートの耐圧テスト結果を示す。この図２(a) 、
図２(b) を対比しても明らかなように、アモルファスシ
リコンに不純物を注入した場合のチタンポリサイドゲー
ト絶縁耐圧の劣化が生じることがわかる。The film quality of the amorphous silicon 14 is non-doped, and FIG. 2 shows changes in the gate breakdown voltage depending on the presence or absence of impurities. FIG. 2 (a) shows the breakdown voltage test result of the titanium polycide gate having non-doped amorphous silicon, and FIG. 2 (b) shows the breakdown voltage test result of the titanium polycide gate having phosphorus-implanted amorphous silicon. . This Figure 2 (a),
As is clear from comparison of FIG. 2 (b), it can be seen that deterioration of the withstand voltage of the titanium polycide gate occurs when impurities are implanted into amorphous silicon.
【００２２】これはアモルファスシリコン中の不純物の
存在によって、アニール時のアモルファスシリコンの結
晶成長がはるかに速くなるため、チタンがこのアモルフ
ァスシリコン膜の結晶性の増加とともに、局所的に拡散
しやすくなる。これによって、チタンがゲート絶縁膜１
２まで侵入してゲート耐圧の劣化を引き起こす。This is because the presence of impurities in the amorphous silicon makes the crystal growth of the amorphous silicon much faster during annealing, so that titanium easily diffuses locally as the crystallinity of the amorphous silicon film increases. As a result, titanium becomes the gate insulating film 1.
Intrusion up to 2 causes deterioration of gate breakdown voltage.
【００２３】一方、チタンをポリシリコンやｎ+ 、
ｐ+ 、Si上に堆積してシリサイディーション化やサリサ
イド化する技術において、前記のシリコン中の不純物に
よるシリコン結晶化の変化によって、同じようなチタン
の局所的な拡散やチタンのスパイク現象が起る。これに
よって、ｎ+ 、ｐ+ 、Siなどでは接合の破壊などを引き
起してしまう。On the other hand, titanium is replaced with polysilicon, n + ,
In the technology of silicidation or salicide deposition by depositing on p + or Si, similar local diffusion of titanium or titanium spike phenomenon may occur due to the change in silicon crystallization due to the impurities in silicon. It happens. As a result, the junctions of n + , p + , Si, etc. are destroyed.
【００２４】このようなＣＶＤ法やスパッタ法によりチ
タン膜を形成し、シリサイデーション化によるチタンシ
リサイド（TiSix ）の形成やサリサイド技術による選択
TiSi x を半導体基体に形成する場合において、チタンの
下地膜をノンドープドアモルファスシリコン膜を形成す
る場合でも、チタンとシリコンを均一かつ確実な反応が
起こり、半導体基体側のチタンのスパイクなどの防止を
図ることができる。すなわち、この発明は半導体基体上
にTiSix を形成する場合にその下地にノン−ドープドア
モルファスシリコンを形成することに特徴を有するもの
である。The CVD or sputtering method is used to check
A titanium film is formed and titanium silicide is formed by silicidation.
Reside (TiSix) Formation and selection by salicide technology
TiSi xWhen forming on a semiconductor substrate,
Form a non-doped amorphous silicon film as the base film
Even when the titanium and silicon are reacted uniformly and surely
To prevent titanium spikes on the semiconductor substrate side.
Can be planned. That is, the present invention is a semiconductor substrate
To TiSixWhen forming a non-doped door
Characterized by forming morphous silicon
Is.
【００２５】[0025]
【発明の効果】以上のように、この発明の製造方法によ
れば、不純物をドープしたポリシリコンまたは表面にシ
リコンを有する半導体基体上にＰＥ−ＣＶＤ法でTiSix
膜を堆積する前に、ノン−ドープドアモルファスシリコ
ン膜を堆積するようにしたので、チタンとシリコンとの
反応ガスがスムーズにでき、チタンの局所的な拡散の防
止ができる。したがって、チタンポリサイドゲートの耐
圧の向上が大幅にできる。As described above, according to the manufacturing method of the present invention, TiSi x is formed by PE-CVD on a semiconductor substrate having impurity-doped polysilicon or silicon on the surface.
Since the non-doped amorphous silicon film is deposited before depositing the film, the reaction gas of titanium and silicon can be made smooth, and local diffusion of titanium can be prevented. Therefore, the breakdown voltage of the titanium polycide gate can be greatly improved.
【図１】この発明の半導体素子の製造方法により製造さ
れた半導体素子におけるＰＥ−ＣＶＤチタンポリサイド
ゲートの断面図。FIG. 1 is a cross-sectional view of a PE-CVD titanium polycide gate in a semiconductor device manufactured by a method for manufacturing a semiconductor device according to the present invention.
【図２(a) 】ノン−ドープドアモルファスシリコンを有
するゲート絶縁耐圧特性図。FIG. 2 (a) is a gate dielectric breakdown voltage characteristic diagram having non-doped amorphous silicon.
【図２(b) 】リンインプランテーションによるアモルフ
ァスシリコンを有するゲート絶縁耐圧特性図。FIG. 2 (b) is a gate withstand voltage characteristic diagram having amorphous silicon by phosphorus implantation.
【図３(a) ないし図３(b) 】従来の半導体素子の製造方
法の工程断面図。3 (a) and 3 (b) are process cross-sectional views of a conventional method for manufacturing a semiconductor device.
【図４】従来のチタンポリサイドゲート絶縁耐圧結果の
説明図。FIG. 4 is an explanatory diagram of a conventional titanium polycide gate breakdown voltage result.
１１ Si基板 １２ ゲート絶縁膜 １３ リンを拡散したポリシリコン １４ ノン−ドープドアモルファスシリコン １５ チタンシリサイド 11 Si Substrate 12 Gate Insulating Film 13 Phosphorus-Diffused Polysilicon 14 Non-Doped Amorphous Silicon 15 Titanium Silicide
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年８月１６日[Submission date] August 16, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】この発明の半導体素子の製造方法により製造さ
れた半導体素子におけるＰＥ−ＣＶＤチタンポリサイド
ゲートの断面図。FIG. 1 is a cross-sectional view of a PE-CVD titanium polycide gate in a semiconductor device manufactured by a method for manufacturing a semiconductor device according to the present invention.
【図２】図２（ａ）はノンドープアモルファスシリコン
を有するゲート絶縁耐圧特性図、図２（ｂ）はリンイン
プランテーションによるアモルファスシリコンを有する
ゲート絶縁耐圧特性図。FIG. 2A is a gate withstand voltage characteristic diagram having non-doped amorphous silicon, and FIG. 2B is a gate withstand voltage characteristic diagram having amorphous silicon by phosphorus implantation.
【図３】従来の半導体素子の製造方法の工程断面図。FIG. 3 is a process cross-sectional view of a conventional method for manufacturing a semiconductor device.
【図４】従来のチタンポリサイドゲート絶縁耐圧結果の
説明図。FIG. 4 is an explanatory diagram of a conventional titanium polycide gate breakdown voltage result.
【符号の説明】 １１ Ｓｉ基板 １２ ゲート絶縁膜 １３ リンを拡散したポリシリコン １４ ノンドープドアモルファスシリコン １５ チタンシリサイド[Explanation of Codes] 11 Si Substrate 12 Gate Insulating Film 13 Polysilicon Diffused with Phosphorus 14 Non-doped Amorphous Silicon 15 Titanium Silicide
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図２】 [Fig. 2]
【図４】 [Figure 4]
【図３】 [Figure 3]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/78
Claims (1)
たは表面にシリコンを有する半導体基体上にノン−ドー
プドアモルファスシリコンを形成する工程と、 (b) このノン−ドープドアモルファスシリコン上にチタ
ンシリサイド膜を形成する工程と、 よりなる半導体素子の製造方法。1. A step of (a) forming non-doped amorphous silicon on a semiconductor substrate having impurity-doped polysilicon or silicon on the surface, and (b) titanium silicide on the non-doped amorphous silicon. A method of manufacturing a semiconductor device, which comprises the step of forming a film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40467190A JPH07142422A (en) | 1990-12-05 | 1990-12-05 | Fabrication of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40467190A JPH07142422A (en) | 1990-12-05 | 1990-12-05 | Fabrication of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142422A true JPH07142422A (en) | 1995-06-02 |
Family
ID=18514328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40467190A Pending JPH07142422A (en) | 1990-12-05 | 1990-12-05 | Fabrication of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142422A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402238B1 (en) * | 1996-12-30 | 2004-02-14 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR20040016696A (en) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | Method for forming electrode in semiconductor device and device thereof |
-
1990
- 1990-12-05 JP JP40467190A patent/JPH07142422A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402238B1 (en) * | 1996-12-30 | 2004-02-14 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR20040016696A (en) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | Method for forming electrode in semiconductor device and device thereof |
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