JPH0713982A - Y/z変換回路 - Google Patents
Y/z変換回路Info
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- JPH0713982A JPH0713982A JP17471393A JP17471393A JPH0713982A JP H0713982 A JPH0713982 A JP H0713982A JP 17471393 A JP17471393 A JP 17471393A JP 17471393 A JP17471393 A JP 17471393A JP H0713982 A JPH0713982 A JP H0713982A
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Abstract
(57)【要約】
【目的】 2進数表記信号を基数変換することでニュー
ラルネットワークの信号線数を削減する。 【構成】 2進数8ビットデータの内、入力電圧Va0,
Va1はコンデンサCx0,Cx1( 静電容量Cp1=2×Cx
0)を介してバッファVP0 の入力端子に接続する。入
力電圧Va2,Va3はコンデンサCx2, Cx3( 静電容量C
p3=2×Cx2)を介してバッファVP1 の入力端子に接
続する。入力電圧Va4,Va5はコンデンサCx4, Cx5(
静電容量Cp5=2×Cx4)を介してバッファVP2 の入
力端子に接続する。入力電圧Va6,Va7はコンデンサC
x6, Cx7( 静電容量Cp7=2×Cx6)を介してバッファ
VP3 の入力端子に接続する。バッファVP0 〜VP3
の出力端子より4進数4ビットの信号Vb0〜Vb3を得
る。
ラルネットワークの信号線数を削減する。 【構成】 2進数8ビットデータの内、入力電圧Va0,
Va1はコンデンサCx0,Cx1( 静電容量Cp1=2×Cx
0)を介してバッファVP0 の入力端子に接続する。入
力電圧Va2,Va3はコンデンサCx2, Cx3( 静電容量C
p3=2×Cx2)を介してバッファVP1 の入力端子に接
続する。入力電圧Va4,Va5はコンデンサCx4, Cx5(
静電容量Cp5=2×Cx4)を介してバッファVP2 の入
力端子に接続する。入力電圧Va6,Va7はコンデンサC
x6, Cx7( 静電容量Cp7=2×Cx6)を介してバッファ
VP3 の入力端子に接続する。バッファVP0 〜VP3
の出力端子より4進数4ビットの信号Vb0〜Vb3を得
る。
Description
【0001】
【産業上の利用分野】本発明は、学習・自己組織化能力
を持ち、並列分散処理を高速に行うことができるニュー
ラルコンピュータ内の信号線数を削減するY/Z変換回
路(Y進数/Z進数変換回路)に関する。
を持ち、並列分散処理を高速に行うことができるニュー
ラルコンピュータ内の信号線数を削減するY/Z変換回
路(Y進数/Z進数変換回路)に関する。
【0002】
【従来の技術】現在広く一般に使用されているコンピュ
ータは、ノイマン型コンピュータと呼ばれ、一定のプロ
グラムに従って逐次処理を行うコンピュータである。し
かし、この様なノイマン型コンピュータでは1つのCP
Uが一つ一つのコマンドをデコードして処理を行うた
め、その処理速度には自ずと限界がある。そこで、複数
の処理を同時平行処理できると共に、自己学習能力を持
つ並列処理能力に優れた脳の機能を模倣したニューラル
コンピュータに大きな期待が寄せられている。
ータは、ノイマン型コンピュータと呼ばれ、一定のプロ
グラムに従って逐次処理を行うコンピュータである。し
かし、この様なノイマン型コンピュータでは1つのCP
Uが一つ一つのコマンドをデコードして処理を行うた
め、その処理速度には自ずと限界がある。そこで、複数
の処理を同時平行処理できると共に、自己学習能力を持
つ並列処理能力に優れた脳の機能を模倣したニューラル
コンピュータに大きな期待が寄せられている。
【0003】
【発明が解決しようとする課題】また、従来のノイマン
型コンピュータでは基数r=2の2進数データで処理が
行われるためデータ線数が相対的に多い。例えば、10
進数で表された数値15に着目すると、10進数では0
から9のディジット中“1”と“5”の二つのディジッ
トを用いれば表記することができ、仮に多値信号を取り
扱える信号線があるなら、2ビットですむ(なお、情報
量の基本単位はビットであり、10進数の“15”は2
ビットである)。しかし、2進数では“1111”で、
少なくとも4ビット必要になる。この様に従来のデジタ
ルコンピュータでは、1つのデータを処理するのに必要
なビット数が2進数であるが故多くなる。此の結果、各
演算処理を行うためのデバイス間を接続する信号線が多
くなると共に、演算処理に必要な回路部品がビット数に
応じて増大することになる。
型コンピュータでは基数r=2の2進数データで処理が
行われるためデータ線数が相対的に多い。例えば、10
進数で表された数値15に着目すると、10進数では0
から9のディジット中“1”と“5”の二つのディジッ
トを用いれば表記することができ、仮に多値信号を取り
扱える信号線があるなら、2ビットですむ(なお、情報
量の基本単位はビットであり、10進数の“15”は2
ビットである)。しかし、2進数では“1111”で、
少なくとも4ビット必要になる。この様に従来のデジタ
ルコンピュータでは、1つのデータを処理するのに必要
なビット数が2進数であるが故多くなる。此の結果、各
演算処理を行うためのデバイス間を接続する信号線が多
くなると共に、演算処理に必要な回路部品がビット数に
応じて増大することになる。
【0004】したがって、ニューラルコンピュータを従
来のコンピュータと同じ2進数で構成すると信号線が多
く、非常に複雑なものとなり、アートワークその他の工
数が増大するとともに、回路規模が巨大になり、低消費
電力、コンパクト化が困難になる。
来のコンピュータと同じ2進数で構成すると信号線が多
く、非常に複雑なものとなり、アートワークその他の工
数が増大するとともに、回路規模が巨大になり、低消費
電力、コンパクト化が困難になる。
【0005】本発明は、以上の点に鑑み、より少ない信
号線でデータ授受を行うことができるように、処理対象
データのビット数を削減するための基数変換を行うと共
に、消費電力が極めて少なく且つ大規模集積化が可能な
Y/Z変換回路(Y進数/Z進数変換回路)を提供する
ものである。
号線でデータ授受を行うことができるように、処理対象
データのビット数を削減するための基数変換を行うと共
に、消費電力が極めて少なく且つ大規模集積化が可能な
Y/Z変換回路(Y進数/Z進数変換回路)を提供する
ものである。
【0006】
【課題を解決するための手段】本発明に係るY/Z変換
回路は、2進数nビット(nは自然数)で構成される入
力信号の最下位から上位へ第(L×k+i)番目〔m,
k,iは自然数;0<m<n、Lはn/mを四捨五入す
る;i=0,1,・・・Lで、各k値に対してi=0,
1,・・・Lと変化する〕の入力信号が第(L×k+
i)番目の容量結合素子を介して第m番目のMOSトラ
ンジスタで構成されているリニアアンプの入力端子に接
続されると共に、前記第(L×k+i)番目の容量結合
素子の静電容量値が前記第(L×k+i+1)番目の容
量結合素子の静電容量値の半分であり、前記2進数nビ
ットの入力信号を(2のL乗)進数mビットの信号に変
換することを特徴とする。
回路は、2進数nビット(nは自然数)で構成される入
力信号の最下位から上位へ第(L×k+i)番目〔m,
k,iは自然数;0<m<n、Lはn/mを四捨五入す
る;i=0,1,・・・Lで、各k値に対してi=0,
1,・・・Lと変化する〕の入力信号が第(L×k+
i)番目の容量結合素子を介して第m番目のMOSトラ
ンジスタで構成されているリニアアンプの入力端子に接
続されると共に、前記第(L×k+i)番目の容量結合
素子の静電容量値が前記第(L×k+i+1)番目の容
量結合素子の静電容量値の半分であり、前記2進数nビ
ットの入力信号を(2のL乗)進数mビットの信号に変
換することを特徴とする。
【0007】
【作用】第(L×k+i)番目の容量結合素子(即ちコ
ンデンサ)の静電容量値が第(L×k+i+1)番目の
容量結合素子の静電容量値の半分であるので、各第(L
×k+i)番目の入力信号の電圧値は、この静電容量値
が異なるコンデンサによってリニアアンプの入力端子に
コンデンサの値に比例した電圧値となって印加される。
この結果、リニアアンプの出力端子より多値電圧値を持
った信号が出力されるので、2進数nビットデータを
(2のL乗)進数mビットの信号に変換することができ
る。
ンデンサ)の静電容量値が第(L×k+i+1)番目の
容量結合素子の静電容量値の半分であるので、各第(L
×k+i)番目の入力信号の電圧値は、この静電容量値
が異なるコンデンサによってリニアアンプの入力端子に
コンデンサの値に比例した電圧値となって印加される。
この結果、リニアアンプの出力端子より多値電圧値を持
った信号が出力されるので、2進数nビットデータを
(2のL乗)進数mビットの信号に変換することができ
る。
【0008】
【実施例】図1に本発明に係るY/Z変換回路の一実施
例を示す。この図において、2進数8ビットの入力Va0
〜Va7は、2ビット毎にグループ分けされ、コンデンサ
Cx0〜Cx7を介してバッファVP0 〜VP3 の各入力に
接続される。例えば、入力Va0、Va1はコンデンサCx
0、Cx1を介してバッファVP0 の入力端子に接続され
ている。入力Va2〜Va7も同じようにコンデンサCx2〜
Cx7を介して各バッファVP1 〜Va3のそれぞれの入力
端子に接続されている。なお、コンデンサCx0、Cx2、
Cx4、Cx6の静電容量値は全て同じであり、コンデンサ
Cx1、Cx3、Cx5、Cx7はコンデンサCx0、Cx2、Cx
4、Cx6の静電容量の約2倍となっている。
例を示す。この図において、2進数8ビットの入力Va0
〜Va7は、2ビット毎にグループ分けされ、コンデンサ
Cx0〜Cx7を介してバッファVP0 〜VP3 の各入力に
接続される。例えば、入力Va0、Va1はコンデンサCx
0、Cx1を介してバッファVP0 の入力端子に接続され
ている。入力Va2〜Va7も同じようにコンデンサCx2〜
Cx7を介して各バッファVP1 〜Va3のそれぞれの入力
端子に接続されている。なお、コンデンサCx0、Cx2、
Cx4、Cx6の静電容量値は全て同じであり、コンデンサ
Cx1、Cx3、Cx5、Cx7はコンデンサCx0、Cx2、Cx
4、Cx6の静電容量の約2倍となっている。
【0009】そして、各バッファVP0 〜Va3から4進
数の3ビットデータに基数変換された信号Vb0〜Vb3が
出力される。次に、本発明にかかる第2実施例を図2に
示す。この図2に示すY/Z変換回路は、2進数9ビッ
トのデータを8進数3ビットのデータに基数変換する回
路である。この図において、2進数9ビットの各入Va0
〜Va8は3つのグループに分けられ、各グループそれぞ
れの入力VanがコンデンサCynを介して各バッファVP
m に入力される。
数の3ビットデータに基数変換された信号Vb0〜Vb3が
出力される。次に、本発明にかかる第2実施例を図2に
示す。この図2に示すY/Z変換回路は、2進数9ビッ
トのデータを8進数3ビットのデータに基数変換する回
路である。この図において、2進数9ビットの各入Va0
〜Va8は3つのグループに分けられ、各グループそれぞ
れの入力VanがコンデンサCynを介して各バッファVP
m に入力される。
【0010】即ち、入力Va0〜Va2はコンデンサCy0〜
Cy2を介してバッファVP0 の入力端子に接続され、入
力Va3〜Va5はコンデンサCy3〜Cy5を介してバッファ
VP1 の入力端子に接続され、入力Va6〜Va8はコンデ
ンサCy6〜Cy8を介してバッファVP2 の入力端子に接
続されている。そして各バッファVP0 〜VP2 から8
進数3ビットのデータが信号Vj0〜Vj2として出力され
る。なお、コンデンサCy0、Cy3、Cy6の静電容量値は
全て同じであり、しかもコンデンサCy1、Cy4、Cy7は
コンデンサCy0、Cy3、Cy6の静電容量値の2倍であ
り、コンデンサCy2、Cy5、Cy8はコンデンサCy0、C
y3、Cy6の静電容量値の4 倍となっている。
Cy2を介してバッファVP0 の入力端子に接続され、入
力Va3〜Va5はコンデンサCy3〜Cy5を介してバッファ
VP1 の入力端子に接続され、入力Va6〜Va8はコンデ
ンサCy6〜Cy8を介してバッファVP2 の入力端子に接
続されている。そして各バッファVP0 〜VP2 から8
進数3ビットのデータが信号Vj0〜Vj2として出力され
る。なお、コンデンサCy0、Cy3、Cy6の静電容量値は
全て同じであり、しかもコンデンサCy1、Cy4、Cy7は
コンデンサCy0、Cy3、Cy6の静電容量値の2倍であ
り、コンデンサCy2、Cy5、Cy8はコンデンサCy0、C
y3、Cy6の静電容量値の4 倍となっている。
【0011】次に、図1、2におけるバッファVP0 〜
VP3 の具体例を図3、4に示す。図3は一般的なCM
OSソースフォロワ回路であり、入力電圧Vinはディプ
レッション型nMOSトランジスタT1及びディプレッ
ション型pMOSトランジスタT2のゲート端子に入力
される。ディプレッション型nMOSトランジスタT1
のドレイン端子は電源Vddに接続されており、ディプレ
ッション型pMOSトランジスタT2のドレイン端子は
グランドレベル等の電源Vss(電源Vdd>電源Vss)に
接続されている。
VP3 の具体例を図3、4に示す。図3は一般的なCM
OSソースフォロワ回路であり、入力電圧Vinはディプ
レッション型nMOSトランジスタT1及びディプレッ
ション型pMOSトランジスタT2のゲート端子に入力
される。ディプレッション型nMOSトランジスタT1
のドレイン端子は電源Vddに接続されており、ディプレ
ッション型pMOSトランジスタT2のドレイン端子は
グランドレベル等の電源Vss(電源Vdd>電源Vss)に
接続されている。
【0012】ディプレッション型nMOSトランジスタ
T1のソース端子とディプレッション型pMOSトラン
ジスタT2のソース端子が接続されており、この接続中
点より電圧Vout が出力される。なお、このソースフォ
ロア回路の電圧増幅度Av は1である。
T1のソース端子とディプレッション型pMOSトラン
ジスタT2のソース端子が接続されており、この接続中
点より電圧Vout が出力される。なお、このソースフォ
ロア回路の電圧増幅度Av は1である。
【0013】また、図4にはCMOSインバータを3段
直列に接続して構成されるインバータ110、112を
用いて入力Vinの微小レベルを検出するチャージ・アン
プ回路を示す。この図4において入力Vinはコンデンサ
C10を介してインバータ110の入力端子に接続されて
おり、このインバータ110の出力端子はコンデンサC
12に接続されていると共に、コンデンサC11を介してイ
ンバータ110の入力端子にフィードバック接続されて
いる。コンデンサC12の他端はインバータ112の入力
端子に接続されており、インバータ112の出力端子は
コンデンサC13を介してインバータ112 の入力端子にフ
ィードバック接続されている。インバータ112の出力
端子から電圧Vout が出力される。
直列に接続して構成されるインバータ110、112を
用いて入力Vinの微小レベルを検出するチャージ・アン
プ回路を示す。この図4において入力Vinはコンデンサ
C10を介してインバータ110の入力端子に接続されて
おり、このインバータ110の出力端子はコンデンサC
12に接続されていると共に、コンデンサC11を介してイ
ンバータ110の入力端子にフィードバック接続されて
いる。コンデンサC12の他端はインバータ112の入力
端子に接続されており、インバータ112の出力端子は
コンデンサC13を介してインバータ112 の入力端子にフ
ィードバック接続されている。インバータ112の出力
端子から電圧Vout が出力される。
【0014】これら図3又は図4に示すバッファが図
1、2のバッファVP0 〜VP3 に用いられる。
1、2のバッファVP0 〜VP3 に用いられる。
【0015】以上の構成において、各回路の動作を簡単
に説明する。図1の第1実施例において、バッファVP
0 の入力電圧Vc0と各入力Va0、Va1との関係は、 (Cx0×Va0+Cx1×Va1)÷(Cx0+Cx1)=Vc0 ・・・(1) で与えられる。またコンデンサCx1の静電容量はCx1=
2×Cx0であるので、上記(1)式は、 (Va0+2×Va1)÷3=Vc0 ・・・(2) となる。従って、入力(Va0、Va1)の論理組み合わせ
が(0, 0)であると、バッファVP0 の入力電圧Vc0
は“0”になる。なおここでの“0”はローレベル電圧
を意味する。逆に“1”ならハイレベル電圧を意味する
ものとする。
に説明する。図1の第1実施例において、バッファVP
0 の入力電圧Vc0と各入力Va0、Va1との関係は、 (Cx0×Va0+Cx1×Va1)÷(Cx0+Cx1)=Vc0 ・・・(1) で与えられる。またコンデンサCx1の静電容量はCx1=
2×Cx0であるので、上記(1)式は、 (Va0+2×Va1)÷3=Vc0 ・・・(2) となる。従って、入力(Va0、Va1)の論理組み合わせ
が(0, 0)であると、バッファVP0 の入力電圧Vc0
は“0”になる。なおここでの“0”はローレベル電圧
を意味する。逆に“1”ならハイレベル電圧を意味する
ものとする。
【0016】同じように入力(Va0、Va1)=(1,
0)であると、電圧Vc0=1÷3になり、入力(Va0、
Va1)=(0, 1)であると、電圧Vc0=2÷3にな
り、入力(Va0、Va1)=(1, 1)であると、電圧V
c0=1になる。このように、入力Va0、Va1の論理組み
合わせにより、バッファVP0 の入力電圧Vc0が4レベ
ルの電圧値を取ることになる。同じ関係が、入力Va2、
Va3の論理組み合わせに対する電圧Vc1に、入力Va4、
Va5の論理組み合わせに対する電圧Vc2に、入力Va6、
Va7の論理組み合わせに対する電圧Vc3に成り立つ。
0)であると、電圧Vc0=1÷3になり、入力(Va0、
Va1)=(0, 1)であると、電圧Vc0=2÷3にな
り、入力(Va0、Va1)=(1, 1)であると、電圧V
c0=1になる。このように、入力Va0、Va1の論理組み
合わせにより、バッファVP0 の入力電圧Vc0が4レベ
ルの電圧値を取ることになる。同じ関係が、入力Va2、
Va3の論理組み合わせに対する電圧Vc1に、入力Va4、
Va5の論理組み合わせに対する電圧Vc2に、入力Va6、
Va7の論理組み合わせに対する電圧Vc3に成り立つ。
【0017】また、図1のバッファVP0 〜VP3 であ
る図3のCMOSソースフォロア回路は、電圧増幅度A
v が1であり、入力Vinの電圧と略等しい電圧Vout が
出力される。また、ソースフォロア回路は出力抵抗が低
いので、この図3のソースフォロア回路の後に繋ぐ回路
に供給する電流をより多くすることができる。したがっ
て、各入力電圧Vc0〜Vc3はそのままの電圧で信号Vb0
〜Vb3として出力される。これにより、2進数8ビット
のデータが4進数4ビットに基数変換される。
る図3のCMOSソースフォロア回路は、電圧増幅度A
v が1であり、入力Vinの電圧と略等しい電圧Vout が
出力される。また、ソースフォロア回路は出力抵抗が低
いので、この図3のソースフォロア回路の後に繋ぐ回路
に供給する電流をより多くすることができる。したがっ
て、各入力電圧Vc0〜Vc3はそのままの電圧で信号Vb0
〜Vb3として出力される。これにより、2進数8ビット
のデータが4進数4ビットに基数変換される。
【0018】また、図4のチャージ・アンプ回路におい
ては、電圧Vout =入力Vin×(C10/C11) ×(C12
/C13) で与えられるので、コンデンサC10=C11及び
コンデンサC12、C13とすれば、電圧増幅度Av =1に
することができると共に、入力Vinの微小レベルを検出
することができる。よって、図1のバッファVP0 〜V
P3 に図4のチャージ・アンプ回路を用いても同様に、
2進数8ビットのデータを4進数4ビットに基数変換可
能である。
ては、電圧Vout =入力Vin×(C10/C11) ×(C12
/C13) で与えられるので、コンデンサC10=C11及び
コンデンサC12、C13とすれば、電圧増幅度Av =1に
することができると共に、入力Vinの微小レベルを検出
することができる。よって、図1のバッファVP0 〜V
P3 に図4のチャージ・アンプ回路を用いても同様に、
2進数8ビットのデータを4進数4ビットに基数変換可
能である。
【0019】図2の第2実施例の場合、コンデンサCy
0:Cy1:Cy2=Cy3:Cy4:Cy5=Cy6:Cy7:Cy8
=1:2:4になっており、図2のバッファVP0 の入
力電圧Ve0=(Va0+2×Va1+4×Va2)÷7とな
る。したがって入力Va0、Va1、Va2の論理組み合わせ
により、8段階のレベルを持った出力信号Vj0を得るこ
とができ、この結果2進数9ビットのデータが8進数3
ビットのデータに基数変換することができる。
0:Cy1:Cy2=Cy3:Cy4:Cy5=Cy6:Cy7:Cy8
=1:2:4になっており、図2のバッファVP0 の入
力電圧Ve0=(Va0+2×Va1+4×Va2)÷7とな
る。したがって入力Va0、Va1、Va2の論理組み合わせ
により、8段階のレベルを持った出力信号Vj0を得るこ
とができ、この結果2進数9ビットのデータが8進数3
ビットのデータに基数変換することができる。
【0020】また、図2において、コンデンサを介して
バッファVPm に繋ぐ入力本数をさらに1本増加させれ
ば、例えば2進数8ビットのデータを16進数2ビット
のデータに変換することもできる。加えて、本発明で
は、変換対象のデータビット数を図1、2の8又は9ビ
ットに限定するものではなく、それより少ないビット数
でも、それより多いビット数でもよい。また、バッファ
VPm の電圧増幅度Avを1以上にしてもよく、特に電
圧増幅度Av を本発明は“1”に限定するものではない
し、バッファVPm の構成を図3、4に限定するもので
はない。
バッファVPm に繋ぐ入力本数をさらに1本増加させれ
ば、例えば2進数8ビットのデータを16進数2ビット
のデータに変換することもできる。加えて、本発明で
は、変換対象のデータビット数を図1、2の8又は9ビ
ットに限定するものではなく、それより少ないビット数
でも、それより多いビット数でもよい。また、バッファ
VPm の電圧増幅度Avを1以上にしてもよく、特に電
圧増幅度Av を本発明は“1”に限定するものではない
し、バッファVPm の構成を図3、4に限定するもので
はない。
【0021】以上説明してきたように、本発明の各実施
例によれば、2進数のデータを4以上の偶数の基数デー
タに変換することが容易にできる。つまり、2値レベル
信号を多値レベル信号に簡単な回路構成で変換すること
ができる。また、コンデンサを集積回路内に設けること
は、二酸化シリコンを金属配線とエミッタ拡散層でサン
ドイッチすることで容易に形成することができ、しかも
本実施例の回路構成ではMOSトランジスタを用いるの
で、大規模なニューラルネットワークを構成する場合、
より高い集積化を図ることができると共に、コンデンサ
を介してMOSトランジスタのゲート端子に入力を印加
するので、入力抵抗を極めて高くすることができので、
ニューラルネットワークの消費電力をより低く抑えるこ
とができ、しかも高速処理が可能である。
例によれば、2進数のデータを4以上の偶数の基数デー
タに変換することが容易にできる。つまり、2値レベル
信号を多値レベル信号に簡単な回路構成で変換すること
ができる。また、コンデンサを集積回路内に設けること
は、二酸化シリコンを金属配線とエミッタ拡散層でサン
ドイッチすることで容易に形成することができ、しかも
本実施例の回路構成ではMOSトランジスタを用いるの
で、大規模なニューラルネットワークを構成する場合、
より高い集積化を図ることができると共に、コンデンサ
を介してMOSトランジスタのゲート端子に入力を印加
するので、入力抵抗を極めて高くすることができので、
ニューラルネットワークの消費電力をより低く抑えるこ
とができ、しかも高速処理が可能である。
【0022】
【発明の効果】以上のように本発明のY/Z変換回路に
よれば、信号線数をより削減できるので、ニューラルネ
ットワークの回路規模のより小型化と、演算処理の高速
化と、低消費電力化と、大規模集積化とが可能である。
よれば、信号線数をより削減できるので、ニューラルネ
ットワークの回路規模のより小型化と、演算処理の高速
化と、低消費電力化と、大規模集積化とが可能である。
【図1】本発明の第1実施例回路図である。
【図2】本発明の第2実施例回路図である。
【図3】図1、2の回路におけるバッファVPm の具体
例である。
例である。
【図4】図1、2の回路におけるバッファVPm の具体
例である。
例である。
T1 ディプレッション型nMOSトランジスタ T2 ディプレッション型pMOSトランジスタ VP0 、VP1 、VP2 、VP3 バッファ
フロントページの続き (72)発明者 大澤 庶 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項1】 2進数nビット(nは自然数)で構成さ
れる入力信号の最下位から上位へ第(L×k+i)番目
〔m,k,iは自然数;0<m<n、Lはn/mを四捨
五入する;i=0,1,・・・Lで、各k値に対してi
=0,1,・・・Lと変化する〕の入力信号が第(L×
k+i)番目の容量結合素子を介して第m番目のリニア
アンプの入力端子に接続されると共に、前記第(L×k
+i)番目の容量結合素子の静電容量値が前記第(L×
k+i+1)番目の容量結合素子の静電容量値の半分で
あり、前記2進数nビットの入力信号を(2のL乗)進
数mビットの信号に変換することを特徴とするY/Z変
換回路。 - 【請求項2】 前記リニアアンプがMOSトランジスタ
で構成されていることを特徴とする請求項1記載のY/
Z変換回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17471393A JPH0713982A (ja) | 1993-06-22 | 1993-06-22 | Y/z変換回路 |
US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
CN94115394A CN1117172A (zh) | 1993-06-17 | 1994-09-16 | 计算电路 |
US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17471393A JPH0713982A (ja) | 1993-06-22 | 1993-06-22 | Y/z変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0713982A true JPH0713982A (ja) | 1995-01-17 |
Family
ID=15983352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17471393A Pending JPH0713982A (ja) | 1993-04-01 | 1993-06-22 | Y/z変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0713982A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7242378B2 (en) | 2003-05-27 | 2007-07-10 | Mitsubishi Denki Kabushiki Kaisha | Image display device supplied with digital signal and image display method |
-
1993
- 1993-06-22 JP JP17471393A patent/JPH0713982A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7242378B2 (en) | 2003-05-27 | 2007-07-10 | Mitsubishi Denki Kabushiki Kaisha | Image display device supplied with digital signal and image display method |
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