JPH0713920A - Ｄｍａ転送方法 - Google Patents
Ｄｍａ転送方法Info
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- JPH0713920A JPH0713920A JP18083493A JP18083493A JPH0713920A JP H0713920 A JPH0713920 A JP H0713920A JP 18083493 A JP18083493 A JP 18083493A JP 18083493 A JP18083493 A JP 18083493A JP H0713920 A JPH0713920 A JP H0713920A
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- JP
- Japan
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- processor
- sub
- main
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- dma
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Abstract
(57)【要約】
【目的】 メインプロセッサの負荷を軽減し、演算処理
装置本来の処理効率を上げる。回路構成を簡略化する。 【構成】 演算処理装置の主機能処理を実行するメイン
プロセッサ１０１Ａと、ＤＭＡコントローラとして動作
するサブプロセッサ１０１Ｂと、これらのプロセッサ１
０１Ａ，１０１Ｂ間に設けられ、かつサブプロセッサ１
０１Ｂの実行プログラムが格納されるデュアルポートメ
モリ１１１とを備える。ＤＭＡ転送要求が発生した場合
には、メインプロセッサ１０１Ａがデュアルポートメモ
リ１１１にデータ長、アドレス等のＤＭＡ転送情報を格
納すると共に、サブプロセッサ１０１Ｂが、前記実行プ
ログラム及びＤＭＡ転送情報を用いてデュアルポートメ
モリ１１１と外部メモリボード３０との間で、システム
バス２０を介しＤＭＡ転送を実行させる。
装置本来の処理効率を上げる。回路構成を簡略化する。 【構成】 演算処理装置の主機能処理を実行するメイン
プロセッサ１０１Ａと、ＤＭＡコントローラとして動作
するサブプロセッサ１０１Ｂと、これらのプロセッサ１
０１Ａ，１０１Ｂ間に設けられ、かつサブプロセッサ１
０１Ｂの実行プログラムが格納されるデュアルポートメ
モリ１１１とを備える。ＤＭＡ転送要求が発生した場合
には、メインプロセッサ１０１Ａがデュアルポートメモ
リ１１１にデータ長、アドレス等のＤＭＡ転送情報を格
納すると共に、サブプロセッサ１０１Ｂが、前記実行プ
ログラム及びＤＭＡ転送情報を用いてデュアルポートメ
モリ１１１と外部メモリボード３０との間で、システム
バス２０を介しＤＭＡ転送を実行させる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
接続されたメモリとシステムバスを介した外部メモリと
の間でデータをＤＭＡ（Direct Memory Access）転送す
るＤＭＡ転送方法に関する。
接続されたメモリとシステムバスを介した外部メモリと
の間でデータをＤＭＡ（Direct Memory Access）転送す
るＤＭＡ転送方法に関する。
【０００２】
【従来の技術】以下では、マイクロプロセッサを内蔵
し、演算処理装置の主機能である演算、通信、入出力処
理等の実行を目的とするメインボードと、装置のシステ
ムバスを介して接続された外部メモリボードとの間で
の、従来のＤＭＡ転送技術について説明する。図２は第
１の従来技術が適用される比較的簡易な構成の演算処理
装置を示しており、図において、１０'はメインボー
ド、２０はシステムバス、３０は外部メモリボードであ
り、メインボード１０'内において、１０１はＣＰＵ、
１０２はＲＡＭ、１０３はインターフェース部、１０４
は制御回路、１０５は内部バスである。
し、演算処理装置の主機能である演算、通信、入出力処
理等の実行を目的とするメインボードと、装置のシステ
ムバスを介して接続された外部メモリボードとの間で
の、従来のＤＭＡ転送技術について説明する。図２は第
１の従来技術が適用される比較的簡易な構成の演算処理
装置を示しており、図において、１０'はメインボー
ド、２０はシステムバス、３０は外部メモリボードであ
り、メインボード１０'内において、１０１はＣＰＵ、
１０２はＲＡＭ、１０３はインターフェース部、１０４
は制御回路、１０５は内部バスである。
【０００３】その動作を説明すると、ＣＰＵ１０１は、
演算、通信、入出力処理等を行う制御回路１０４と共に
メインボード１０'の主な処理を行い、また、ＲＡＭ１
０２と外部メモリボード３０との間のＤＭＡ転送に伴う
処理を行う。ＲＡＭ１０２から外部メモリボード３０へ
データをＤＭＡ転送する場合、ＣＰＵ１０１は、まずＲ
ＡＭ１０２からデータを読み出し、そのデータを内部バ
ス１０５、インターフェース部１０３、システムバス２
０を介して外部メモリボード（内のメモリ）３０に書き
込む。
演算、通信、入出力処理等を行う制御回路１０４と共に
メインボード１０'の主な処理を行い、また、ＲＡＭ１
０２と外部メモリボード３０との間のＤＭＡ転送に伴う
処理を行う。ＲＡＭ１０２から外部メモリボード３０へ
データをＤＭＡ転送する場合、ＣＰＵ１０１は、まずＲ
ＡＭ１０２からデータを読み出し、そのデータを内部バ
ス１０５、インターフェース部１０３、システムバス２
０を介して外部メモリボード（内のメモリ）３０に書き
込む。
【０００４】この方法によると、一つのＣＰＵ１０１に
よってメインボード１０'の主機能処理を行う他に、外
部メモリボード３０との間のＤＭＡ転送を制御しなくて
はならない。また、一般的にシステムバス２０を経由し
た外部アクセスに必要な時間は、メインボード１０'内
のメモリアクセスに必要な時間に比べて長いことから、
外部アクセスを含むＤＭＡ転送処理を一つのＣＰＵ１０
１により実行すると、ＣＰＵ１０１にとっては負荷が大
きくなり、本来の処理効率が低下してしまう。
よってメインボード１０'の主機能処理を行う他に、外
部メモリボード３０との間のＤＭＡ転送を制御しなくて
はならない。また、一般的にシステムバス２０を経由し
た外部アクセスに必要な時間は、メインボード１０'内
のメモリアクセスに必要な時間に比べて長いことから、
外部アクセスを含むＤＭＡ転送処理を一つのＣＰＵ１０
１により実行すると、ＣＰＵ１０１にとっては負荷が大
きくなり、本来の処理効率が低下してしまう。
【０００５】上述のような問題を解決するための第２の
従来技術として、特開平３−２１６７５３号公報に記載
された本出願人によるＤＭＡ転送方法が知られている。
図３はこの従来技術の概要を示すもので、図において、
１０''はメインボードであり、このメインボード１０''
はＣＰＵ１０１、ＲＡＭ１０２、インターフェース部１
０３、制御回路１０４、ＤＭＡＣ（ＤＭＡコントロー
ラ）制御回路１０５、第１のＤＭＡＣ１０６Ａ、第２の
ＤＭＡＣ１０６Ｂ、データ転送用バッファ１０７、第１
の内部バス１０８Ａ、第２の内部バス１０８Ｂを備えて
いる。なお、メインボード１０''以外の構成は図２と同
一である。
従来技術として、特開平３−２１６７５３号公報に記載
された本出願人によるＤＭＡ転送方法が知られている。
図３はこの従来技術の概要を示すもので、図において、
１０''はメインボードであり、このメインボード１０''
はＣＰＵ１０１、ＲＡＭ１０２、インターフェース部１
０３、制御回路１０４、ＤＭＡＣ（ＤＭＡコントロー
ラ）制御回路１０５、第１のＤＭＡＣ１０６Ａ、第２の
ＤＭＡＣ１０６Ｂ、データ転送用バッファ１０７、第１
の内部バス１０８Ａ、第２の内部バス１０８Ｂを備えて
いる。なお、メインボード１０''以外の構成は図２と同
一である。
【０００６】すなわちこの例では、メインボード１０''
に設けた二つの内部バス１０８Ａ，１０８Ｂのそれぞれ
にＤＭＡＣ１０６Ａ，１０６Ｂを設け、内部バス１０８
Ａ，１０８Ｂ間にデータ転送用バッファ１０７が設けら
れている。
に設けた二つの内部バス１０８Ａ，１０８Ｂのそれぞれ
にＤＭＡＣ１０６Ａ，１０６Ｂを設け、内部バス１０８
Ａ，１０８Ｂ間にデータ転送用バッファ１０７が設けら
れている。
【０００７】この従来技術では、第１の内部バス１０８
Ａ上の第１のＤＭＡＣ１０６Ａが、ＣＰＵ１０１からＤ
ＭＡＣ制御回路１０５を経由して、ＲＡＭ１０２から転
送用バッファ１０７への転送起動要求を受ける。これに
より、ＤＭＡＣ１０６Ａは、ＲＡＭ１０２から内部バス
１０８Ａを介し転送用バッファ１０７へデータを転送す
る。その後、第２の内部バス１０８Ｂ上の第２のＤＭＡ
Ｃ１０６Ｂが、ＣＰＵ１０１からＤＭＡＣ制御回路１０
５を経由して、転送用バッファ１０７から外部メモリボ
ード３０への転送起動要求を受ける。
Ａ上の第１のＤＭＡＣ１０６Ａが、ＣＰＵ１０１からＤ
ＭＡＣ制御回路１０５を経由して、ＲＡＭ１０２から転
送用バッファ１０７への転送起動要求を受ける。これに
より、ＤＭＡＣ１０６Ａは、ＲＡＭ１０２から内部バス
１０８Ａを介し転送用バッファ１０７へデータを転送す
る。その後、第２の内部バス１０８Ｂ上の第２のＤＭＡ
Ｃ１０６Ｂが、ＣＰＵ１０１からＤＭＡＣ制御回路１０
５を経由して、転送用バッファ１０７から外部メモリボ
ード３０への転送起動要求を受ける。
【０００８】ＤＭＡＣ１０６Ｂは、転送用バッファ１０
７に一旦格納されたデータを内部バス１０８Ｂ、インタ
ーフェース部１０３、システムバス２０を経由して転送
し、外部メモリボード３０に書き込む。なお、メインボ
ード１０''の主機能処理は、ＣＰＵ１０１が制御回路１
０４と共に行っている。
７に一旦格納されたデータを内部バス１０８Ｂ、インタ
ーフェース部１０３、システムバス２０を経由して転送
し、外部メモリボード３０に書き込む。なお、メインボ
ード１０''の主機能処理は、ＣＰＵ１０１が制御回路１
０４と共に行っている。
【０００９】
【発明が解決しようとする課題】この第２の従来技術に
よると、ＣＰＵ１０１は、転送用バッファ１０７から外
部メモリボード３０へのデータ転送期間中は動作の制約
を受けないので、第１の従来技術に比べてＣＰＵ１０１
の処理効率は改善される。しかるに第２の従来技術で
は、ＣＰＵ１０１がＤＭＡＣ制御回路１０５を介して二
つのＤＭＡＣ１０６Ａ，１０６Ｂを制御する必要がある
ため、回路構成が複雑になり、回路規模が増大するとい
う問題がある。また、バイトスワップ等のデータ変換を
行う場合には、ＣＰＵ１０１により処理を実行するか更
に回路を付加する必要があり、これによってＣＰＵ１０
１の負荷が増加し、回路構成が一層複雑になるという不
都合を生じていた。
よると、ＣＰＵ１０１は、転送用バッファ１０７から外
部メモリボード３０へのデータ転送期間中は動作の制約
を受けないので、第１の従来技術に比べてＣＰＵ１０１
の処理効率は改善される。しかるに第２の従来技術で
は、ＣＰＵ１０１がＤＭＡＣ制御回路１０５を介して二
つのＤＭＡＣ１０６Ａ，１０６Ｂを制御する必要がある
ため、回路構成が複雑になり、回路規模が増大するとい
う問題がある。また、バイトスワップ等のデータ変換を
行う場合には、ＣＰＵ１０１により処理を実行するか更
に回路を付加する必要があり、これによってＣＰＵ１０
１の負荷が増加し、回路構成が一層複雑になるという不
都合を生じていた。
【００１０】本発明は上記問題点を解決するためになさ
れたものであり、その目的とするところは、主機能処理
を行うプロセッサの負荷を少なくし、かつ回路構成の簡
略化を可能にしたＤＭＡ転送方法を提供することにあ
る。
れたものであり、その目的とするところは、主機能処理
を行うプロセッサの負荷を少なくし、かつ回路構成の簡
略化を可能にしたＤＭＡ転送方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、演算処理装置の主機能処理を実行するメ
インプロセッサと、ＤＭＡコントローラとして動作する
サブプロセッサと、これらのプロセッサ間に設けられか
つサブプロセッサの実行プログラムが格納される共有メ
モリとを備え、ＤＭＡ転送要求が発生した際に、メイン
プロセッサが共有メモリにＤＭＡ転送情報を格納すると
共に、サブプロセッサが、前記実行プログラム及びＤＭ
Ａ転送情報を用いて共有メモリと外部メモリとの間でＤ
ＭＡ転送を実行させるものである。
め、本発明は、演算処理装置の主機能処理を実行するメ
インプロセッサと、ＤＭＡコントローラとして動作する
サブプロセッサと、これらのプロセッサ間に設けられか
つサブプロセッサの実行プログラムが格納される共有メ
モリとを備え、ＤＭＡ転送要求が発生した際に、メイン
プロセッサが共有メモリにＤＭＡ転送情報を格納すると
共に、サブプロセッサが、前記実行プログラム及びＤＭ
Ａ転送情報を用いて共有メモリと外部メモリとの間でＤ
ＭＡ転送を実行させるものである。
【００１２】
【作用】本発明においては、装置の初期化時に、ＤＭＡ
コントローラとしてのサブプロセッサのプログラムをメ
インプロセッサが共有メモリに格納し、サブプロセッサ
のリセットを解除する。そして、メインプロセッサは装
置本来の演算、通信等の主機能処理を行うかたわら、Ｄ
ＭＡ転送要求があった場合には、ＤＭＡ転送に関する種
々の情報（データ長、アドレス、読み出しか書き込みか
といった転送方向など）を共有メモリに格納する。その
後、サブプロセッサは、共有メモリ内のプログラムによ
り、前記ＤＭＡ転送情報を用いて共有メモリと外部メモ
リ間のＤＭＡ転送を行わせる。
コントローラとしてのサブプロセッサのプログラムをメ
インプロセッサが共有メモリに格納し、サブプロセッサ
のリセットを解除する。そして、メインプロセッサは装
置本来の演算、通信等の主機能処理を行うかたわら、Ｄ
ＭＡ転送要求があった場合には、ＤＭＡ転送に関する種
々の情報（データ長、アドレス、読み出しか書き込みか
といった転送方向など）を共有メモリに格納する。その
後、サブプロセッサは、共有メモリ内のプログラムによ
り、前記ＤＭＡ転送情報を用いて共有メモリと外部メモ
リ間のＤＭＡ転送を行わせる。
【００１３】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１はこの実施例が適用される演算処理装置の概略
的な構成を示すもので、図２、図３と同一の構成要素に
は同一番号を付してある。この実施例では、メインボー
ド１０内において、第１の内部バス１０８Ａにメインプ
ロセッサ（メインＣＰＵ）１０１Ａが接続され、第２の
内部バス１０８ＢにＤＭＡＣとして機能するサブプロセ
ッサ（サブＣＰＵ）１０１Ｂが接続されていると共に、
これらの内部バス１０８Ａ，１０８Ｂの間に共有メモリ
としてのデュアルポートＲＡＭ（ＤＰＲＡＭ）１１１が
接続されている。
る。図１はこの実施例が適用される演算処理装置の概略
的な構成を示すもので、図２、図３と同一の構成要素に
は同一番号を付してある。この実施例では、メインボー
ド１０内において、第１の内部バス１０８Ａにメインプ
ロセッサ（メインＣＰＵ）１０１Ａが接続され、第２の
内部バス１０８ＢにＤＭＡＣとして機能するサブプロセ
ッサ（サブＣＰＵ）１０１Ｂが接続されていると共に、
これらの内部バス１０８Ａ，１０８Ｂの間に共有メモリ
としてのデュアルポートＲＡＭ（ＤＰＲＡＭ）１１１が
接続されている。
【００１４】第１の内部バス１０８Ａには第１の制御回
路１０４ＡとプログラムＲＯＭ１１０が接続され、メイ
ンプロセッサ１０１Ａとサブプロセッサ１０１Ｂとの間
には第２の制御回路１０４Ｂが設けられている。なお、
メインプロセッサ１０１Ａ及び第２の制御回路１０４Ｂ
にはリセット回路１０９が接続されている。
路１０４ＡとプログラムＲＯＭ１１０が接続され、メイ
ンプロセッサ１０１Ａとサブプロセッサ１０１Ｂとの間
には第２の制御回路１０４Ｂが設けられている。なお、
メインプロセッサ１０１Ａ及び第２の制御回路１０４Ｂ
にはリセット回路１０９が接続されている。
【００１５】上記構成において、メインプロセッサ１０
１Ａ及び第１の制御回路１０４Ａはメインボード１０の
演算、通信、入出力処理等の主機能処理を行い、サブプ
ロセッサ１０１Ｂは主にデュアルポートＲＡＭ１１１と
外部メモリボード３０との間のＤＭＡ転送を実行させ
る。また、ＲＯＭ１１０には、メインプロセッサ１０１
Ａの実行プログラムの他に、サブプロセッサ１０１Ｂが
ＤＭＡ機能を実行するために必要なプログラムが格納さ
れている。
１Ａ及び第１の制御回路１０４Ａはメインボード１０の
演算、通信、入出力処理等の主機能処理を行い、サブプ
ロセッサ１０１Ｂは主にデュアルポートＲＡＭ１１１と
外部メモリボード３０との間のＤＭＡ転送を実行させ
る。また、ＲＯＭ１１０には、メインプロセッサ１０１
Ａの実行プログラムの他に、サブプロセッサ１０１Ｂが
ＤＭＡ機能を実行するために必要なプログラムが格納さ
れている。
【００１６】次に、この実施例の動作を説明する。ま
ず、装置の初期化時には、リセット回路１０９から出力
されたリセット信号がメインプロセッサ１０１Ａに入力
されてこれをリセットすると共に、サブプロセッサ１０
１Ｂには第２の制御回路１０４Ｂを介してリセット信号
が入力され続ける。リセットされたメインプロセッサ１
０１Ａは、ＲＯＭ１１０に格納されたサブプロセッサ１
０１ＢのプログラムをデュアルポートＲＡＭ１１１にロ
ードし、ロード終了後に、第２の制御回路１０４Ｂを介
してサブプロセッサ１０１Ｂのリセットを解除する。こ
れにより、サブプロセッサ１０１ＢはＤＭＡＣ（ＤＭＡ
コントローラ）としての動作が可能になる。
ず、装置の初期化時には、リセット回路１０９から出力
されたリセット信号がメインプロセッサ１０１Ａに入力
されてこれをリセットすると共に、サブプロセッサ１０
１Ｂには第２の制御回路１０４Ｂを介してリセット信号
が入力され続ける。リセットされたメインプロセッサ１
０１Ａは、ＲＯＭ１１０に格納されたサブプロセッサ１
０１ＢのプログラムをデュアルポートＲＡＭ１１１にロ
ードし、ロード終了後に、第２の制御回路１０４Ｂを介
してサブプロセッサ１０１Ｂのリセットを解除する。こ
れにより、サブプロセッサ１０１ＢはＤＭＡＣ（ＤＭＡ
コントローラ）としての動作が可能になる。
【００１７】メインプロセッサ１０１Ａは、第１の制御
回路１０４Ａと共にメインボード１０の主機能処理を実
行するが、ＤＭＡ転送の要求が発生すると、デュアルポ
ートＲＡＭ１１１に転送するべきデータ長、アドレス、
方向（読み出しまたは書き込みと言った転送方向）等の
ＤＭＡ転送情報と、書き込み指定の場合には書き込むデ
ータを格納する（なお、ここでは転送データも含めてＤ
ＭＡ転送情報という）。つまり、デュアルポートＲＡＭ
１１１は、データ転送用のバッファとしての役割も果た
している。
回路１０４Ａと共にメインボード１０の主機能処理を実
行するが、ＤＭＡ転送の要求が発生すると、デュアルポ
ートＲＡＭ１１１に転送するべきデータ長、アドレス、
方向（読み出しまたは書き込みと言った転送方向）等の
ＤＭＡ転送情報と、書き込み指定の場合には書き込むデ
ータを格納する（なお、ここでは転送データも含めてＤ
ＭＡ転送情報という）。つまり、デュアルポートＲＡＭ
１１１は、データ転送用のバッファとしての役割も果た
している。
【００１８】ＤＭＡＣとしてのサブプロセッサ１０１Ｂ
は、デュアルポートＲＡＭ１１１からＤＭＡ転送情報を
読み出し、第２の内部バス１０８Ｂ、インターフェース
部１０３及びシステムバス２０を介して外部メモリボー
ド３０との間で読み出しまたは書き込みを行うことによ
り、デュアルポートＲＡＭ１１１と外部メモリボード３
０との間のＤＭＡ転送を実行させる。
は、デュアルポートＲＡＭ１１１からＤＭＡ転送情報を
読み出し、第２の内部バス１０８Ｂ、インターフェース
部１０３及びシステムバス２０を介して外部メモリボー
ド３０との間で読み出しまたは書き込みを行うことによ
り、デュアルポートＲＡＭ１１１と外部メモリボード３
０との間のＤＭＡ転送を実行させる。
【００１９】以上のように、本実施例では、デュアルポ
ートＲＡＭ１１１内のプログラム及びＤＭＡ転送情報を
用いて、ＤＭＡＣとしてのサブプロセッサ１０１Ｂがも
っぱらＤＭＡ転送を行わせ、メインプロセッサ１０１Ａ
はサブプロセッサ１０１Ｂのリセット制御、デュアルポ
ートＲＡＭ１１１へのプログラムロード、ＤＭＡ転送情
報の格納等を行うほかは主機能処理を実行すればよいか
ら、メインプロセッサ１０１Ａにとっての負荷は第２の
従来技術よりも少なくなり、ＤＭＡ転送によって演算処
理装置本来の処理効率が低下する心配はない。
ートＲＡＭ１１１内のプログラム及びＤＭＡ転送情報を
用いて、ＤＭＡＣとしてのサブプロセッサ１０１Ｂがも
っぱらＤＭＡ転送を行わせ、メインプロセッサ１０１Ａ
はサブプロセッサ１０１Ｂのリセット制御、デュアルポ
ートＲＡＭ１１１へのプログラムロード、ＤＭＡ転送情
報の格納等を行うほかは主機能処理を実行すればよいか
ら、メインプロセッサ１０１Ａにとっての負荷は第２の
従来技術よりも少なくなり、ＤＭＡ転送によって演算処
理装置本来の処理効率が低下する心配はない。
【００２０】
【発明の効果】以上述べたように本発明によれば、サブ
プロセッサをＤＭＡＣとして動作させることでメインプ
ロセッサによる外部アクセスが不要になり、メインプロ
セッサの負荷が軽減されて装置の処理効率が改善され
る。また、ＤＭＡＣとして機能するサブプロセッサには
バイトスワップ等のデータ変換を行わせることができる
から、メインプロセッサの負荷を更に軽減させることが
可能になる。更に、サブプロセッサの実行プログラムを
共有メモリに格納することでサブプロセッサは固有のメ
モリを持つ必要がなくなり、第２の従来技術よりも簡単
かつ小規模な回路構成で効率の良いＤＭＡ転送を実現す
ることができる。
プロセッサをＤＭＡＣとして動作させることでメインプ
ロセッサによる外部アクセスが不要になり、メインプロ
セッサの負荷が軽減されて装置の処理効率が改善され
る。また、ＤＭＡＣとして機能するサブプロセッサには
バイトスワップ等のデータ変換を行わせることができる
から、メインプロセッサの負荷を更に軽減させることが
可能になる。更に、サブプロセッサの実行プログラムを
共有メモリに格納することでサブプロセッサは固有のメ
モリを持つ必要がなくなり、第２の従来技術よりも簡単
かつ小規模な回路構成で効率の良いＤＭＡ転送を実現す
ることができる。
【図１】本発明の実施例が適用される演算処理装置の概
略的な構成図である。
略的な構成図である。
【図２】第１の従来技術が適用される演算処理装置の概
略的な構成図である。
略的な構成図である。
【図３】第２の従来技術が適用される演算処理装置の概
略的な構成図である。
略的な構成図である。
１０ メインボード ２０ システムバス ３０ 外部メモリボード １０１Ａ メインプロセッサ １０１Ｂ サブプロセッサ １０３ インターフェース部 １０４Ａ 第１の制御回路 １０４Ｂ 第２の制御回路 １０８Ａ 第１の内部バス １０８Ｂ 第２の内部バス １０９ リセット回路 １１０ ＲＯＭ １１１ デュアルポートＲＡＭ（ＤＰ ＲＡＭ）
Claims (1)
- 【請求項１】 演算処理装置の主機能処理を実行するメ
インプロセッサと、ＤＭＡコントローラとして動作する
サブプロセッサと、これらのプロセッサ間に設けられか
つサブプロセッサの実行プログラムが格納される共有メ
モリとを備え、ＤＭＡ転送要求が発生した際に、メイン
プロセッサが共有メモリにＤＭＡ転送情報を格納すると
共に、サブプロセッサが、前記実行プログラム及びＤＭ
Ａ転送情報を用いて共有メモリと外部メモリとの間でＤ
ＭＡ転送を実行させることを特徴とするＤＭＡ転送方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18083493A JPH0713920A (ja) | 1993-06-25 | 1993-06-25 | Ｄｍａ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18083493A JPH0713920A (ja) | 1993-06-25 | 1993-06-25 | Ｄｍａ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713920A true JPH0713920A (ja) | 1995-01-17 |
Family
ID=16090179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18083493A Withdrawn JPH0713920A (ja) | 1993-06-25 | 1993-06-25 | Ｄｍａ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079583A1 (ja) * | 2003-03-05 | 2004-09-16 | Fujitsu Limited | データ転送制御装置およびdmaデータ転送制御方法 |
| KR100663384B1 (ko) * | 2005-12-30 | 2007-01-02 | 엠텍비젼 주식회사 | 메모리 인터페이스 장치 및 방법 |
-
1993
- 1993-06-25 JP JP18083493A patent/JPH0713920A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079583A1 (ja) * | 2003-03-05 | 2004-09-16 | Fujitsu Limited | データ転送制御装置およびdmaデータ転送制御方法 |
| US7415550B2 (en) | 2003-03-05 | 2008-08-19 | Fujitsu Limited | System and method for controlling DMA data transfer |
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