JPH0713786B2 - Color code conversion circuit - Google Patents
Color code conversion circuitInfo
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- JPH0713786B2 JPH0713786B2 JP62276023A JP27602387A JPH0713786B2 JP H0713786 B2 JPH0713786 B2 JP H0713786B2 JP 62276023 A JP62276023 A JP 62276023A JP 27602387 A JP27602387 A JP 27602387A JP H0713786 B2 JPH0713786 B2 JP H0713786B2
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- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、パーソナルコンピュータに用いて好適なカラ
ーコード変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a color code conversion circuit suitable for use in a personal computer.
（従来の技術） 最近、ポータブル・コンピュータの表示装置にLCD、（L
iquid Crystal Display）,PDP（Plasma Display Pane
l）等にフラットパネルディスプレィが用いられる様に
なった。しかしながらポータブル・コンピュータで使用
されるアプリケーションソフトウェアの多くはカラーCR
T（Cathode−Ray Tube）用に作られている。従ってモノ
クロ表示しか来ないフラットパネルディスプレィに、そ
のまま表表示する色の区別ができなくなってしまう。そ
こで１ドットを複数のドットで表示する疑似階調や階調
付フラットパネルディスプレィに表示する方法が用いら
れていた。(Prior Art) Recently, LCDs, (L
iquid Crystal Display), PDP (Plasma Display Pane
Flat panel displays have come to be used for l) etc. However, most of the application software used in portable computers is color CR.
Made for T (Cathode-Ray Tube). Therefore, it is impossible to distinguish the colors displayed on the flat panel display which only displays in monochrome. Therefore, a method of displaying one dot with a plurality of dots on a flat panel display with pseudo gradation or gradation has been used.
（発明が解決しようとする問題点） ところが前者に従えば、表示するドット数の数倍のドッ
トを持ったフラットパネルディスプレィが必要になる。
また後者の階調付フラットパネルディスプレィcm216階
調もの濃淡表示を行なうと隣接る濃淡の区別が出来なく
なり更には最も淡い表示が見えなくなってしまう。逆に
階調数を制限すると一つの階調に複数のカラーを割り合
てなければならず、従ってカラーを判別できない等の欠
点があった。(Problems to be Solved by the Invention) However, according to the former, a flat panel display having dots several times as many as the dots to be displayed is required.
In the latter case, when a flat panel display with gradation cm 2 16 gradations of gray scale is displayed, it becomes impossible to distinguish adjacent shades, and the lightest display becomes invisible. On the contrary, if the number of gradations is limited, a plurality of colors must be assigned to one gradation, so that there is a drawback that the colors cannot be distinguished.
本発明は上記欠点に鑑みてなされたものであり、カラー
CRT用表示コードを用いて階調付のフラットディスプレ
ィに表示する際、最も見やすい階調コードに自動変換す
るカラーコード変換回路を提供することを目的とする。The present invention has been made in view of the above drawbacks, and
An object of the present invention is to provide a color code conversion circuit that automatically converts a gradation code that is most readable when displaying it on a flat display with gradation using a CRT display code.
［発明の構成］ （問題点を解決するための手段） 本発明のカラーコード変換回路は、カラーデコーダと、
表示に同期して順次送られてくるカラーデータを保持す
るカラーセットレジスタと、このカラーセットレジスタ
出力をロードし、外部クロックに同期してシリアルデー
タに手換し、更にこれを入力データとしてフィードバッ
クしこの操作を１画面走査を終了する迄の間繰返すシフ
トレジスタと、最初のシリアル変換データでゲートされ
たクロックにてカウントを行ない１画面表示に使用され
たカラー数データをカウントするカラーカウンタと、次
のシリアル変換データでゲートされたクロックにより階
調コードを生成し、カラーカウンタにて検出したカラー
数データに従がい定間隔の階調コードに出力するカラー
コンバータと、このカラーコンバータ出力が書込まれ上
記カラーデータに対応して変換された階調コードを生成
出力するパレットレジスタで構成される。[Configuration of Invention] (Means for Solving Problems) A color code conversion circuit according to the present invention includes a color decoder,
The color set register that holds the color data sent sequentially in synchronization with the display and the output of this color set register are loaded and converted into serial data in synchronization with the external clock, and this is fed back as input data. A shift register that repeats this operation until one-screen scanning is completed, a color counter that counts the color number data used for one-screen display by counting with the clock gated by the first serial conversion data, and A color converter that generates a gradation code by a clock gated by the serial conversion data of and outputs the gradation code at regular intervals according to the color number data detected by the color counter, and this color converter output is written. Palette that generates and outputs the gradation code converted corresponding to the above color data Composed of a register.
（作用） 上記構成において、カラーセットレジスタはカラーデコ
ーダによりデコードされたカラーデータをラッチする。
シフトレジスタはカラーセットレジスタの出力をロード
しシリアル変換データを出力する。このシリアル変換デ
ータはシリアル入力データとしてフィードバックされて
おり次の画面走査終了信号によりロードされる迄繰り返
される。カラーカウンタは１回目のシリアル変換データ
でゲートされたカウンタクロックでカウントアップしこ
れによって１画面表示に用されたカラーの数を得、カラ
ーコンバータへ供給する。カラーコンバータは２回目の
シリアル変換データでゲートされたクロックに従がい階
調コードを生成し、カラーカウンタ出力によって定間隔
の階調コードを得、書替え可能なパレットレジスタへ書
込む。(Operation) In the above configuration, the color set register latches the color data decoded by the color decoder.
The shift register loads the output of the color set register and outputs serial conversion data. This serial conversion data is fed back as serial input data and is repeated until it is loaded by the next screen scanning end signal. The color counter counts up with the counter clock gated by the first serial conversion data to obtain the number of colors used for one-screen display, and supplies it to the color converter. The color converter generates a gradation code according to the clock gated by the second serial conversion data, obtains a gradation code at a constant interval by the color counter output, and writes the gradation code in the rewritable palette register.
このことにより隣接するカラーコードを一定の間隔をも
った階調コードに自動変換することが出来階調付フラッ
トパネルディスプレィの見易さが向上する。As a result, adjacent color codes can be automatically converted into gradation codes having a constant interval, and the visibility of the gradation-equipped flat panel display is improved.
（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例をすブロック図である。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.
図において11は外部より、Ｉ・Ｒ・Ｇ・Ｂで与えられる
ディスプレィの表示用カラーコードを解読するデコーダ
である。12はデコーダ11によるデコード結果に従がい１
画面に表示されるカラーコードを保持するカラーセット
レジスタである。13はカラーセットレジスタ12出力をシ
リアル変換するシフトレジスタである。15は１画面の表
示に使用されたカラー数によって、各カラーに対応する
階調コードの発生及び変換を行なうカラーコンバータ、
16は各カラーに対応する階調コードを保持するパレット
レジスタである。17は表示カラーに従ってパレットデー
タを選択するマルチプレクサ、18は各レジスタ及びカウ
ンタに対しタイミングパルスを発生供給するタイミング
ジェネレータである。In the figure, numeral 11 is a decoder which decodes a display color code given by I, R, G, B from the outside. 12 is according to the decoding result by the decoder 11 1
It is a color set register that holds the color code displayed on the screen. Reference numeral 13 is a shift register that serially converts the output of the color set register 12. 15 is a color converter for generating and converting a gradation code corresponding to each color according to the number of colors used for displaying one screen.
Reference numeral 16 is a palette register that holds a gradation code corresponding to each color. Reference numeral 17 is a multiplexer for selecting palette data according to the display color, and 18 is a timing generator for generating and supplying timing pulses to each register and counter.
第２図〜第７図は本発明実施例の動作を説明するために
引用した図であり、カラーセットタイミング、シリアル
変換タイミング、カラーカウンタタイミング、コードコ
ンバータタイミング、パレツトクロックタイミング、そ
してコード変換例のそれぞれを示す。FIGS. 2 to 7 are diagrams cited for explaining the operation of the embodiment of the present invention. Color set timing, serial conversion timing, color counter timing, code converter timing, palette clock timing, and code conversion example. Of each.
尚、図中、示された信号名（記号）は第１図のそれと合
致する。The signal names (symbols) shown in the figure match those in FIG.
以下、本発明実施例の動作ついて詳細に説明する。ま
ず、外部よりカラーコード（I,R,G,B）信号が入力され
る。カラーコーダ11はこれをデコードし、カラーデータ
（Color 15−０）を出力する。カラーセットレジスタ12
は、16色のカラーデータ（Color 15−０）にそれぞれ対
応する16個のレジスタ（CSR 15−０）で構成され、１画
面スキャン毎に発生するフレームエンド（FE）信号間に
おいてクロック（CLOCK）信号に同期して順次送られて
くるカラーデータ（Color 15−０）をラッチする。また
このレジスタ12は一セットされると次のフレームエンド
信号FE）によってクリアされるまでその値を保持する。
第２図に１画面スキャン中にカラーデータとして、Colo
r 14,13,2,0が使用された場合、カラーセットレジスタ1
2のCSR 14,13,2,0がセットされるタイミングを示す。Hereinafter, the operation of the embodiment of the present invention will be described in detail. First, color code (I, R, G, B) signals are input from the outside. The color coder 11 decodes this and outputs color data (Color 15-0). Color set register 12
Is composed of 16 registers (CSR 15-0) corresponding to 16-color data (Color 15-0) respectively, and is a clock (CLOCK) between frame end (FE) signals generated at each screen scan. Latches the color data (Color 15-0) sent sequentially in synchronization with the signal. When this register 12 is set to one, it holds its value until it is cleared by the next frame end signal FE).
Fig. 2 shows Colo as color data during one screen scan.
Color set register 1 if r 14,13,2,0 is used
Indicates the timing when the 2nd CSR 14,13,2,0 is set.
次に、シフトレジスタ13は16ビットのパラレル／シリア
ル変換シフトレジスタでフレームエンド（FE）信号によ
ってカラーセットレジスタ12の出力（CSR 15−０）をロ
ードし、クロック（CLOCK）信号よってシリアル変換デ
ータ（SFT）を出力する。このシリアル変換データ（SF
T）はシリアル入力データとしてフィードバックされて
おり、次のフレーム・エンド（FE）信号によってロード
されるまで複数回繰り返される。第３図にカラーセット
レジスタ12のCSR 14,13,2,0がセットされている場合の
シリアル変換タイミングを示す。カラーカウンタ14は、
一画面の表示に使用されたカラーの数を検出するための
４ビットのバイナリィカウンタであり、１回目のシリア
ル変換データでゲートされたカウンタクロック（CUNTC
K）でカウントアップし、フレームエンド（FE）によっ
てクリアされる。これによって一画面の表示に使用され
たカラーの数がCA3−０として出力される。第４図にシ
リアル変換データ（SFT）としてカラー14,13,2,0が送ら
れて来た時のタイミングジェネレータ18で生成されるカ
ウンタクロック（CUNTCK）とCA3−０に使用カラー数が
出力されるカウンタ・タイミングを示す。Next, the shift register 13 is a 16-bit parallel / serial conversion shift register that loads the output (CSR 15-0) of the color set register 12 with a frame end (FE) signal, and serially converts data (CSR 15-0) with a clock (CLOCK) signal. SFT) is output. This serial conversion data (SF
T) is fed back as serial input data and is repeated multiple times until loaded by the next frame end (FE) signal. FIG. 3 shows the serial conversion timing when CSR 14,13,2,0 of the color set register 12 is set. The color counter 14
This is a 4-bit binary counter for detecting the number of colors used to display one screen, and a counter clock (CUNTC) gated by the first serial conversion data.
K) counts up and is cleared by the frame end (FE). As a result, the number of colors used to display one screen is output as CA3-0. In Fig. 4, the counter clock (CUNTCK) generated by the timing generator 18 when the colors 14, 13, 2, 0 are sent as serial conversion data (SFT) and the number of colors used are output to CA3-0. Counter timing.
カラーコンバータ15は１画面の表示に使用されたカラー
に対して階調コードを発生するコードコンバータで４ビ
ットのバイナリィカウンタとコード・ローテイタから成
る。バイナリィカウンタは２回目のシリアル変換データ
でゲートされたコード・コンバータ・クロック（CCCK）
でカウントダウンすることによって階調コードを発生
し、フレーム・エンド（FE）信号によってクリアされ
る。この階調コードは順次カウント・ダウンするだけな
ので隣接したコードを発生る。そこでカラーカウンタ14
で検出したカラー数が４以下である時には２ビットのロ
ーテントを行ないカラー数が８以下である時は１ビット
のローテントを行なうとによって一定間隔の階調コード
が得られる。更に、この階調コードはシリアル変換デー
タによってゲートされる。第５図は、シリアル変換デー
タ（SFT）としてカラー14,13,2,0が送られて来た時のタ
イミングジェネレータ18で生成されるコード・コンバー
タ・クロック（CCCK）とバイナリカウンタの出力とコー
ドローティタの出力及びシリアル変換データでゲートさ
れた出力のタイミングが示されている。The color converter 15 is a code converter that generates a gradation code for a color used for displaying one screen, and includes a 4-bit binary counter and a code rotator. Binary counter is code converter clock (CCCK) gated by the second serial conversion data
A gradation code is generated by counting down at and is cleared by the frame end (FE) signal. Since this gradation code only counts down sequentially, adjacent codes are generated. So color counter 14
When the number of colors detected in 4 is 4 or less, a 2-bit low tent is performed, and when the number of colors is 8 or less, a 1-bit low tent is performed to obtain gradation codes at regular intervals. Further, this gradation code is gated by the serial conversion data. Figure 5 shows the code converter clock (CCCK) and the output of the binary counter and the code generated by the timing generator 18 when the colors 14, 13, 2, 0 are sent as serial conversion data (SFT). The timing of the output of the rotator and the output gated with the serial conversion data is shown.
パレットレジスタ16は各カラーに対応し、階調コードを
保持するための４ビットレジスタ16個から成る。このレ
ジスタ16への書き込みは、コードコンバータの出力（CC
3−０）を入力データとしタイミングジェネレータ18で
２回目のシリアル変換データに同期したパレット・クロ
ック（PACK 15−00）によって順次書き込まれる。第６
図にパレット・クロックの発生タイミングを示す。マル
チプレクサ17は、カラー（Color 15−０）に対応するパ
レットレジスタ16出力を選択するもので階調コード（G3
−G0）を出力する。The palette register 16 corresponds to each color and is composed of 16 4-bit registers for holding gradation codes. Writing to this register 16 outputs the code converter (CC
3-0) as input data, and the timing generator 18 sequentially writes by the palette clock (PACK 15-00) synchronized with the second serial conversion data. Sixth
The figure shows the generation timing of the palette clock. The multiplexer 17 selects the output of the palette register 16 corresponding to the color (Color 15-0) and uses the gradation code (G3
-G0) is output.
第７図は一画面の表示に４色使用されている場合のコー
ド変換の例を表示形式で示したものであり、カラー・コ
ード14,13,2,0は階調コード15,11,7,0にそれぞれ変換さ
れることがわかる。Fig. 7 shows an example of code conversion in the display format when four colors are used for display on one screen. Color code 14,13,2,0 is gradation code 15,11,7 It can be seen that they are converted to 0, respectively.
［発明の効果］ 以上説明の様に本発明に従えば以下に列挙する効果が得
られ、本発明は表示に使用されたカラー数が少ない場合
において特に有用である。[Effects of the Invention] As described above, according to the present invention, the effects listed below can be obtained, and the present invention is particularly useful when the number of colors used for display is small.
（１）隣接するカラーコードを一定間隔をもった階調コ
ードに自動変換することができる。(1) Adjacent color codes can be automatically converted into gradation codes having a constant interval.
（２）表示が淡い階調コードに変換され見えなくなるの
を自動的に避けることができる。(2) It is possible to automatically prevent the display from being converted into a light gradation code and becoming invisible.
第１図は本発明の実施例を示すブロック図、第２図〜第
７図は本発明実施例の動作を説明するために引用した図
であり、カラーセットタイミング、シリアル変換タイミ
ング、カラーカウンタタイミング、コードコンバータタ
イミング、パレットクロックタイミング、そしてコード
変換例のそれぞれを示す。 11……カラーデコーダ、12……カラーセットレジスタ、
13……シフトレジスタ、14……カラーカウンタ、15……
カラーコンバータ、16……パレットレジスタ、17……マ
ルチプレクサ、18……タイミングジェネレータ。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIGS. 2 to 7 are diagrams cited for explaining the operation of the embodiment of the present invention. Color set timing, serial conversion timing, color counter timing. , Code converter timing, palette clock timing, and code conversion examples are shown. 11 …… Color decoder, 12 …… Color set register,
13 …… Shift register, 14 …… Color counter, 15 ……
Color converter, 16 ... Palette register, 17 ... Multiplexer, 18 ... Timing generator.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/06 8121−5Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location G09G 5/06 8121-5G
Claims (1)
示を行うモノクロディスプレイに於いて、 カラー階調コードを保持するメモリと、 前記メモリから前記カラー階調コードを読み出し色を表
すカラーデータに解読して、前記ディスプレイの一画面
分のカラーデータの数を検出する検出手段と、 前記検出手段の検出結果に基づき、所定間隔の階調レベ
ル差を有するモノクロ階調コードを発生する手段と、 前記解読されたカラーデータの出力に基づき、前記発生
手段から出力されたモノクロ階調コードを選択し、前記
モノクロディスプレイへ出力する手段と、 を具備することを特徴とするカラーコード変換回路。1. A monochrome display that performs monochrome display based on a monochrome gradation code, a memory that holds the color gradation code, and the color gradation code that is read from the memory and decoded into color data representing a color. Detecting means for detecting the number of color data for one screen of the display; means for generating a monochrome gradation code having a gradation level difference of a predetermined interval based on the detection result of the detecting means; Means for selecting a monochrome gradation code output from the generating means based on the output of the generated color data and outputting to the monochrome display.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276023A JPH0713786B2 (en) | 1987-10-31 | 1987-10-31 | Color code conversion circuit |
| US07/675,112 US5148518A (en) | 1987-10-31 | 1991-03-25 | Computer system with monochrome display unit capable of converting color code to gradation code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276023A JPH0713786B2 (en) | 1987-10-31 | 1987-10-31 | Color code conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01118191A JPH01118191A (en) | 1989-05-10 |
| JPH0713786B2 true JPH0713786B2 (en) | 1995-02-15 |
Family
ID=17563716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276023A Expired - Lifetime JPH0713786B2 (en) | 1987-10-31 | 1987-10-31 | Color code conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713786B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3075567B2 (en) * | 1990-07-18 | 2000-08-14 | 株式会社日立製作所 | Gradation conversion method |
| US10602026B2 (en) * | 2017-06-20 | 2020-03-24 | Fuji Xerox Co., Ltd. | Image processing apparatus, image processing method, and non-transitory computer readable medium |
-
1987
- 1987-10-31 JP JP62276023A patent/JPH0713786B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01118191A (en) | 1989-05-10 |
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