JPS6322594B2 - - Google Patents
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- JPS6322594B2 JPS6322594B2 JP57231362A JP23136282A JPS6322594B2 JP S6322594 B2 JPS6322594 B2 JP S6322594B2 JP 57231362 A JP57231362 A JP 57231362A JP 23136282 A JP23136282 A JP 23136282A JP S6322594 B2 JPS6322594 B2 JP S6322594B2
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキヤラクタデイスプレイ装置、グラフ
イツクデイスプレイ装置等の表示装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to display devices such as character display devices and graphic display devices.
従来例の構成とその問題点
従来の横スクロール表示を行なう場合に用いら
れていた装置の例を第１図に示す。同期信号発生
部１より表示ドツトクロツク信号DCLK、水平同
期信号HDおよび垂直同期信号VDを発生させて
水平カウンタ２、垂直カウンタ３に供給し、この
２種のカウンタは、演算制御部４によつて情報が
書込まれた表示メモリ５の読出しアドレス信号を
出力する。表示メモリ５より読出された並列信号
ａは、並直変換部６により表示ドツトクロツク単
位の直列の表示信号ｂに変換され、シフトレジス
タ７に出力される。シフトレジスタ７の出力は、
水平カウンタ２の出力により水平表示位置を設定
される水平表示位置設定回路８の出力と、同期信
号発生部１の出力と、さらに演算制御部４からの
信号とで制御される読出し制御部９によつて、シ
フトタイミングあるいはシフトレジスタ７の出力
端子の選択とが行なわれてCRTデイスプレイ１
０上に表示され、さらに読出し制御部９の出力を
変更していくことで得られるシフト信号ｃにより
横スクロール表示が行なわれる。Configuration of Conventional Example and Its Problems An example of a device used for performing a conventional horizontal scroll display is shown in FIG. A synchronization signal generator 1 generates a display dot clock signal DCLK, a horizontal synchronization signal HD, and a vertical synchronization signal VD and supplies them to a horizontal counter 2 and a vertical counter 3. A read address signal for the display memory 5 in which is written is output. The parallel signal a read out from the display memory 5 is converted into a serial display signal b in units of display dot clocks by the parallel-to-serial converter 6, and is output to the shift register 7. The output of shift register 7 is
The readout control section 9 is controlled by the output of the horizontal display position setting circuit 8 whose horizontal display position is set by the output of the horizontal counter 2, the output of the synchronization signal generation section 1, and the signal from the arithmetic control section 4. Therefore, the shift timing or the output terminal of the shift register 7 is selected, and the CRT display 1
0, and a horizontal scroll display is performed by a shift signal c obtained by further changing the output of the readout control section 9.
第２図にこれらの信号のタイムチヤートを示
す。表示区間信号は水平方向の表示区間を示す信
号である。 FIG. 2 shows a time chart of these signals. The display section signal is a signal indicating a display section in the horizontal direction.
第１図、第２図からも明らかな様に、従来例で
は表示メモリ５の読出し信号は表示区間信号に対
し一意的に決定される。このため表示区間信号に
対し表示信号をビツト単位で移動させるためシフ
トレジスタ７を用いていた。 As is clear from FIGS. 1 and 2, in the conventional example, the readout signal of the display memory 5 is uniquely determined with respect to the display period signal. For this reason, a shift register 7 is used to shift the display signal bit by bit with respect to the display section signal.
この様な方法では、表示信号に対してシフト処
理を行なつているので、複数個からなる表示メモ
リを同時に読出しこれを合成して表示する場合に
は、各表示メモリより読出される各表示信号に対
し、一旦バツフアレジスタにセツトして並直変換
するとか、複数個のシフトレジスタによる処理を
行なわなければならず、多大のハードウエア構成
を必要としていた。さらに、多くの表示メモリか
らなる階調表示を行なう場合などには、さらに多
くのハードウエア構成が必要となる。 In such a method, shift processing is performed on the display signals, so when reading out multiple display memories at the same time and combining them for display, each display signal read out from each display memory However, it is necessary to first set the data in a buffer register and perform parallel-to-serial conversion, or to perform processing using a plurality of shift registers, which requires a large hardware configuration. Furthermore, when performing gradation display using a large number of display memories, even more hardware configurations are required.
発明の目的
本発明は、少ない回路構成で、水平同期信号に
対して一意的に設定された水平表示開始位置に対
し水平表示アドレスレジスタの設定値を任意設定
することにより、水平表示開始位置に対してメモ
リ読出し位置をビツト単位で変化させて横スクロ
ールを実現できる表示装置を提供することを目的
としたものである。Purpose of the Invention The present invention enables the setting value of the horizontal display address register to be arbitrarily set for the horizontal display start position uniquely set with respect to the horizontal synchronization signal with a small circuit configuration. The object of the present invention is to provide a display device that can realize horizontal scrolling by changing the memory read position bit by bit.
発明の構成
本発明は、水平同期信号により一水平同期区間
毎にリセツトされ表示ドツトクロツク信号をカウ
ントする水平カウンタと、水平ブランキング区間
中に任意のアドレスをロードしこのアドレス値よ
り表示ドツトクロツク信号をカウントし表示メモ
リ読出しのアドレス信号を発生する水平アドレス
カウンタと、前記任意のアドレスを登録するレジ
スタと、水平ブランキング区間中に前記水平カウ
ンタの出力値と前記レジスタの設定値を比較し水
平アドレスカウンタのデータロードタイミング信
号を出力する手段とによつて構成され、前記レジ
スタの設定値を任意に選択することにより水平同
期信号により一意的に決まる水平カウンタのカウ
ント値に対し水平アドレスカウンタのアドレス出
力を任意に設定でき、横スクロール表示を容易に
実現できるようにしている。Structure of the Invention The present invention includes a horizontal counter that is reset every horizontal synchronization period by a horizontal synchronization signal and counts the display dot clock signal, and a horizontal counter that loads an arbitrary address during the horizontal blanking period and counts the display dot clock signal from this address value. A horizontal address counter that generates an address signal for display memory reading, a register that registers the arbitrary address, and a horizontal address counter that compares the output value of the horizontal counter and the set value of the register during the horizontal blanking interval. and a means for outputting a data load timing signal, and by arbitrarily selecting the setting value of the register, the address output of the horizontal address counter is arbitrarily determined for the count value of the horizontal counter that is uniquely determined by the horizontal synchronization signal. This allows for easy horizontal scrolling.
実施例の説明
以下本発明の実施例を図面に基づいて説明す
る。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described based on the drawings.
第３図、第４図は本発明の一実施例を示す構成
図である。 FIGS. 3 and 4 are configuration diagrams showing one embodiment of the present invention.
同期信号発生部１は表示ドツトクロツク信号
DCLK、水平同期信号HD、垂直同期信号VDお
よび各種タイミング信号を発生する。水平カウン
タ２は前記水平同期信号HDによつて１水平同期
区間毎にリセツトされ、表示ドツトクロツク信号
DCLKをカウントし、水平表示位置設定回路８と
ロード信号発生部２０にカウント値を出力する。
垂直カウンタ３は、垂直同期信号VDによつて１
垂直同期区間毎にリセツトされ、水平同期信号
HDをカウントし、表示メモリ５の垂直アドレス
部のアドレス信号を出力する。演算制御部４は表
示メモリ５には表示すべき情報を、レジスタ３０
には表示メモリ５の有す任意アドレスを書込む。
表示メモリ５は既に述べた様に演算制御部４によ
つて表示すべき情報が記憶されている。水平表示
位置設定回路８は、水平カウンタ２の出力により
水平表示開始位置と水平表示終了位置を規定し、
水平表示区間を示すHDSP信号を出力する。ロー
ド信号発生部２０は、水平カウンタ２の出力の範
囲内でかつリセツト後の該カウント値が水平ブラ
ンキング区間の任意に設定された時点で、レジス
タ３０に設定された任意アドレスの下位ビツトと
の一致点を検出して、水平アドレスカウンタ４０
に対するロード信号を発生し、水平アドレスカウ
ンタ４０は、レジスタ３０の任意アドレス値をロ
ードしてこのアドレス値からカウントを開始す
る。ロード信号発生部２０は下位ビツト検出器２
１、検出区間設定部２２およびロード信号発生ゲ
ート２３で構成され、水平アドレスカウンタ４０
は３ビツトカウンタ４１と５ビツトカウンタ４２
で構成されている。 The synchronization signal generator 1 generates a display dot clock signal.
Generates DCLK, horizontal synchronization signal HD, vertical synchronization signal VD, and various timing signals. The horizontal counter 2 is reset every horizontal synchronization period by the horizontal synchronization signal HD, and is reset by the display dot clock signal.
It counts DCLK and outputs the count value to the horizontal display position setting circuit 8 and load signal generation section 20.
Vertical counter 3 is set to 1 by vertical synchronizing signal VD.
It is reset every vertical synchronization period, and the horizontal synchronization signal
HD is counted and an address signal of the vertical address section of the display memory 5 is output. The arithmetic control unit 4 stores information to be displayed in the display memory 5 and in the register 30.
An arbitrary address held in the display memory 5 is written into.
As already mentioned, the display memory 5 stores information to be displayed by the arithmetic control section 4. The horizontal display position setting circuit 8 defines a horizontal display start position and a horizontal display end position based on the output of the horizontal counter 2.
Outputs an HDSP signal indicating the horizontal display section. The load signal generator 20 outputs a signal between the lower bits of the arbitrary address set in the register 30 within the range of the output of the horizontal counter 2 and when the count value after reset is set arbitrarily in the horizontal blanking interval. Detecting a matching point, the horizontal address counter 40
The horizontal address counter 40 loads an arbitrary address value of the register 30 and starts counting from this address value. The load signal generator 20 is connected to the lower bit detector 2.
1. Consists of a detection interval setting section 22 and a load signal generation gate 23, and a horizontal address counter 40
is a 3-bit counter 41 and a 5-bit counter 42
It consists of
本実施例では、表示メモリ５を８ビツト単位読
出しとしたので、水平アドレスカウンタ４０は下
位３ビツトを除く上位ビツトをアドレスカウント
出力としている。ロード信号発生部２０は検出区
間設定部２２において下位ビツトの検出区間を規
定する信号DPを出力し、下位ビツト検出器２１
の出力LBSとの論理積をロード信号発生ゲート
２３で検出し、ロードパルスLPとして水平アド
レスカウンタ４０に出力する。水平アドレスカウ
ンタ４０の３ビツトカウンタ４１は“000”（２進
数）、５ビツトカウンタ４２はレジスタ３０の上
位の設定アドレス値をロードされ、この値よりカ
ウントを開始する。表示メモリ５より読出された
並列信号は、表示ドツトクロツク信号DCLKによ
り並直変換部６で直列信号に変換され、信号整形
部５０で有効表示区間のみに限定され、CRTデ
イスプレイ１０の画面上に表示される。 In this embodiment, since the display memory 5 is read out in units of 8 bits, the horizontal address counter 40 outputs the upper bits excluding the lower 3 bits as an address count output. The load signal generating section 20 outputs a signal DP that defines the detection section of the lower bit in the detection section setting section 22, and outputs a signal DP that defines the detection section of the lower bit.
The AND with the output LBS of is detected by the load signal generation gate 23 and outputted to the horizontal address counter 40 as a load pulse LP. The 3-bit counter 41 of the horizontal address counter 40 is loaded with "000" (binary number), and the 5-bit counter 42 is loaded with the upper setting address value of the register 30, and starts counting from this value. The parallel signal read from the display memory 5 is converted into a serial signal by the parallel to serial converter 6 in response to the display dot clock signal DCLK, and is limited to an effective display section by the signal shaping unit 50 and displayed on the screen of the CRT display 10. Ru.
第３図、第４図で説明した信号のタイミングチ
ヤートを第５図に示す。水平表示区間を示す
HDSP信号は、水平同期信号HDに一意的に規定
される。水平アドレスカウンタ４０出力は、レジ
スタ３０に設定されるアドレス値の下位３ビツト
で読出し位置をビツト単位で設定でき、上位５ビ
ツトで、水平アドレスカウンタ４０のロードアド
レス値を設定することができる。このことによ
り、水平アドレスカウンタ３０の出力がHDSP信
号の立上り位置で任意に設定でき、垂直のブラン
キング区間でレジスタ３０の設定値を都度変化さ
せることによつて表示ドツト単位に容易に横スク
ロールを実現することができる。 FIG. 5 shows a timing chart of the signals explained in FIGS. 3 and 4. Indicates horizontal display section
The HDSP signal is uniquely defined as the horizontal synchronization signal HD. For the output of the horizontal address counter 40, the lower three bits of the address value set in the register 30 can be used to set the read position in bit units, and the higher five bits can be used to set the load address value of the horizontal address counter 40. As a result, the output of the horizontal address counter 30 can be set arbitrarily at the rising position of the HDSP signal, and by changing the set value of the register 30 each time in the vertical blanking interval, horizontal scrolling can be easily performed in display dot units. It can be realized.
本実施例は、表示メモリが８ビツト並列出力の
場合であるが、その他のビツト構成を採るとき
は、DPの“１”の区間、LBSの周期および水平
アドレスカウンタ出力を構成するビツト周期に設
定すればよく、本発明に含まれることは言うまで
もない。 In this example, the display memory outputs 8 bits in parallel, but when using other bit configurations, the bit period that constitutes the DP "1" period, the LBS period, and the horizontal address counter output is set. Needless to say, it is included in the present invention.
発明の効果
以上本発明では、水平表示区間に対し、表示メ
モリの読出し位置、読出しアドレスを任意に設定
できるので、少ない回路構成により容易な横スク
ロール表示が可能となり、あわせて表示メモリの
読出しアドレスに対して処理を行なうため、複数
の表示メモリを用いた表示を行なう場合でも、横
スクロール表示のための回路を新たに増設するこ
となく、表示メモリの読出し開始アドレスをレジ
スタの設定値で変化させるだけで変更でき、横ス
クロール表示を可能にできるという極めてすぐれ
た効果を得ることができる。Effects of the Invention As described above, in the present invention, since the readout position and readout address of the display memory can be arbitrarily set for the horizontal display section, easy horizontal scrolling display is possible with a small circuit configuration. Therefore, even when displaying using multiple display memories, there is no need to add a new circuit for horizontal scrolling display, just change the readout start address of the display memory using the register setting value. This can be changed with , and the extremely excellent effect of enabling horizontal scrolling display can be obtained.
第１図は従来例の構成図、第２図はそのタイミ
ングチヤート、第３図は本発明の一実施例を示す
構成図、第４図はその要部構成図、第５図はその
タイミングチヤートである。
１……同期信号発生部、２……水平カウンタ、
３……垂直カウンタ、４……演算制御部、５……
表示メモリ、６……並直変換部、８……水平表示
位置設定回路、２０……ロード信号発生部、２１
……下位ビツト検出器、２２……検出区間設定
部、２３……ロード信号発生ゲート、４０……水
平アドレスカウンタ、４１……３ビツトカウン
タ、４２……５ビツトカウンタ。
Fig. 1 is a block diagram of a conventional example, Fig. 2 is a timing chart thereof, Fig. 3 is a block diagram showing an embodiment of the present invention, Fig. 4 is a block diagram of its main parts, and Fig. 5 is a timing chart thereof. It is. 1... Synchronization signal generator, 2... Horizontal counter,
3... Vertical counter, 4... Arithmetic control unit, 5...
Display memory, 6...Parallel-to-serial conversion section, 8...Horizontal display position setting circuit, 20...Load signal generation section, 21
... lower bit detector, 22 ... detection period setting section, 23 ... load signal generation gate, 40 ... horizontal address counter, 41 ... 3-bit counter, 42 ... 5-bit counter.
Claims (1)
ン方式による同期信号に同期させて読出し、陰極
線管等のデイスプレイに表示する表示装置であつ
て、水平同期信号に同期し、表示ドツトクロツク
信号をカウントする水平カウンタと、前記水平カ
ウンタの出力値に対し１ビツト単位で出力値を変
化させることができる表示メモリ読出し用の水平
アドレスカウンタと、前記水平アドレスカウンタ
の任意の有効カウント開始アドレスを設定するた
めのレジスタと、水平ブランキング区間中に前記
水平カウンタの出力値と前記レジスタの設定値を
比較し、水平アドレスカウンタのデータロードタ
イミング信号を出力して水平アドレスカウンタの
出力値を一意的に設定するための手段とを有する
表示装置。1. A display device that reads information stored in a display memory in synchronization with a raster scan synchronization signal and displays it on a display such as a cathode ray tube, and a horizontal counter that synchronizes with the horizontal synchronization signal and counts display dot clock signals. a horizontal address counter for reading display memory that can change the output value in units of 1 bit with respect to the output value of the horizontal counter; and a register for setting an arbitrary valid count start address of the horizontal address counter. , means for comparing the output value of the horizontal counter and the set value of the register during a horizontal blanking interval, and outputting a data load timing signal of the horizontal address counter to uniquely set the output value of the horizontal address counter. A display device having:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231362A JPS59121091A (en) | 1982-12-27 | 1982-12-27 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231362A JPS59121091A (en) | 1982-12-27 | 1982-12-27 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121091A JPS59121091A (en) | 1984-07-12 |
| JPS6322594B2 true JPS6322594B2 (en) | 1988-05-12 |
Family
ID=16922427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231362A Granted JPS59121091A (en) | 1982-12-27 | 1982-12-27 | Display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121091A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61277991A (en) * | 1985-05-30 | 1986-12-08 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | Smooth scrolling method and apparatus |
| JPS62296191A (en) * | 1986-06-16 | 1987-12-23 | 富士ゼロックス株式会社 | Scroll controller for display unit |
-
1982
- 1982-12-27 JP JP57231362A patent/JPS59121091A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121091A (en) | 1984-07-12 |
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