JPH07134645A - 情報処理用条件コード生成装置 - Google Patents
情報処理用条件コード生成装置Info
- Publication number
- JPH07134645A JPH07134645A JP5280982A JP28098293A JPH07134645A JP H07134645 A JPH07134645 A JP H07134645A JP 5280982 A JP5280982 A JP 5280982A JP 28098293 A JP28098293 A JP 28098293A JP H07134645 A JPH07134645 A JP H07134645A
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- Japan
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- data
- circuit
- subtraction
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Abstract
(57)【要約】
【目的】パイプライン方式の情報処理装置において、固
定小数点データおよび浮動小数点データの比較判定また
は加減算時のオーバーフロー検出を実際の演算と並行し
て行う。 【構成】２つの浮動小数点データの桁合わせ後のデータ
のうち一方の指数部を、外部からの演算指示が浮動小数
点の加算または減算の時のみ“０”に置換する指数部置
換回路４を設け、その出力を条件コード生成回路５に入
力することにより、実際の演算を行うことなく比較判定
または加減算時のオーバーフロー検出を行う。
定小数点データおよび浮動小数点データの比較判定また
は加減算時のオーバーフロー検出を実際の演算と並行し
て行う。 【構成】２つの浮動小数点データの桁合わせ後のデータ
のうち一方の指数部を、外部からの演算指示が浮動小数
点の加算または減算の時のみ“０”に置換する指数部置
換回路４を設け、その出力を条件コード生成回路５に入
力することにより、実際の演算を行うことなく比較判定
または加減算時のオーバーフロー検出を行う。
Description
【０００１】
【産業上の利用分野】本発明は情報処理用条件コード生
成装置に関する。
成装置に関する。
【０００２】
【従来の技術】従来の情報処理用条件コード生成装置
は、例えば、特公昭５５−１７９７６号公報や特公昭５
６−２９３０３号公報に記載されているように演算と並
行して、２つのオペランドのビット毎の比較により、固
定小数点データ／浮動小数点データの比較判定や固定小
数点データの加減算時のオーバーフロー検出をして条件
コードを生成するようにしている。
は、例えば、特公昭５５−１７９７６号公報や特公昭５
６−２９３０３号公報に記載されているように演算と並
行して、２つのオペランドのビット毎の比較により、固
定小数点データ／浮動小数点データの比較判定や固定小
数点データの加減算時のオーバーフロー検出をして条件
コードを生成するようにしている。
【０００３】
【発明が解決しようとする課題】この従来の条件コード
生成装置では、情報処理装置で頻繁に実行される浮動小
数点データの加減算命令のオーバーフロー検出ができな
いという問題がある。ここに、条件コードとは演算の結
果としてのオペランドの大小比較結果、正負の別，オー
バーフローの有無等をコード化した処理上の条件をい
う。
生成装置では、情報処理装置で頻繁に実行される浮動小
数点データの加減算命令のオーバーフロー検出ができな
いという問題がある。ここに、条件コードとは演算の結
果としてのオペランドの大小比較結果、正負の別，オー
バーフローの有無等をコード化した処理上の条件をい
う。
【０００４】本発明の目的は、固定小数点データ／浮動
小数点データの比較判定および固定小数点データの加減
算時のオーバーフロー検出に加え、浮動小数点データの
加減算時のオーバーフロー検出を、実際に演算動作と並
行して同時に行う情報処理用条件コード生成装置を提供
することにある。
小数点データの比較判定および固定小数点データの加減
算時のオーバーフロー検出に加え、浮動小数点データの
加減算時のオーバーフロー検出を、実際に演算動作と並
行して同時に行う情報処理用条件コード生成装置を提供
することにある。
【０００５】
【課題を解決するための手段】このため本発明の装置
は、正規化された浮動小数点データの加減算命令を処理
するパイプライン方式の情報処理装置における情報処理
用条件コード生成装置において、２つの演算データを桁
合わせ処理する桁合わせ回路と、浮動小数点演算が指示
されると、前記２つの演算データのうち一方のデータの
指数部を“０”の値に置換して出力し、もう一方のデー
タはそのまま出力する指数置換回路と、浮動小数点演算
が指示されると、前記桁合わせ回路が出力する２つのデ
ータの各ビット毎のデータパターンを分類し、その結果
から条件コードを生成する条件コード生成回路を有する
ことを特徴とする。
は、正規化された浮動小数点データの加減算命令を処理
するパイプライン方式の情報処理装置における情報処理
用条件コード生成装置において、２つの演算データを桁
合わせ処理する桁合わせ回路と、浮動小数点演算が指示
されると、前記２つの演算データのうち一方のデータの
指数部を“０”の値に置換して出力し、もう一方のデー
タはそのまま出力する指数置換回路と、浮動小数点演算
が指示されると、前記桁合わせ回路が出力する２つのデ
ータの各ビット毎のデータパターンを分類し、その結果
から条件コードを生成する条件コード生成回路を有する
ことを特徴とする。
【０００６】
【実施例】本発明の一実施例を示す図１を参照すると、
本実施例は第１のオペランドレジスタ１，第２のオペラ
ンドレジスタ２，桁合わせ回路３，指数部置換回路４，
条件コード生成回路５，条件コードレジスタ６，符号制
御回路７，演算器８，指数部の中間結果レジスタ９，仮
数の中間結果レジスタ１０，正規化回路１１および演算
結果レジスタ１２から構成されている。
本実施例は第１のオペランドレジスタ１，第２のオペラ
ンドレジスタ２，桁合わせ回路３，指数部置換回路４，
条件コード生成回路５，条件コードレジスタ６，符号制
御回路７，演算器８，指数部の中間結果レジスタ９，仮
数の中間結果レジスタ１０，正規化回路１１および演算
結果レジスタ１２から構成されている。
【０００７】本実施例では、便宜上、演算対象データは
正規化された３２ビットの浮動小数点データとする。こ
の３２ビットデータは、左から右へ０〜３１の番号がつ
けられている。またその形式は、最上位ビットが符号Ｓ
を表し（０：正または零、１：負）、第１ビットから第
７ビットが指数部Ｃを表し、第８ビットから第３１ビッ
トが仮数Ｍを表し、仮想小数点が第７ビットと第８ビッ
トの間にあるものとする。この浮動小数点データの値Ｖ
は Ｖ＝（−１）S ×１６C-64×．Ｍ で表されるものとする。
正規化された３２ビットの浮動小数点データとする。こ
の３２ビットデータは、左から右へ０〜３１の番号がつ
けられている。またその形式は、最上位ビットが符号Ｓ
を表し（０：正または零、１：負）、第１ビットから第
７ビットが指数部Ｃを表し、第８ビットから第３１ビッ
トが仮数Ｍを表し、仮想小数点が第７ビットと第８ビッ
トの間にあるものとする。この浮動小数点データの値Ｖ
は Ｖ＝（−１）S ×１６C-64×．Ｍ で表されるものとする。
【０００８】第１のオペランドレジスタ１および第２の
オペランドレジスタ２は外部からの演算対象データを格
納する。桁合わせ回路３は、第１のオペランドレジスタ
１と第２のオペランドレジスタ２の内容により、指数部
が大きい方のオペランドにもう一方のオペランドの桁を
合わせる動作を行い、大きい方の指数部と、２つのオペ
ランドの桁合わせ後の仮数を出力する（順に出力１、出
力２、出力３とする）。
オペランドレジスタ２は外部からの演算対象データを格
納する。桁合わせ回路３は、第１のオペランドレジスタ
１と第２のオペランドレジスタ２の内容により、指数部
が大きい方のオペランドにもう一方のオペランドの桁を
合わせる動作を行い、大きい方の指数部と、２つのオペ
ランドの桁合わせ後の仮数を出力する（順に出力１、出
力２、出力３とする）。
【０００９】指数部置換回路４は、外部からの演算指示
信号（固定小数点／浮動小数点の加算または減算または
比較）が「浮動小数点の加算または減算」の場合、桁合
わせ回路３の出力２の上位に“０”を７ビット付加した
データを出力し、同時に、桁合わせ回路３の出力１と出
力３を連結したデータを出力する。それ以外、すなわち
「固定小数点／浮動小数点の比較または固定小数点の加
減算」の場合、第１のオペランドレジスタ１の下３１ビ
ットを出力するのと同時に第２のオペランドレジスタ２
の下３１ビットを出力する。
信号（固定小数点／浮動小数点の加算または減算または
比較）が「浮動小数点の加算または減算」の場合、桁合
わせ回路３の出力２の上位に“０”を７ビット付加した
データを出力し、同時に、桁合わせ回路３の出力１と出
力３を連結したデータを出力する。それ以外、すなわち
「固定小数点／浮動小数点の比較または固定小数点の加
減算」の場合、第１のオペランドレジスタ１の下３１ビ
ットを出力するのと同時に第２のオペランドレジスタ２
の下３１ビットを出力する。
【００１０】条件コード生成回路５は、演算指示信号に
応じて、第１のオペランドレジスタ１の最上位ビット第
２のオペランドレジスタ２の最上位ビットと指数部置換
回路４の出力から、条件コードを生成する。この内部構
成は前述の特許公報等に記載されているとおりであり、
２つの３２ビット入力のビット毎の比較により、演算指
示信号に応じて比較判定または加減算時のオーバーフロ
ー検出を行う。条件コードレジスタ６は、条件コード生
成回路５の出力を条件コードとして格納するレジスタで
ある。
応じて、第１のオペランドレジスタ１の最上位ビット第
２のオペランドレジスタ２の最上位ビットと指数部置換
回路４の出力から、条件コードを生成する。この内部構
成は前述の特許公報等に記載されているとおりであり、
２つの３２ビット入力のビット毎の比較により、演算指
示信号に応じて比較判定または加減算時のオーバーフロ
ー検出を行う。条件コードレジスタ６は、条件コード生
成回路５の出力を条件コードとして格納するレジスタで
ある。
【００１１】符号制御回路７は、第１のオペランドレジ
スタ１の最上位ビットと第２のオペランドレジスタ２の
最上位ビットと演算指示信号に応じて演算器８に加算指
示または減算指示を出力する。演算器８は符号制御回路
７の指示により、桁合わせ回路３の出力２と出力３を演
算対象データとして実際に加算または減算を行う。な
お、固定小数点演算の場合には、当然、第１のオペラン
ドレジスタ１と第２のオペランドレジスタ２の出力が演
算器８に入力する（図１ではそのルートを省略してい
る）。
スタ１の最上位ビットと第２のオペランドレジスタ２の
最上位ビットと演算指示信号に応じて演算器８に加算指
示または減算指示を出力する。演算器８は符号制御回路
７の指示により、桁合わせ回路３の出力２と出力３を演
算対象データとして実際に加算または減算を行う。な
お、固定小数点演算の場合には、当然、第１のオペラン
ドレジスタ１と第２のオペランドレジスタ２の出力が演
算器８に入力する（図１ではそのルートを省略してい
る）。
【００１２】指数部の中間レジスタ９は、桁合わせ回路
３の出力１を格納する。仮数の中間結果レジスタ１０は
演算器８の出力を格納する。正規化回路１１は指数部の
中間結果レジスタ９と仮数の中間結果レジスタ１０を入
力とし、これらのデータの正規化処理を行う。演算結果
レジスタ１２は、正規化回路１１と符号制御回路７の出
力を演算結果として格納する。
３の出力１を格納する。仮数の中間結果レジスタ１０は
演算器８の出力を格納する。正規化回路１１は指数部の
中間結果レジスタ９と仮数の中間結果レジスタ１０を入
力とし、これらのデータの正規化処理を行う。演算結果
レジスタ１２は、正規化回路１１と符号制御回路７の出
力を演算結果として格納する。
【００１３】次に、本実施例の動作について説明する。
【００１４】はじめに、外部から第１のオペランドレジ
スタ１および第２のオペランドレジスタ２に演算対象と
なるデータが格納される。これら２つのオペランドは、
演算指示信号が「固定小数点／浮動小数点の比較または
固定小数点の加減算」の場合、指数部置換回路４をその
まま通過して条件コード生成回路５に入力される。一
方、演算指示信号が「浮動小数点の加算または減算」の
場合、これら２つのオペランドは桁合わせ回路３で桁合
わせされ、更に指数置換回路４で一方のオペランドの指
数部が“０”に置換され、条件コード生成回路５に入力
される。
スタ１および第２のオペランドレジスタ２に演算対象と
なるデータが格納される。これら２つのオペランドは、
演算指示信号が「固定小数点／浮動小数点の比較または
固定小数点の加減算」の場合、指数部置換回路４をその
まま通過して条件コード生成回路５に入力される。一
方、演算指示信号が「浮動小数点の加算または減算」の
場合、これら２つのオペランドは桁合わせ回路３で桁合
わせされ、更に指数置換回路４で一方のオペランドの指
数部が“０”に置換され、条件コード生成回路５に入力
される。
【００１５】条件コード生成回路５は指数部置換回路４
の出力と２つのオペランドの符号から、演算指示信号に
応じて比較判定または加減算時のオーバーフロー検出を
行い、条件コードを生成する。生成された条件コード
は、条件コードレジスタ６に格納される。条件コードレ
ジスタ６の出力は、例えば、パイプラインの後段にある
分岐判定回路に入力され、パイプラインの上流にある分
岐命令の分岐判定を行うために利用される。
の出力と２つのオペランドの符号から、演算指示信号に
応じて比較判定または加減算時のオーバーフロー検出を
行い、条件コードを生成する。生成された条件コード
は、条件コードレジスタ６に格納される。条件コードレ
ジスタ６の出力は、例えば、パイプラインの後段にある
分岐判定回路に入力され、パイプラインの上流にある分
岐命令の分岐判定を行うために利用される。
【００１６】以上説明した動作と並行して、実際の浮動
小数点データの演算が以下の様に実行される。第１のオ
ペランドレジスタ１の下３１ビットと第２のオペランド
レジスタ２の下３１ビットが桁合わせ回路３に入力さ
れ、第１のオペランドレジスタ１の最上位ビットと第２
のオペランドレジスタ２の最上位ビットが符号制御回路
７に入力される。演算器８が桁合わせ回路３の出力２お
よび出力３を入力とし、符号制御回路７の指示に応じて
実際に加算または減算を行う。
小数点データの演算が以下の様に実行される。第１のオ
ペランドレジスタ１の下３１ビットと第２のオペランド
レジスタ２の下３１ビットが桁合わせ回路３に入力さ
れ、第１のオペランドレジスタ１の最上位ビットと第２
のオペランドレジスタ２の最上位ビットが符号制御回路
７に入力される。演算器８が桁合わせ回路３の出力２お
よび出力３を入力とし、符号制御回路７の指示に応じて
実際に加算または減算を行う。
【００１７】桁合わせ回路３の出力１および演算器８の
出力は、それぞれ指数部の中間結果レジスタ９および仮
数の中間結果レジスタ１０に格納される。これと同じタ
イミングで条件コードレジスタ６には、この演算結果の
条件コードが既に生成されていることになる。指数部の
中間結果レジスタ９および仮数の中間結果レジスタ１０
の出力は更に正規化回路１１で正規化され、符号制御回
路７から出力される符号とともに演算結果レジスタ１２
に格納される。
出力は、それぞれ指数部の中間結果レジスタ９および仮
数の中間結果レジスタ１０に格納される。これと同じタ
イミングで条件コードレジスタ６には、この演算結果の
条件コードが既に生成されていることになる。指数部の
中間結果レジスタ９および仮数の中間結果レジスタ１０
の出力は更に正規化回路１１で正規化され、符号制御回
路７から出力される符号とともに演算結果レジスタ１２
に格納される。
【００１８】以上図１において説明したレジスタ、演算
器およびその他の論理回路等は従来の論理回路技術で容
易に実現できる。また、演算対象データのビット数を６
４ビットにするなど本実施例以外の構成でも、本発明の
原理を用いれば容易に実現できる。
器およびその他の論理回路等は従来の論理回路技術で容
易に実現できる。また、演算対象データのビット数を６
４ビットにするなど本実施例以外の構成でも、本発明の
原理を用いれば容易に実現できる。
【００１９】
【発明の効果】本発明による情報処理用条件コード生成
装置は、従来の固定小数点データ／浮動小数点データの
比較判定および固定小数点データの加減算時のオーバー
フロー検出に加え、浮動小数点データの加減算時のオー
バーフロー検出を実際の演算結果を待つことなく行える
ため、１マシンサイクルを従来に比べ短縮できたり分岐
命令の分岐判定が早くできる等の効果がある。
装置は、従来の固定小数点データ／浮動小数点データの
比較判定および固定小数点データの加減算時のオーバー
フロー検出に加え、浮動小数点データの加減算時のオー
バーフロー検出を実際の演算結果を待つことなく行える
ため、１マシンサイクルを従来に比べ短縮できたり分岐
命令の分岐判定が早くできる等の効果がある。
【図１】本発明の一実施例のブロック図である。
１ 第１のオペランドレジスタ ２ 第２のオペランドレジスタ ３ 桁合わせ回路 ４ 指数部置換回路 ５ 条件コード生成回路 ６ 条件コードレジスタ ７ 符号制御回路 ８ 演算器 ９ 指数部の中間結果レジスタ １０ 仮数の中間結果レジスタ １１ 正規化回路 １２ 演算結果レジスタ
Claims (2)
- 【請求項１】 正規化された浮動小数点データの加減算
命令を処理するパイプライン方式の情報処理装置におけ
る情報処理用条件コード生成装置において、 ２つの演算データを桁合わせ処理する桁合わせ回路と、 浮動小数点演算が指示されると、前記２つの演算データ
のうち一方のデータの指数部を“０”の値に置換して出
力し、もう一方のデータはそのまま出力する指数置換回
路と、 浮動小数点演算が指示されると、前記桁合わせ回路が出
力する２つのデータの各ビット毎のデータパターンを分
類し、その結果から条件コードを生成する条件コード生
成回路を有することを特徴とする情報処理用条件コード
生成装置。 - 【請求項２】 前記条件コードが前記演算データの比較
判定結果および加減算時のオーバーフローの有無を示す
ことを特徴とする請求項１記載の情報処理用条件コード
生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280982A JPH07134645A (ja) | 1993-11-10 | 1993-11-10 | 情報処理用条件コード生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280982A JPH07134645A (ja) | 1993-11-10 | 1993-11-10 | 情報処理用条件コード生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134645A true JPH07134645A (ja) | 1995-05-23 |
Family
ID=17632609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280982A Pending JPH07134645A (ja) | 1993-11-10 | 1993-11-10 | 情報処理用条件コード生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07134645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325230B2 (en) | 2003-11-05 | 2008-01-29 | Kabushiki Kaisha Toshiba | System for compiling source programs into machine language programs, a computer implemented method for the compiling and a computer program product for the compiling within the computer system |
| JP2016224596A (ja) * | 2015-05-28 | 2016-12-28 | 富士通株式会社 | 加減算器及び加減算器の制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04152422A (ja) * | 1990-10-17 | 1992-05-26 | Oki Electric Ind Co Ltd | メッセージ表示制御装置 |
-
1993
- 1993-11-10 JP JP5280982A patent/JPH07134645A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04152422A (ja) * | 1990-10-17 | 1992-05-26 | Oki Electric Ind Co Ltd | メッセージ表示制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325230B2 (en) | 2003-11-05 | 2008-01-29 | Kabushiki Kaisha Toshiba | System for compiling source programs into machine language programs, a computer implemented method for the compiling and a computer program product for the compiling within the computer system |
| JP2016224596A (ja) * | 2015-05-28 | 2016-12-28 | 富士通株式会社 | 加減算器及び加減算器の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |