JPH07134161A - Aging board considering testing board - Google Patents
Aging board considering testing boardInfo
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- JPH07134161A JPH07134161A JP5282316A JP28231693A JPH07134161A JP H07134161 A JPH07134161 A JP H07134161A JP 5282316 A JP5282316 A JP 5282316A JP 28231693 A JP28231693 A JP 28231693A JP H07134161 A JPH07134161 A JP H07134161A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、IC等の半導体素子の
エージングを行なうためのエージング用ボード、並び
に、各種のテストを行なうためのテスト用ボードに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an aging board for aging semiconductor elements such as ICs, and a test board for performing various tests.
【0002】[0002]
【従来の技術】半導体メモリをはじめとして、すべての
IC等の半導体素子は、かならず初期不良が出てくるも
ので、これをユーザーに渡してから不良が発生した場合
には致命的な問題となるので、この初期不良素子を取り
除くためにエージングを行っている。2. Description of the Related Art Initially, semiconductor devices such as semiconductor memories always have an initial defect. If a defect occurs after being handed over to a user, it becomes a fatal problem. Therefore, aging is performed to remove the initial defective element.
【0003】半導体素子の使用時間と不良発生率との関
係を、使用時間を横軸に、不良発生率を縦軸にとってグ
ラフに示すと、そのグラフの曲線は、丁度風呂桶の形と
なるので、この曲線を、バスタブ曲線と言っている。こ
のようなバスタブ曲線から分かるように、一般的に、半
導体素子は、常温(25°C〜30°C)で使用してい
ると、1000時間までの間に初期不良が現出し、30
万時間ぐらい以上で本当の寿命がくる。The relationship between the usage time of a semiconductor element and the failure occurrence rate is shown in a graph with the usage time on the horizontal axis and the failure occurrence rate on the vertical axis. The curve of the graph is exactly the shape of a bath tub. , This curve is called the bathtub curve. As can be seen from such a bathtub curve, generally, when a semiconductor device is used at room temperature (25 ° C. to 30 ° C.), an initial defect appears within 1000 hours, and
The real life comes to the end in about 10,000 hours or more.
【0004】したがって、常温にてエージングを行なう
のでは、そのエージングのためにほぼ1000時間とい
うような非常に長い時間を要してしまうことになる。そ
こで、一般に行われているエージングは、メモリの場合
で125°Cで行っており、1000時間でなく、ほぼ
50時間から90時間で済んでいる。Therefore, if the aging is performed at room temperature, it takes a very long time of about 1000 hours for the aging. Therefore, the aging that is generally performed is performed at 125 ° C. in the case of a memory, and it takes about 50 to 90 hours instead of 1000 hours.
【0005】このような半導体メモリ等のエージングを
行なうために、従来は、幅約300〜450mm、長さ約
500〜650mmの基板上に多数のICソケットをマト
リクス状に配設し、各ICソケットの端子への配線導体
を施したエージングボードを使用している。In order to perform such aging of a semiconductor memory or the like, conventionally, a large number of IC sockets are arranged in a matrix on a substrate having a width of about 300 to 450 mm and a length of about 500 to 650 mm. I am using an aging board with a wiring conductor to the terminal.
【0006】[0006]
【発明が解決しようとする課題】ところが、半導体メモ
リは、4年毎に4倍づつ高密度化が進み、1Mビット、
4Mビット時代を経て、今や16Mビットの時代となっ
ている。半導体メモリは、前述のように全数エージング
すると同時に、全数全ビット測定し、各判定項目につい
てのテストを行ない、判別しなければならない。したが
って、このようなテストを行なうためのテスターは、非
常に高価なものとなってしまっている上、一度にテスト
できる半導体素子の数にも限りがあった。However, the density of the semiconductor memory has been quadrupled every four years and the density of 1 Mbit,
After the 4M-bit era, it is now 16Mbit. As described above, all the semiconductor memories must be aged at the same time, and all the bits must be measured at the same time, and each judgment item must be tested and judged. Therefore, a tester for performing such a test is very expensive, and the number of semiconductor elements that can be tested at one time is limited.
【0007】一方、従来のエージングボードでは、でき
るだけ多くの半導体素子を一度にエージングできるよう
にするために、エージングボード一枚当り128個から
256個の半導体素子を装着できるようにしている。こ
のようなエージングボードは、前述したような寸法の比
較的に大きなものとなり、このような大きなボードで
は、入口側の波形が反射波と合成され、正確さを要求さ
れるテスト波形としては好ましくないものとなってしま
う。したがって、このようなエージングボードにて多数
の半導体素子をエージングした後に、このエージングボ
ードにそれら多数の半導体素子を装着したままで、前述
したようなテスターに掛けるわけにはいかなかった。こ
のため、従来においては、エージング後においては、エ
ージングボード上の各ICソケットから各半導体素子を
外して、テスト用ボードのICソケットへと各半導体素
子をいちいち装着しなおしてから、テスターへかけてテ
ストを行わなければならなかった。このように多数の半
導体素子をエージング後にいちいちテスト用のボードへ
と差し替えなければならないのでは、非常に面倒な手間
を要し、時間もかかってしまう。On the other hand, in the conventional aging board, 128 to 256 semiconductor elements can be mounted on each aging board so that as many semiconductor elements as possible can be aged at one time. Such an aging board has a relatively large size as described above, and with such a large board, the waveform on the entrance side is combined with the reflected wave, which is not preferable as a test waveform requiring accuracy. It becomes a thing. Therefore, after aging a large number of semiconductor elements with such an aging board, it was not possible to hang it on the tester as described above with the large number of semiconductor elements mounted on the aging board. Therefore, in the past, after aging, after aging, each semiconductor element was removed from each IC socket on the aging board, and each semiconductor element was reattached to the IC socket of the test board, and then mounted on the tester. I had to do a test. If a large number of semiconductor elements have to be replaced with test boards after aging in this way, it is very troublesome and time consuming.
【0008】そこで、一度にできるだけ多くの半導体素
子を装着してエージングを行え、エージング後に各半導
体素子を差し替える必要なく、しかも比較的に小さな基
板上にて正確にテストを行えるようなシステムが要望さ
れてきている。Therefore, there is a demand for a system in which as many semiconductor elements as possible can be mounted at the same time for aging, and it is not necessary to replace each semiconductor element after aging, and moreover, accurate testing can be performed on a relatively small substrate. Is coming.
【0009】本発明の目的は、このような要望に応えう
るような、テスト用ボードを考慮したエージングボード
を提供することである。An object of the present invention is to provide an aging board considering a test board, which can meet such a demand.
【0010】[0010]
【課題を解決するための手段】本発明の一つの特徴によ
れば、エージングおよびテストすべき半導体素子を接続
するための半導体素子ソケット、該半導体素子ソケット
の各端子への配線導体および該配線導体を終端する電気
コネクタを有した複数枚の分割ボードを備え、該各分割
ボードは、エージング時には、前記各電気コネクタを介
して相互に結合され、前記各配線導体をエージングに適
した状態に相互接続できるようになっており、テスト時
には、前記各電気コネクタを互いに分離することによ
り、前記各配線導体をテストに適した状態とすることが
できるようなエージングボードが提供される。According to one feature of the present invention, a semiconductor element socket for connecting a semiconductor element to be aged and tested, a wiring conductor to each terminal of the semiconductor element socket, and the wiring conductor. A plurality of divided boards each having an electric connector terminating at the time of aging, the divided boards are coupled to each other through the electric connectors during aging, and the wiring conductors are interconnected in a state suitable for aging. Thus, an aging board is provided which can make each of the wiring conductors in a state suitable for the test by separating the respective electrical connectors from each other at the time of the test.
【0011】本発明のもう一つの特徴によれば、前述し
たようなエージングボードの分割ボードの各々は、各半
導体素子ソケットの各端子と前記配線導体との間の接続
および分離を選択的に行えるようにするクリップ手段を
備える。According to another feature of the present invention, each of the divided boards of the aging board as described above can selectively connect and disconnect between each terminal of each semiconductor element socket and the wiring conductor. Clip means for doing so.
【0012】[0012]
【実施例】次に、添付図面に基づいて、本発明の実施例
について、本発明をより詳細に説明する。The present invention will now be described in more detail with reference to the accompanying drawings.
【0013】添付図面の図1は、本発明の一実施例とし
てのテスト用ボードを考慮したエージングボードを示す
概略斜視図であり、図2は、図1のエージングボードを
構成する分割ボードの一枚を示す概略斜視図である。図
1によく示されるように、この実施例のエージングボー
ド100は、同一構成の複数枚(図1には、そのうちの
4枚が示されている)の分割ボード10を縦続接続する
ことによって構成される。FIG. 1 of the accompanying drawings is a schematic perspective view showing an aging board in consideration of a test board as one embodiment of the present invention, and FIG. 2 is an example of a divided board constituting the aging board of FIG. It is a schematic perspective view which shows a sheet. As shown in FIG. 1, the aging board 100 of this embodiment is formed by connecting a plurality of divided boards 10 (four of which are shown in FIG. 1) having the same structure in cascade connection. To be done.
【0014】図2によく示されるように、各分割ボード
10は、補強用金属枠11によって縁取りされたプリン
ト回路基板12の上に、10個のICソケット13をマ
トリクス状に配置している。これらICソケット13
は、エージングおよびテストすべき半導体メモリの如き
半導体素子を装着する従来のものであってよい。プリン
ト回路基板12の上には、各ICソケット13の各端子
への多数の配線導体が施されているのであるが、図1お
よび図2においては、図を簡単化するために図示してい
ない。このような配線導体については、後述する。As shown in FIG. 2, each divided board 10 has ten IC sockets 13 arranged in a matrix on a printed circuit board 12 framed by a reinforcing metal frame 11. These IC sockets 13
May be conventional for mounting semiconductor devices such as semiconductor memories to be aged and tested. Although a large number of wiring conductors for each terminal of each IC socket 13 are provided on the printed circuit board 12, they are not shown in FIGS. 1 and 2 for the sake of simplicity. . Such a wiring conductor will be described later.
【0015】分割ボード10の一方の縁辺部には、分割
ボード間の配線導体の接続を行なうための雄型電気コネ
クタ14が配設されており、他方の縁辺部には、雌型電
気コネクタ15が配設されている。これら電気コネクタ
は、通常のエッジコネクタのようなもので構成されてよ
い。一つの分割ボード10の雄型電気コネクタ14をも
う一つの分割ボード10の対応する雌型電気コネクタ1
5に対して嵌合させるようにすることにより、図1に示
すように、複数枚の分割ボード10を縦続接続させてな
るエッジボードを構成することができ、各分割ボード1
0の配線導体は、それら電気コネクタの嵌合を通してエ
ージングを行なうのに適した接続関係とされる。A male electric connector 14 for connecting wiring conductors between the divided boards is provided on one edge of the divided board 10, and a female electric connector 15 is provided on the other edge. Is provided. These electrical connectors may be constructed like ordinary edge connectors. The male electrical connector 14 of one split board 10 is replaced by the corresponding female electrical connector 1 of the other split board 10.
As shown in FIG. 1, it is possible to configure an edge board in which a plurality of divided boards 10 are connected in series by fitting them to each other.
The wiring conductors of 0 have a connection relation suitable for aging through fitting of the electric connectors.
【0016】さらに、この実施例の分割ボード10にお
いては、各ICソケット13の各端子と配線導体との間
の接続および分離を選択的に行えるようにするクリップ
手段が施されている。図1においては、これらクリップ
手段は、図を簡単化するために省略されている。この実
施例では、このクリップ手段は、プリント基板12上に
配設されて、対応するICソケット13の各端子に接続
する第1の接続端子を一列に配置し、各対応する配線導
体に接続する第2の接続端子を、第1の接続端子から離
間させて一列に配置したクリップコネクタ16と、この
クリップコネクタ16に嵌合されて各対応する第1の接
続端子と第2の接続端子との間を短絡接続するようにす
るクリップ17とからなっている。これらのICソケッ
ト13の各端子、プリント回路基板12上の配線導体お
よびクリップコネクタ16の第1の接続端子および第2
の接続端子との間の接続関係については、後述する。Further, the split board 10 of this embodiment is provided with a clip means for selectively connecting and disconnecting each terminal of each IC socket 13 and the wiring conductor. In FIG. 1, these clip means are omitted for simplicity of the drawing. In this embodiment, the clip means is arranged on the printed circuit board 12, and the first connection terminals connected to the respective terminals of the corresponding IC socket 13 are arranged in a line and connected to the corresponding wiring conductors. The clip connector 16 in which the second connection terminals are arranged in a row apart from the first connection terminal, and the first connection terminal and the second connection terminal which are fitted into the clip connector 16 and correspond to each other And a clip 17 for short-circuit connection between them. The terminals of the IC socket 13, the wiring conductor on the printed circuit board 12, the first connection terminal of the clip connector 16, and the second connection terminal of the clip connector 16.
The connection relationship with the connection terminal will be described later.
【0017】図3は、本発明の別の実施例としてのテス
ト用ボードを考慮したエージングボードを示す概略斜視
図であり、図4は、図3のエージングボードを構成する
分割ボードの一枚を示す概略斜視図である。図3によく
示されるように、この実施例のエージングボード200
は、同一構成の複数枚、この実施例では、10枚の分割
ボード20を、補強用金属枠201によって縁取りされ
たエージングボード本体202上に、並列的に接続する
ことによって構成される。FIG. 3 is a schematic perspective view showing an aging board in consideration of a test board as another embodiment of the present invention, and FIG. 4 shows one of the divided boards constituting the aging board of FIG. It is a schematic perspective view shown. As best shown in FIG. 3, the aging board 200 of this embodiment.
Is constituted by connecting a plurality of, in this embodiment, 10 divided boards 20 of the same structure in parallel on an aging board body 202 framed by a reinforcing metal frame 201.
【0018】図4によく示されるように、各分割ボード
20は、補強用金属枠21によって縁取りされたプリン
ト回路基板22の上に、10個のICソケット23をマ
トリクス状に配置している。これらICソケット23
は、エージングおよびテストすべき半導体メモリの如き
半導体素子を装着する従来のものであってよい。プリン
ト回路基板22の上には、各ICソケット23の各端子
への多数の配線導体が施されているのであるが、図3お
よび図4においては、図を簡単化するために図示してい
ない。このような配線導体については、後述する。As shown in FIG. 4, each divided board 20 has ten IC sockets 23 arranged in a matrix on a printed circuit board 22 framed by a reinforcing metal frame 21. These IC sockets 23
May be conventional for mounting semiconductor devices such as semiconductor memories to be aged and tested. A large number of wiring conductors for each terminal of each IC socket 23 are provided on the printed circuit board 22, but are not shown in FIGS. 3 and 4 to simplify the drawing. . Such a wiring conductor will be described later.
【0019】分割ボード20の下方の縁辺部には、エー
ジングボード本体202に設けられた配線導体(図3に
おいては、図を簡単化するために示されていない)と分
割ボードの配線導体との間の接続を行なうための雄型電
気コネクタ24が配設されている。図3には示されてい
ないが、エージング本体202の対応する位置には、対
応する数、この実施例では、10個の雌型電気コネクタ
が間隔を置いて並設されている。これら電気コネクタ
は、通常のエッジコネクタのようなもので構成されてよ
い。各分割ボード20の雄型電気コネクタ24をエージ
ングボード本体202の対応する雌型電気コネクタ(図
3には現れていない)に対して嵌合させるようにするこ
とにより、図3に示すように、複数枚の分割ボード20
を並列的に接続させてなるエッジボードを構成すること
ができ、各分割ボード20の配線導体は、それら電気コ
ネクタの嵌合を通してエージングを行なうのに適した接
続関係とされる。At the lower edge of the split board 20, there are provided a wiring conductor (not shown in FIG. 3 for simplification of the drawing) provided on the aging board body 202 and a wiring conductor of the split board. A male electrical connector 24 is provided for making connections between them. Although not shown in FIG. 3, at a corresponding position of the aging body 202, a corresponding number, in this example, ten female electrical connectors are juxtaposed in parallel. These electrical connectors may be constructed like ordinary edge connectors. By fitting the male electrical connector 24 of each split board 20 to the corresponding female electrical connector (not shown in FIG. 3) of the aging board body 202, as shown in FIG. Multiple divided boards 20
Can be configured to be connected in parallel, and the wiring conductors of each divided board 20 have a connection relationship suitable for aging through fitting of the electric connectors.
【0020】さらに、この実施例の分割ボード20にお
いても、各ICソケット23の各端子と配線導体との間
の接続および分離を選択的に行えるようにするクリップ
手段が施されている。図3においては、これらクリップ
手段も、ICソケットも、図を簡単化するために省略さ
れている。この実施例では、このクリップ手段は、プリ
ント基板22上に配設されて、対応するICソケット2
3の各端子に接続する第1の接続端子を一列に配置し、
各対応する配線導体に接続する第2の接続端子を、第1
の接続端子から離間させて一列に配置したクリップコネ
クタ25と、このクリップコネクタ25に嵌合されて各
対応する第1の接続端子と第2の接続端子との間を短絡
接続するようにするクリップ26とからなっている。こ
れらのICソケット23の各端子、プリント回路基板2
2上の配線導体およびクリップコネクタ25の第1の接
続端子および第2の接続端子との間の接続関係について
は、後述する。Further, the split board 20 of this embodiment is also provided with a clip means for selectively connecting and disconnecting each terminal of each IC socket 23 and the wiring conductor. In FIG. 3, these clip means and the IC socket are omitted for the sake of simplicity. In this embodiment, this clipping means is arranged on the printed circuit board 22 and corresponds to the corresponding IC socket 2
Arrange the first connection terminals connected to each terminal of 3 in a line,
The second connection terminal connected to each corresponding wiring conductor is
Clip connector 25 that is arranged in a row apart from the connection terminals, and a clip that is fitted to the clip connector 25 and short-circuits the corresponding first connection terminal and second connection terminal It consists of 26. Each terminal of these IC sockets 23, printed circuit board 2
The connection relationship between the wiring conductor on the second wiring terminal 2 and the first connection terminal and the second connection terminal of the clip connector 25 will be described later.
【0021】図3および図4に示したような実施例のエ
ージングボードの構成によれば、エージングボード本体
202の幅を300mm、長さを600mmとする場合に
は、そのエージングボード本体202上に並列的に接続
できる分割ボード20の枚数は、最大、並設配列ピッチ
を25mm程度として、20枚とすることができる。この
場合において、各分割ボード20上に、一列8個とし
て、2列にICソケット23を配置するときには、16
個×20枚=320個の半導体素子をエージングのため
に搭載できるエージングボードとすることができる。各
分割ボード20上に、3列にICソケット23を配置す
るときには、24個×20枚=480個の半導体素子を
エージングのために搭載できるエージングボードとする
ことができる。According to the structure of the aging board of the embodiment as shown in FIGS. 3 and 4, when the width of the aging board body 202 is 300 mm and the length is 600 mm, the aging board body 202 is placed on the aging board body 202. The maximum number of the split boards 20 that can be connected in parallel can be set to 20 with a parallel arrangement pitch of about 25 mm. In this case, when the IC sockets 23 are arranged in two rows with eight in each row on each divided board 20,
An aging board on which 20 × 320 semiconductor elements can be mounted for aging. When the IC sockets 23 are arranged in three rows on each divided board 20, it is possible to use an aging board on which 24 × 20 = 480 semiconductor elements can be mounted for aging.
【0022】図5は、前述したような各分割ボード10
または20のプリント回路基板12または22の上に施
される配線導体と、各ICソケット13または23の各
端子と、クリップコネクタ16または25の第1の接続
端子および第2の接続端子との間の接続関係を説明する
ための部分図である。図5に部分的に示されるように、
分割ボードのプリント回路基板上には、エージングおよ
び各種テストのための配線導体34が各対応する電気コ
ネクタの各対応する端子へと接続するようにして施され
ている。また、各ICソケット13または23の各端子
に接続する配線導体33も施されている。配線導体31
の他端は、クリップコネクタ16または25の第1の接
続端子31に接続され、配線導体34の他端は、クリッ
プコネクタ16または25の対応する第2の接続端子3
2に接続されている。FIG. 5 shows each divided board 10 as described above.
Or between the wiring conductor provided on the printed circuit board 12 or 22 of 20, the terminals of each IC socket 13 or 23, and the first connection terminal and the second connection terminal of the clip connector 16 or 25. FIG. 3 is a partial view for explaining the connection relationship of FIG. As partially shown in FIG.
On the printed circuit board of the split board, wiring conductors 34 for aging and various tests are provided so as to be connected to corresponding terminals of corresponding electric connectors. Further, a wiring conductor 33 connected to each terminal of each IC socket 13 or 23 is also provided. Wiring conductor 31
Is connected to the first connection terminal 31 of the clip connector 16 or 25, and the other end of the wiring conductor 34 is connected to the corresponding second connection terminal 3 of the clip connector 16 or 25.
Connected to 2.
【0023】次に、前述したような本発明のテスト用ボ
ードを考慮したエージングボードを使用して、エージン
グおよびテストを行なう態様について、特に、図6およ
び7を参照して説明する。図3および図4について説明
した実施例のエージングボード200を使用してエージ
ングおよび各種テストを行なうには、先ず、各分割ボー
ド20の各ICソケット23に対して、エージングおよ
びテストすべき半導体メモリの如き半導体素子を接続し
て、図3に示すように、エージングボード本体202の
各対応する雌型電気コネクタへと、各分割ボード20の
雄型電気コネクタ24を嵌合させることにより、全体と
してエージングボードとしての組み合わせを完結する。
このようにして組み合わせられたエージングボードは、
通常のように、恒温槽内に配置されて通常のようにエー
ジングされる。この際バーンインモニターエージングシ
ステムを使用すれば、必要なテスト項目中の5%程を占
める出力の有無のチェック等のそれほど精度を必要とし
ないテストを行ってしまうことができる。このようなモ
ニタエージングでは、50時間から90時間で約100
00個の半導体メモリのモニタエージングを行なうこと
ができる。Next, with reference to FIGS. 6 and 7, a mode for performing aging and testing using the aging board in consideration of the test board of the present invention as described above will be described. In order to perform aging and various tests using the aging board 200 of the embodiment described with reference to FIGS. 3 and 4, first, with respect to each IC socket 23 of each divided board 20, the semiconductor memory to be aged and tested is tested. By connecting such semiconductor elements and fitting the male electric connectors 24 of the respective split boards 20 to the corresponding female electric connectors of the aging board body 202 as shown in FIG. Complete the combination as a board.
The aging board combined in this way is
As usual, it is placed in a constant temperature bath and aged as usual. At this time, if the burn-in monitor aging system is used, it is possible to perform a test that does not require so much accuracy, such as checking whether there is an output that occupies about 5% of the necessary test items. With such monitor aging, it takes about 100 hours in 50 to 90 hours.
The 00 semiconductor memories can be monitored and aged.
【0024】このようにモニタエージングにおける出力
の有無のチェックにおいて、出力が無くすでに故障して
しまったとして判定された半導体素子については、シス
テムに付属させたコンピュータにより、識別させて記憶
させておくことができる。As described above, in the check of the presence or absence of the output in the monitor aging, the semiconductor element determined to have already failed due to the absence of the output should be identified and stored by the computer attached to the system. You can
【0025】このようなエージング後には、エージング
ボード本体202から各分割ボード20を外して、図6
に示すように、バッチテスター300に掛けてバッチテ
ストを行なう。この際には、各半導体素子は、ICソケ
ット23に嵌合させたままでよく、クリップ26もクリ
ップコネクタ25に嵌合させたままである。なお、図6
においては、図を簡単化するために、ICソケット23
に接続された半導体素子は省略している。After such aging, the divided boards 20 are removed from the aging board body 202, and the aging board main body 202 is removed as shown in FIG.
As shown in, the batch tester 300 is applied to perform a batch test. At this time, each semiconductor element may remain fitted in the IC socket 23, and the clip 26 may also remain fitted in the clip connector 25. Note that FIG.
In order to simplify the drawing, the IC socket 23
The semiconductor element connected to is omitted.
【0026】バッチテスター300では、必要なテスト
項目中の約75%を占める、比較的に精度を要するリフ
レッシュタイム(100ナノ秒程度)の測定等のテスト
を行なう。このようなバッチテスター300における各
項目のテストは、256個の半導体素子で、約30分か
ら40分で行える。このバッチテストに際しては、コン
ピュータの記憶に基づいて、前述したモニタエージング
においてすでに故障したとして判定された半導体素子に
ついては、テストから外すようにすることができる。こ
のバッチテストにおいて、リフレッシュタイム等が正常
でないと判定された半導体素子については、システムに
付属させたコンピュータにより、識別させて記憶させて
おくことができる。In the batch tester 300, a test such as measurement of a refresh time (about 100 nanoseconds), which occupies about 75% of necessary test items and requires relatively high precision, is performed. Each item of the batch tester 300 can be tested in about 30 to 40 minutes with 256 semiconductor devices. At the time of this batch test, a semiconductor element which has already been determined to have failed in the aforementioned monitor aging based on the memory of the computer can be removed from the test. In this batch test, a semiconductor element determined to have an abnormal refresh time or the like can be identified and stored by a computer attached to the system.
【0027】このようなバッチテスター300によるバ
ッチテスト後に、図7に示すように、クリップ26をク
リップコネクタ25から外した状態にて、高級テスター
400に各分割ボード20を掛ける。この場合にも、各
ICソケット23に半導体素子は嵌合接続させたままで
よい。この高級テスター400によるテストは、必要な
テスト項目中の残りの約25%を占めるアクセスタイム
(1ナノ秒程度)の測定等の、非常に精度を要するテス
トを行なう。この高級テストに際しても、コンピュータ
の記憶に基づいて、前述したバッチテストにおいてすで
に正常でないとして判定された半導体素子については、
テストから外すようにすることができる。After the batch test by such a batch tester 300, as shown in FIG. 7, each divided board 20 is hung on the high-grade tester 400 with the clip 26 removed from the clip connector 25. Also in this case, the semiconductor element may remain fitted and connected to each IC socket 23. The test by the high-level tester 400 is a test that requires very high accuracy, such as measurement of an access time (about 1 nanosecond) that accounts for about 25% of the remaining required test items. Also in this high-grade test, based on the memory of the computer, regarding the semiconductor element which is already judged as not normal in the batch test,
It can be removed from the test.
【0028】各分割ボード23の各クリップコネクタ2
5からクリップ26を外すと、図5に関して説明したこ
とから明らかであるように、各ICソケット23の各端
子に接続された各第1の接続端子31が、配線導体34
に接続された第2の接続端子32から分離されるので、
各ICソケット23の各端子が、一つのソケット毎に独
立したものとされる。したがって、図7に示すように、
各ICソケットの端子に対応するようにして高級テスタ
ー400のヘッドに配置されたテスト用プローブピン4
01にて、各ICソケット23の各端子を、他のICソ
ケットの各端子とは独立した状態で探触することによ
り、高級テストを行なうことができる。この高級テスト
においても、アクセスタイム等が正常でないと判定され
た半導体素子については、システムに付属させたコンピ
ュータにより、識別させて記憶させておくことができ
る。Each clip connector 2 of each divided board 23
When the clip 26 is removed from 5, the first connection terminals 31 connected to the respective terminals of the IC sockets 23 are connected to the wiring conductors 34, as is apparent from what has been described with reference to FIG.
Since it is separated from the second connection terminal 32 connected to
The terminals of each IC socket 23 are independent for each socket. Therefore, as shown in FIG.
Test probe pins 4 arranged on the head of the high-grade tester 400 so as to correspond to the terminals of each IC socket.
At 01, a high-grade test can be performed by probing each terminal of each IC socket 23 independently of each terminal of another IC socket. Even in this high-grade test, a semiconductor element determined to have an abnormal access time or the like can be identified and stored by a computer attached to the system.
【0029】前述の使用態様は、図3および図4につい
て説明した実施例のエージングボードについてのもので
あるが、図1および図2について説明した実施例のエー
ジングボードもほぼ同様の使用態様で、エージングおよ
びテストを行なうことができるものである。The above-mentioned usage mode is for the aging board of the embodiment described with reference to FIGS. 3 and 4, but the aging board of the embodiment described with reference to FIGS. 1 and 2 has substantially the same usage mode. It can be aged and tested.
【0030】なお、前述したプリント回路基板上に施す
配線導体には、エージングまたはテストするために必要
なコンデンサ、抵抗、ダイオード等も含むものである。
したがって、分割ボード10のプリント回路基板12上
に施される配線導体には、エージングのために必要な抵
抗、コンデンサ、ダイオード等の他に、テストに必要な
コンデンサ、抵抗等も含む。また、エージングボード本
体202に施される配線導体には、エージングのために
必要なコンデンサ、抵抗、ダイオード等が含まれ、各分
割ボード20のプリント回路基板22には、テストに必
要なコンデンサ、抵抗等が含まれている。The wiring conductors provided on the printed circuit board described above also include capacitors, resistors, diodes, etc. necessary for aging or testing.
Therefore, the wiring conductor provided on the printed circuit board 12 of the divided board 10 includes a resistor, a capacitor, a diode, etc. necessary for aging, as well as a capacitor, a resistance, etc. necessary for a test. Further, the wiring conductors provided on the aging board body 202 include capacitors, resistors, diodes, etc. necessary for aging, and the printed circuit board 22 of each divided board 20 has capacitors and resistors required for testing. Etc. are included.
【0031】また、各分割ボードに識別番号を付してお
くことにより、テスト後の半導体素子の分類が容易とな
る。このようにすることにより、分割ボードのICソケ
ットに半導体デバイスを挿着するだけで、すなわち、エ
ージングボードから別個のテスト用ボードへと各半導体
デバイスを乗せ換える必要なしに、エージングとバッチ
テストまたは高級テストの両工程を通した形にて行なう
ことができる。Further, by assigning an identification number to each divided board, it becomes easy to classify the semiconductor elements after the test. By doing so, it is only necessary to insert the semiconductor device into the IC socket of the divided board, that is, without having to transfer each semiconductor device from the aging board to the separate test board. It can be performed through both steps of the test.
【0032】エージング中にも各半導体デバイスの出力
をモニターするに必要な分割ボードからの出力は出てお
り、各分割ボードの出力端子は、同一の出力端子番号に
あるが、複数の分割ボードを順にスキャンニングするこ
とにより、それら出力をモニターすることができる。こ
の分割ボードをバッチテスターに掛けたときには、その
分割ボードからは一つの出力のみが出ていることになる
ので問題はない。もし、1つの分割ボードについて、同
一端子から2つ以上の出力を出したいときには、その出
力端子番号だけを選べるように1つにしておく必要があ
る。Outputs from the divided boards necessary for monitoring the output of each semiconductor device are output even during aging. The output terminals of each divided board have the same output terminal number, but a plurality of divided boards are connected. The outputs can be monitored by scanning sequentially. When this divided board is applied to a batch tester, there is no problem because only one output is output from the divided board. If it is desired to output two or more outputs from the same terminal for one divided board, it is necessary to set one so that only the output terminal number can be selected.
【0033】[0033]
【発明の効果】本発明のテスト用ボードを考慮したエー
ジングボードによれば、最初に各分割ボードの半導体素
子ソケットへ、エージングおよびテストすべき半導体素
子を挿着するだけで、半導体素子のボードへの乗せ換え
等の手間を必要とせずに、エージングから高級テストま
でを通した形にて行なうことができるので、そのための
手間が非常に簡単になる。According to the aging board in consideration of the test board of the present invention, the semiconductor element board can be attached to the semiconductor element socket of each divided board only by first inserting the semiconductor element to be aged and tested. Since it can be performed in a form that goes through aging and a high-grade test without needing to change hands and the like, the labor for that is very simple.
【0034】比較的に長時間掛かるモニタエージングに
際しては、非常に多数の半導体素子を一つのエージング
ボードに搭載した形にて行え、比較的に精度を要求され
るテスト時には、比較的に小さな分割ボードに搭載した
形とすることができるので、同一時間内にてより多くの
素子のエージングを行え、しかも、より精度の高いテス
トをそれほど高価なテスターを使用せずに行なうことが
できる。During a monitor aging that takes a relatively long time, a very large number of semiconductor elements can be mounted on a single aging board, and a relatively small division board can be used during a test requiring a relatively high accuracy. It is possible to perform aging of more elements within the same time because it can be mounted on the device, and more accurate tests can be performed without using a very expensive tester.
【0035】半導体素子ソケットへの半導体素子の挿着
し直しをせずに、バーンインモニタ、バッチテスターお
よび高級テスターに掛けることができるので、それほど
の手間を掛けずに、必要なテスト項目を分けて行なうこ
とができ、バーンインモニタ、バッチテスターおよび高
級テスターをそれぞれ有効に利用でき、全体として非常
に簡単に安価にエージングおよびテストを行なうことが
できる。Since the burn-in monitor, the batch tester and the high-grade tester can be hung up without re-inserting the semiconductor element in the semiconductor element socket, necessary test items can be divided without much trouble. The burn-in monitor, the batch tester, and the high-grade tester can be effectively used, respectively, and as a whole, aging and testing can be performed very easily and inexpensively.
【0036】バーンインモニタにて故障があるとされた
半導体素子については、バッチテスターによるテストか
ら外し、また、バッチテスターにて正常でないとされた
半導体素子については、高級テスターによるテストから
外すことができるので、全体として無駄のないテストを
行なうことができ、全体としてのエージングおよびテス
ト時間を短縮でき、費用も安価なものとすることができ
る。Semiconductor devices which have been found to be defective by the burn-in monitor can be removed from the test by the batch tester, and semiconductor devices which are not normal by the batch tester can be removed from the test by the high-grade tester. Therefore, it is possible to perform a test without waste as a whole, reduce the aging and test time as a whole, and reduce the cost.
【図1】本発明の一実施例としてのテスト用ボードを考
慮したエージングボードを示す概略斜視図である。FIG. 1 is a schematic perspective view showing an aging board considering a test board as one embodiment of the present invention.
【図2】図1のエージングボードを構成する分割ボード
の一枚を示す概略斜視図である。FIG. 2 is a schematic perspective view showing one of the divided boards constituting the aging board of FIG.
【図3】本発明の別の実施例としてのテスト用ボードを
考慮したエージングボードを示す概略斜視図である。FIG. 3 is a schematic perspective view showing an aging board considering a test board as another embodiment of the present invention.
【図4】図3のエージングボードを構成する分割ボード
の一枚を示す概略斜視図である。FIG. 4 is a schematic perspective view showing one of the divided boards constituting the aging board of FIG.
【図5】本発明における分割ボードのプリント回路基板
の上に施される配線導体と、各ICソケットの各端子
と、クリップコネクタの第1の接続端子および第2の接
続端子との間の接続関係を説明するための部分図であ
る。FIG. 5 is a connection diagram between a wiring conductor provided on a printed circuit board of a split board according to the present invention, each terminal of each IC socket, and a first connection terminal and a second connection terminal of a clip connector. It is a partial view for explaining a relation.
【図6】図3および図4に示したエージングボードを使
用してバッチテストを行なう場合を説明するための概略
斜視図である。FIG. 6 is a schematic perspective view for explaining a case where a batch test is performed using the aging board shown in FIGS. 3 and 4.
【図7】図3および図4に示したエージングボードを使
用して高級テストを行なう場合を説明するための概略斜
視図である。FIG. 7 is a schematic perspective view for explaining a case where a high-grade test is performed using the aging board shown in FIGS. 3 and 4.
10 分割ボード 11 補強用金属枠 12 プリント回路基板 13 ICソケット 14 雄型電気コネクタ 15 雌型電気コネクタ 16 クリップコネクタ 17 クリップ 20 分割ボード 21 補強用金属枠 22 プリント回路基板 23 ICソケット 24 雄型電気コネクタ 25 クリップコネクタ 26 クリップ 31 第1の接続端子 32 第2の接続端子 33 配線導体 34 配線導体 100 エージングボード 200エージングボード 201 補強用金属枠 202 エージングボード本体 300 バッチテスター 400 高級テスター 401 プローブピン 10 division board 11 reinforcing metal frame 12 printed circuit board 13 IC socket 14 male electric connector 15 female electric connector 16 clip connector 17 clip 20 division board 21 reinforcing metal frame 22 printed circuit board 23 IC socket 24 male electric connector 25 clip connector 26 clip 31 first connection terminal 32 second connection terminal 33 wiring conductor 34 wiring conductor 100 aging board 200 aging board 201 reinforcing metal frame 202 aging board body 300 batch tester 400 high-grade tester 401 probe pin
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植嶋 辰弥 神奈川県川崎市宮前区宮崎3−13−12 ア ーバンハイツ304 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tatsuya Ueshima 3-13-12 Miyazaki, Miyamae-ku, Kawasaki-shi, Kanagawa Urban Heights 304
Claims (5)
子を接続するための半導体素子ソケット、該半導体素子
ソケットの各端子への配線導体および該配線導体を終端
する電気コネクタを有した複数枚の分割ボードを備え、
該各分割ボードは、エージング時には、前記各電気コネ
クタを介して相互に結合され、前記各配線導体をエージ
ングに適した状態に相互接続できるようになっており、
テスト時には、前記各電気コネクタを互いに分離するこ
とにより、前記各配線導体をテストに適した状態とする
ことができることを特徴とするエージングボード。1. A plurality of divided boards having a semiconductor element socket for connecting a semiconductor element to be aged and tested, a wiring conductor to each terminal of the semiconductor element socket, and an electric connector terminating the wiring conductor. Prepare,
The divided boards are mutually coupled through the electric connectors during aging, so that the wiring conductors can be interconnected in a state suitable for aging,
An aging board, wherein at the time of a test, the wiring conductors can be brought into a state suitable for the test by separating the respective electrical connectors from each other.
ネクタを介して互いに縦続接続することによりエージン
グボードを構成する請求項1記載のエージングボード。2. The aging board according to claim 1, wherein the plurality of divided boards form an aging board by cascade connection with each other through the electric connector.
ジングボード本体へ前記各電気コネクタを並列的に接続
することによりエージングボードを構成する請求項1記
載のエージングボード。3. The aging board according to claim 1, wherein the plurality of divided boards constitute an aging board by connecting the respective electrical connectors in parallel to a single aging board body.
ットの各端子と前記配線導体との間の接続および分離を
選択的に行えるようにするクリップ手段を備える請求項
1または2または3記載のエージングボード。4. The clip board according to claim 1, 2 or 3, wherein each of the divided boards comprises a clip means for selectively connecting and disconnecting each terminal of each semiconductor element socket and the wiring conductor. Aging board.
当てられている請求項1または2または3または4記載
のエージングボード。5. The aging board according to claim 1, 2 or 3 or 4, wherein an identification number is assigned to each of the divided boards.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5282316A JPH07134161A (en) | 1993-11-11 | 1993-11-11 | Aging board considering testing board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5282316A JPH07134161A (en) | 1993-11-11 | 1993-11-11 | Aging board considering testing board |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07134161A true JPH07134161A (en) | 1995-05-23 |
Family
ID=17650830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5282316A Pending JPH07134161A (en) | 1993-11-11 | 1993-11-11 | Aging board considering testing board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07134161A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7578057B2 (en) * | 1999-06-07 | 2009-08-25 | Formfactor, Inc. | Method of fabricating segmented contactor |
CN102353862A (en) * | 2011-08-26 | 2012-02-15 | 成都因纳伟盛科技股份有限公司 | Batch aging tooling system for information decryption module of second-generation ID (Identification) card reader |
JP2012247435A (en) * | 2012-08-21 | 2012-12-13 | Renesas Electronics Corp | Test method for semiconductor device |
CN109061233A (en) * | 2018-07-27 | 2018-12-21 | 广州华望汽车电子有限公司 | A kind of multipurpose drawer and its trolley |
-
1993
- 1993-11-11 JP JP5282316A patent/JPH07134161A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7578057B2 (en) * | 1999-06-07 | 2009-08-25 | Formfactor, Inc. | Method of fabricating segmented contactor |
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