JPH07131023A - 液晶表示用ｔｆｔアレイ基板の製造方法 - Google Patents
液晶表示用ｔｆｔアレイ基板の製造方法Info
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- JPH07131023A JPH07131023A JP27530193A JP27530193A JPH07131023A JP H07131023 A JPH07131023 A JP H07131023A JP 27530193 A JP27530193 A JP 27530193A JP 27530193 A JP27530193 A JP 27530193A JP H07131023 A JPH07131023 A JP H07131023A
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- layer
- impurity semiconductor
- impurity
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 生産性の向上を図る。
【構成】 （ａ）透明絶縁基板１上にゲート電極２を成
膜しパターニングする。（ｂ）ゲート絶縁体層３、半導
体層４、不純物半導体層（ｎ+ ：ａ−Ｓｉ）５を連続し
て成膜する。（ｃ）トランジスタのチャネル部分に半導
体層４および不純物半導体層５をパターニングして残
す。（ｄ）透明絶縁基板１を陽極側に設置して酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。これによりチャネル上の不純物半導体層５を絶縁体
化層６として、チャネルの分離を行う。（ｅ）ＩＴＯを
成膜し、画素電極７を形成した後ソース・ドレイン電極
８を成膜しパターニングする。 【効果】 容易にソース・ドレイン間の不純物半導体層
の分離が可能になり、さらに、半導体層と不純物半導体
層とを従来のように厚く成膜する必要がないため、生産
性を大いに向上させることができる。
膜しパターニングする。（ｂ）ゲート絶縁体層３、半導
体層４、不純物半導体層（ｎ+ ：ａ−Ｓｉ）５を連続し
て成膜する。（ｃ）トランジスタのチャネル部分に半導
体層４および不純物半導体層５をパターニングして残
す。（ｄ）透明絶縁基板１を陽極側に設置して酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。これによりチャネル上の不純物半導体層５を絶縁体
化層６として、チャネルの分離を行う。（ｅ）ＩＴＯを
成膜し、画素電極７を形成した後ソース・ドレイン電極
８を成膜しパターニングする。 【効果】 容易にソース・ドレイン間の不純物半導体層
の分離が可能になり、さらに、半導体層と不純物半導体
層とを従来のように厚く成膜する必要がないため、生産
性を大いに向上させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、液晶表示用ＴＦＴ
（薄膜トランジスタ）アレイ基板の製造方法に関するも
のである。
（薄膜トランジスタ）アレイ基板の製造方法に関するも
のである。
【０００２】
【従来の技術】従来の液晶表示用ＴＦＴアレイ基板の製
造方法は、ゲート電極、ゲート絶縁体層、半導体層、保
護絶縁体層、ＩＴＯ絵素電極およびソース・ドレイン電
極など薄膜を順に形成しパターニングするプロセスを使
用していた。しかも、昨今は１０インチ（２５４ｍｍ）
画面クラスの大型のＴＦＴ−ＬＣＤ（液晶表示装置）が
製造されており、今後ますます高画質化が要求されるよ
うになってきている。特に、ＴＦＴアレイ作成中に作っ
てしまう欠陥については、欠陥が皆無になるような努力
が盛んに行われている。
造方法は、ゲート電極、ゲート絶縁体層、半導体層、保
護絶縁体層、ＩＴＯ絵素電極およびソース・ドレイン電
極など薄膜を順に形成しパターニングするプロセスを使
用していた。しかも、昨今は１０インチ（２５４ｍｍ）
画面クラスの大型のＴＦＴ−ＬＣＤ（液晶表示装置）が
製造されており、今後ますます高画質化が要求されるよ
うになってきている。特に、ＴＦＴアレイ作成中に作っ
てしまう欠陥については、欠陥が皆無になるような努力
が盛んに行われている。
【０００３】特にＴＦＴを形成する工程で、ソース電極
とドレイン電極とを分離する方法として、図４に示すよ
うに、透明絶縁基板１に形成したゲート電極２の上に、
ゲート絶縁体層３、半導体層４および保護絶縁体層１０
の３層を成膜後、上記保護絶縁体層１０をパターニング
してその上に成膜する不純物半導体層５をパターニング
するときに、エッチングストッパーとして利用する第１
の方法（特開昭６２−２７６８７７号公報）と、図５に
示すように、ゲート絶縁体層３、半導体層４および不純
物半導体層５の３層を成膜後、上記半導体層４および不
純物半導体層５を島化した後、ソース・ドレイン電極８
をパターニングする時に、同時にチャネル部の上記不純
物半導体層５をエッチングしてＴＦＴを形成する第２の
方法（特公昭５６−１３５９６８号公報）が採られてき
た。
とドレイン電極とを分離する方法として、図４に示すよ
うに、透明絶縁基板１に形成したゲート電極２の上に、
ゲート絶縁体層３、半導体層４および保護絶縁体層１０
の３層を成膜後、上記保護絶縁体層１０をパターニング
してその上に成膜する不純物半導体層５をパターニング
するときに、エッチングストッパーとして利用する第１
の方法（特開昭６２−２７６８７７号公報）と、図５に
示すように、ゲート絶縁体層３、半導体層４および不純
物半導体層５の３層を成膜後、上記半導体層４および不
純物半導体層５を島化した後、ソース・ドレイン電極８
をパターニングする時に、同時にチャネル部の上記不純
物半導体層５をエッチングしてＴＦＴを形成する第２の
方法（特公昭５６−１３５９６８号公報）が採られてき
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上記第
１の方法では、保護絶縁体層１０を成膜する工程が増え
ることと、チャネル部の不純物半導体層５をパターニン
グする時に、保護絶縁体層１０がかなりダメージを受け
たり、不純物半導体層５がチャネル間で段差部として残
るという問題をかかえている。しかも、保護絶縁体層１
０を成膜する工程が増える。また第２の方法では、不純
物半導体層５のパターニングの時、下部の半導体層４の
エッチングの選択性を十分とる必要があるため、半導体
層４の膜厚をかなり厚く成膜し（通常２０００〜３００
０Å）、しかも不純物半導体層５のエッチングの均一性
を上げる必要があり、生産性が悪い。
１の方法では、保護絶縁体層１０を成膜する工程が増え
ることと、チャネル部の不純物半導体層５をパターニン
グする時に、保護絶縁体層１０がかなりダメージを受け
たり、不純物半導体層５がチャネル間で段差部として残
るという問題をかかえている。しかも、保護絶縁体層１
０を成膜する工程が増える。また第２の方法では、不純
物半導体層５のパターニングの時、下部の半導体層４の
エッチングの選択性を十分とる必要があるため、半導体
層４の膜厚をかなり厚く成膜し（通常２０００〜３００
０Å）、しかも不純物半導体層５のエッチングの均一性
を上げる必要があり、生産性が悪い。
【０００５】この発明の目的は、生産性を向上すること
ができる液晶表示用ＴＦＴアレイ基板の製造方法を提供
することである。
ができる液晶表示用ＴＦＴアレイ基板の製造方法を提供
することである。
【０００６】
【課題を解決するための手段】この発明の液晶表示用Ｔ
ＦＴアレイ基板の製造方法は、半導体層とこの半導体層
の上面に積層した不純物半導体層との積層膜に対し、酸
素プラズマによる陽極酸化またはチッ素プラズマによる
チッ化処理を選択的に行い、少なくとも不純物半導体層
を絶縁体化し、半導体層を残すことを特徴とする。
ＦＴアレイ基板の製造方法は、半導体層とこの半導体層
の上面に積層した不純物半導体層との積層膜に対し、酸
素プラズマによる陽極酸化またはチッ素プラズマによる
チッ化処理を選択的に行い、少なくとも不純物半導体層
を絶縁体化し、半導体層を残すことを特徴とする。
【０００７】
【作用】この発明の液晶表示用ＴＦＴアレイ基板の製造
方法によれば、容易にソース・ドレイン間の分離を行う
ことができるため、半導体層も不純物半導体層とも薄く
成膜でき、工程も従来に比較して少なくなる。
方法によれば、容易にソース・ドレイン間の分離を行う
ことができるため、半導体層も不純物半導体層とも薄く
成膜でき、工程も従来に比較して少なくなる。
【０００８】
【実施例】以下に、この発明の第１の実施例の液晶表示
用ＴＦＴアレイ基板の製造方法について図１を参照しな
がら説明する。第１の工程として、図１（ａ）に示すよ
うに、透明絶縁基板１上にゲート電極２を成膜、パター
ニングする。第２の工程として、図１（ｂ）に示すよう
に、上記透明絶縁基板１上に、Ｐ−ＣＶＤ等でゲート絶
縁体層３、半導体層４、不純物半導体層（ｎ+ ：ａ−Ｓ
ｉ）５を連続して成膜する。
用ＴＦＴアレイ基板の製造方法について図１を参照しな
がら説明する。第１の工程として、図１（ａ）に示すよ
うに、透明絶縁基板１上にゲート電極２を成膜、パター
ニングする。第２の工程として、図１（ｂ）に示すよう
に、上記透明絶縁基板１上に、Ｐ−ＣＶＤ等でゲート絶
縁体層３、半導体層４、不純物半導体層（ｎ+ ：ａ−Ｓ
ｉ）５を連続して成膜する。
【０００９】第３の工程として、図１（ｃ）に示すよう
に、トランジスタのチャネル部分に前記半導体層４およ
び不純物半導体層５をパターニングして残す。第４の工
程として、図１（ｄ）に示すように、上記透明絶縁基板
１の不純物半導体層５の所定領域（ソース・ドレイン領
域）にレジスト１２をパターニングして残した後、上記
透明絶縁基板１を陽極側に設置して、酸素プラズマを発
生させ、レジスト１２をマスクとして不純物半導体層５
をプラズマ陽極酸化する。このとき、時間制御およびプ
ラズマのパワー制御により不純物半導体層５のみ陽極酸
化し、その下層の不純物を入れていない半導体層４は、
陽極酸化をしないか、あるいは一部陽極酸化を行う。こ
れによりチャネル上の不純物半導体層５を絶縁体化層６
として、チャネルの分離を行う。
に、トランジスタのチャネル部分に前記半導体層４およ
び不純物半導体層５をパターニングして残す。第４の工
程として、図１（ｄ）に示すように、上記透明絶縁基板
１の不純物半導体層５の所定領域（ソース・ドレイン領
域）にレジスト１２をパターニングして残した後、上記
透明絶縁基板１を陽極側に設置して、酸素プラズマを発
生させ、レジスト１２をマスクとして不純物半導体層５
をプラズマ陽極酸化する。このとき、時間制御およびプ
ラズマのパワー制御により不純物半導体層５のみ陽極酸
化し、その下層の不純物を入れていない半導体層４は、
陽極酸化をしないか、あるいは一部陽極酸化を行う。こ
れによりチャネル上の不純物半導体層５を絶縁体化層６
として、チャネルの分離を行う。
【００１０】第５の工程として、図１（ｅ）に示すよう
に、透明絶縁基板１の表面にＩＴＯを成膜し、画素電極
７を形成した後ソース・ドレイン電極８を成膜、パター
ニングする。通常は、この後、パッシベーションの絶縁
体層（図示せず）を形成、パターニングして、ＴＦＴア
レイを形成する。なお、露出した不純物半導体層５を絶
縁体化層６とする工程において、酸素プラズマによる陽
極酸化に代えて、チッ素プラズマによるチッ化処理を採
用することができる。
に、透明絶縁基板１の表面にＩＴＯを成膜し、画素電極
７を形成した後ソース・ドレイン電極８を成膜、パター
ニングする。通常は、この後、パッシベーションの絶縁
体層（図示せず）を形成、パターニングして、ＴＦＴア
レイを形成する。なお、露出した不純物半導体層５を絶
縁体化層６とする工程において、酸素プラズマによる陽
極酸化に代えて、チッ素プラズマによるチッ化処理を採
用することができる。
【００１１】図５に示す従来例のように、保護絶縁体層
が無い場合は、半導体層４と不純物半導体層５層との選
択エッチング性を取るために、半導体層４の膜厚を２０
００〜３０００Å程度成膜することが必要である。しか
しこの実施例によると、半導体層４が５００Å程度の膜
厚でも、問題なくソース・ドレイン電極８の分離が可能
になるため、半導体によるフォトコンも抑えられるし、
Ｐ−ＣＶＤ装置のメンテナンス回数も大幅に低減するこ
とができる。
が無い場合は、半導体層４と不純物半導体層５層との選
択エッチング性を取るために、半導体層４の膜厚を２０
００〜３０００Å程度成膜することが必要である。しか
しこの実施例によると、半導体層４が５００Å程度の膜
厚でも、問題なくソース・ドレイン電極８の分離が可能
になるため、半導体によるフォトコンも抑えられるし、
Ｐ−ＣＶＤ装置のメンテナンス回数も大幅に低減するこ
とができる。
【００１２】第２の実施例のＴＦＴアレイ基板の製造方
法について図２を参照しながら説明する。第１の工程と
して、図２（ａ）に示すように、透明絶縁基板１上にゲ
ート電極２を成膜、パターニングする。第２の工程とし
て、図２（ｂ）に示すように、上記透明絶縁基板１上
に、Ｐ−ＣＶＤ等でゲート絶縁体層３、半導体層４、不
純物を含んだ半導体層（ｎ+ ：ａ−Ｓｉ）５を連続して
成膜する。
法について図２を参照しながら説明する。第１の工程と
して、図２（ａ）に示すように、透明絶縁基板１上にゲ
ート電極２を成膜、パターニングする。第２の工程とし
て、図２（ｂ）に示すように、上記透明絶縁基板１上
に、Ｐ−ＣＶＤ等でゲート絶縁体層３、半導体層４、不
純物を含んだ半導体層（ｎ+ ：ａ−Ｓｉ）５を連続して
成膜する。
【００１３】第３の工程として、図２（ｃ）に示すよう
に、トランジスタのチャネル部分に前記半導体層４およ
び不純物半導体層５をレジスト（図示せず）を用いてパ
ターニングして残す。第４の工程として、図２（ｄ）に
示すように、上記透明絶縁基板１上にＩＴＯを成膜し、
画素電極７を形成した後ソース・ドレイン電極８を成
膜、パターニングする。
に、トランジスタのチャネル部分に前記半導体層４およ
び不純物半導体層５をレジスト（図示せず）を用いてパ
ターニングして残す。第４の工程として、図２（ｄ）に
示すように、上記透明絶縁基板１上にＩＴＯを成膜し、
画素電極７を形成した後ソース・ドレイン電極８を成
膜、パターニングする。
【００１４】第５の工程として、図２（ｅ）に示すよう
に、上記透明絶縁基板１を陽極側に設置して、酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。このとき、時間制御およびプラズマのパワー制御に
より不純物半導体層５のみ陽極酸化し、不純物を入れて
いない半導体層４は、陽極酸化をしないか、あるいは一
部陽極酸化を行う。これによりチャネル上の不純物半導
体層５を絶縁体化層６として、チャネルの分離を行う。
通常は、この後、パッシベーションの絶縁体層（図示せ
ず）を形成、パターニングして、ＴＦＴアレイを形成す
る。
に、上記透明絶縁基板１を陽極側に設置して、酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。このとき、時間制御およびプラズマのパワー制御に
より不純物半導体層５のみ陽極酸化し、不純物を入れて
いない半導体層４は、陽極酸化をしないか、あるいは一
部陽極酸化を行う。これによりチャネル上の不純物半導
体層５を絶縁体化層６として、チャネルの分離を行う。
通常は、この後、パッシベーションの絶縁体層（図示せ
ず）を形成、パターニングして、ＴＦＴアレイを形成す
る。
【００１５】なお、露出した不純物半導体層５を絶縁体
化層６とする工程において、酸素プラズマによる陽極酸
化に代えて、チッ素プラズマによるチッ化処理を採用す
ることができる。第３の実施例のＴＦＴアレイ基板の製
造方法について図３を参照しながら説明する。第１の工
程として、図３（ａ）に示すように、透明絶縁基板１上
にゲート電極２を成膜、パターニングする。
化層６とする工程において、酸素プラズマによる陽極酸
化に代えて、チッ素プラズマによるチッ化処理を採用す
ることができる。第３の実施例のＴＦＴアレイ基板の製
造方法について図３を参照しながら説明する。第１の工
程として、図３（ａ）に示すように、透明絶縁基板１上
にゲート電極２を成膜、パターニングする。
【００１６】第２の工程として、図３（ｂ）に示すよう
に、上記透明絶縁基板１上に、Ｐ−ＣＶＤ等でゲート絶
縁体層３、半導体層４、保護絶縁体層１０を成膜する。
第３の工程として、図３（ｃ）に示すように、前記保護
絶縁体層１０をチャネル上にパターニング後、不純物を
含んだ半導体層（ｎ+ ：ａ−Ｓｉ）５を成膜する。
に、上記透明絶縁基板１上に、Ｐ−ＣＶＤ等でゲート絶
縁体層３、半導体層４、保護絶縁体層１０を成膜する。
第３の工程として、図３（ｃ）に示すように、前記保護
絶縁体層１０をチャネル上にパターニング後、不純物を
含んだ半導体層（ｎ+ ：ａ−Ｓｉ）５を成膜する。
【００１７】第４の工程として、図３（ｄ）に示すよう
に、トランジスタのチャネル部分の不純物半導体層５と
半導体層４をレジスト（図示せず）によりパターニング
する。第５の工程として、図３（ｅ）に示すように、透
明絶縁基板１上にＩＴＯを成膜し、画素電極７を形成し
た後ソース・ドレイン電極８を成膜、パターニングす
る。
に、トランジスタのチャネル部分の不純物半導体層５と
半導体層４をレジスト（図示せず）によりパターニング
する。第５の工程として、図３（ｅ）に示すように、透
明絶縁基板１上にＩＴＯを成膜し、画素電極７を形成し
た後ソース・ドレイン電極８を成膜、パターニングす
る。
【００１８】第６の工程として、図３（ｆ）に示すよう
に、上記透明絶縁基板１を陽極側に設置して、酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。このとき、時間制御およびプラズマのパワー制御に
より不純物半導体層５のみ陽極酸化し、不純物を入れて
いない半導体層４は、陽極酸化をしないか、あるいは一
部陽極酸化を行う。これによりチャネル上の不純物半導
体層５を絶縁体化層６として、チャネルの分離を行う。
通常は、この後、パッシベーションの絶縁体層（図示せ
ず）を形成、パターニングして、ＴＦＴアレイを形成す
る。
に、上記透明絶縁基板１を陽極側に設置して、酸素プラ
ズマを発生させ不純物半導体層５をプラズマ陽極酸化す
る。このとき、時間制御およびプラズマのパワー制御に
より不純物半導体層５のみ陽極酸化し、不純物を入れて
いない半導体層４は、陽極酸化をしないか、あるいは一
部陽極酸化を行う。これによりチャネル上の不純物半導
体層５を絶縁体化層６として、チャネルの分離を行う。
通常は、この後、パッシベーションの絶縁体層（図示せ
ず）を形成、パターニングして、ＴＦＴアレイを形成す
る。
【００１９】なお、露出した不純物半導体層５を絶縁体
化層６とする工程において、酸素プラズマによる陽極酸
化に代えて、チッ素プラズマによるチッ化処理を採用す
ることができる。
化層６とする工程において、酸素プラズマによる陽極酸
化に代えて、チッ素プラズマによるチッ化処理を採用す
ることができる。
【００２０】
【発明の効果】この発明の液晶表示用ＴＦＴアレイ基板
の製造方法にれば、製造工程中のアレイ基板について容
易にソース・ドレイン間の不純物半導体層の分離が可能
になり、各工程での選択エッチング性のマージンを大き
く取れる。さらに、半導体層と不純物半導体層とを従来
のように厚く成膜する必要がないため、成膜装置のメン
テナンスの回数も低減可能となり、生産性を大いに向上
させることができる。
の製造方法にれば、製造工程中のアレイ基板について容
易にソース・ドレイン間の不純物半導体層の分離が可能
になり、各工程での選択エッチング性のマージンを大き
く取れる。さらに、半導体層と不純物半導体層とを従来
のように厚く成膜する必要がないため、成膜装置のメン
テナンスの回数も低減可能となり、生産性を大いに向上
させることができる。
【図１】（ａ）〜（ｅ）は、この発明の第１の実施例の
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
【図２】（ａ）〜（ｅ）は、この発明の第２の実施例の
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
【図３】（ａ）〜（ｆ）は、この発明の第３の実施例の
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
液晶表示用ＴＦＴアレイ基板の製造方法の工程断面図で
ある。
【図４】第１の従来例の断面構造図である。
【図５】第２の従来例の断面構造図である。
１ 透明絶縁基板 ２ ゲート電極 ３ ゲート絶縁体層 ４ 半導体層 ５ 不純物半導体層 ６ 絶縁体化層 ７ 画素電極 ８ ソース・ドレイン電極 １０ 保護絶縁体層 １２ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｔ 7352−4Ｍ
Claims (3)
- 【請求項１】 半導体層とこの半導体層の上面に積層し
た不純物半導体層との積層膜に対し、酸素プラズマによ
る陽極酸化を選択的に行い、少なくとも前記不純物半導
体層を絶縁体化し、前記半導体層を残すことを特徴とす
る液晶表示用ＴＦＴアレイ基板の製造方法。 - 【請求項２】 半導体層とこの半導体層の上面に積層し
た不純物半導体層との積層膜に対し、チッ素プラズマに
よるチッ化処理を選択的に行い、少なくとも前記不純物
半導体層を絶縁体化し、前記半導体層を残すことを特徴
とする液晶表示用ＴＦＴアレイ基板の製造方法。 - 【請求項３】 半導体層と不純物半導体層との間に、保
護絶縁体層を介在させる請求項１または請求項２記載の
液晶表示用ＴＦＴアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27530193A JPH07131023A (ja) | 1993-11-04 | 1993-11-04 | 液晶表示用ｔｆｔアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27530193A JPH07131023A (ja) | 1993-11-04 | 1993-11-04 | 液晶表示用ｔｆｔアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131023A true JPH07131023A (ja) | 1995-05-19 |
Family
ID=17553532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27530193A Pending JPH07131023A (ja) | 1993-11-04 | 1993-11-04 | 液晶表示用ｔｆｔアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131023A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US6800512B1 (en) | 1999-09-16 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Method of forming insulating film and method of fabricating semiconductor device |
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