JPH07128406A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07128406A JPH07128406A JP5296073A JP29607393A JPH07128406A JP H07128406 A JPH07128406 A JP H07128406A JP 5296073 A JP5296073 A JP 5296073A JP 29607393 A JP29607393 A JP 29607393A JP H07128406 A JPH07128406 A JP H07128406A
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- JP
- Japan
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- test
- module
- test point
- integrated circuit
- analog
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 アナログモジュールの回路試験に必要なテス
トパッド数を削減し、その配線数を削減する。これによ
り、アナログモジュール及びディジタルモジュールを混
載する大規模集積回路装置等の設計効率及び試験効率を
高め、その低コスト化を推進する。 【構成】 大規模集積回路装置LSI等に搭載されるア
ナログモジュールAM1〜AM3に、テストポイント選
択信号IS0〜ISjならびにOS0〜OSkを受ける
デコーダと、共通試験ノードつまり試験信号入力端子T
in又は試験信号出力端子Toutと各テストポイント
との間にそれぞれ設けられ上記デコーダの対応する出力
信号に従って選択的にオン状態とされる相補ゲートとを
含むテストポイント選択回路を設け、試験信号入力端子
Tin又は試験信号出力端子Toutとその内部の指定
されたテストポイントとの間を選択的に接続するための
テストポイント選択機能を持たせる。
トパッド数を削減し、その配線数を削減する。これによ
り、アナログモジュール及びディジタルモジュールを混
載する大規模集積回路装置等の設計効率及び試験効率を
高め、その低コスト化を推進する。 【構成】 大規模集積回路装置LSI等に搭載されるア
ナログモジュールAM1〜AM3に、テストポイント選
択信号IS0〜ISjならびにOS0〜OSkを受ける
デコーダと、共通試験ノードつまり試験信号入力端子T
in又は試験信号出力端子Toutと各テストポイント
との間にそれぞれ設けられ上記デコーダの対応する出力
信号に従って選択的にオン状態とされる相補ゲートとを
含むテストポイント選択回路を設け、試験信号入力端子
Tin又は試験信号出力端子Toutとその内部の指定
されたテストポイントとの間を選択的に接続するための
テストポイント選択機能を持たせる。
Description
【0001】
【産業上の利用分野】この発明は半導体装置に関するも
ので、例えば、アナログモジュール及びディジタルモジ
ュールを混載するCBIC(Cell Based I
ntegrated Circuit)方式の大規模集
積回路装置ならびにその回路試験(テスティング)に利
用して特に有効な技術に関するものである。
ので、例えば、アナログモジュール及びディジタルモジ
ュールを混載するCBIC(Cell Based I
ntegrated Circuit)方式の大規模集
積回路装置ならびにその回路試験(テスティング)に利
用して特に有効な技術に関するものである。
【0002】
【従来の技術】機能ブロックとして標準化されセルライ
ブラリに登録されたアナログモジュール及びディジタル
モジュールを組み合わることにより大規模集積回路装置
を効率的に構成できるいわゆるCBIC方式がある。ま
た、このような大規模集積回路装置等において、例えば
ディジタルモジュールに設けられたラッチ回路や順序回
路を構成するフリップフロップを必要に応じて選択的に
直列結合することにより回路試験を効率的に実施できる
いわゆるスキャンパス方式がある。
ブラリに登録されたアナログモジュール及びディジタル
モジュールを組み合わることにより大規模集積回路装置
を効率的に構成できるいわゆるCBIC方式がある。ま
た、このような大規模集積回路装置等において、例えば
ディジタルモジュールに設けられたラッチ回路や順序回
路を構成するフリップフロップを必要に応じて選択的に
直列結合することにより回路試験を効率的に実施できる
いわゆるスキャンパス方式がある。
【0003】スキャンパス方式を含むディジタル集積回
路の試験方法については、例えば、1986年9月、日
経マグロウヒル社発行の『日経マイクロデバイス 19
86年9月号』第65頁〜第80頁に記載されている。
路の試験方法については、例えば、1986年9月、日
経マグロウヒル社発行の『日経マイクロデバイス 19
86年9月号』第65頁〜第80頁に記載されている。
【0004】
【発明が解決しようとする課題】アナログモジュール及
びディジタルモジュールを混載する従来の大規模集積回
路装置において、ディジタルモジュールに関する回路試
験は、上記スキャンパス方式を採用することにより効率
的に実施できるが、アナログモジュールに関する回路試
験は、各テストポイントに対応してテストパッドを設
け、これらのテストパッドを介して試験信号を入力又は
出力することにより行われる。
びディジタルモジュールを混載する従来の大規模集積回
路装置において、ディジタルモジュールに関する回路試
験は、上記スキャンパス方式を採用することにより効率
的に実施できるが、アナログモジュールに関する回路試
験は、各テストポイントに対応してテストパッドを設
け、これらのテストパッドを介して試験信号を入力又は
出力することにより行われる。
【0005】一方、微細加工技術の進展にともなう半導
体集積回路の大規模化は著しく、複数のアナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置では、アナログモジュールに設けるべきテストポ
イントの所要数が増大の一途にある。このため、これら
の大規模集積回路装置のアナログモジュールに関する回
路試験を従来方法で実施した場合、テストポイント数に
比例してテストパッド数が増大し、テストパッド数に比
例して大規模集積回路装置のチップ(半導体基板)面積
や配線数が増大する。この結果、大規模集積回路装置の
設計効率及び試験効率が低下し、その低コスト化が阻害
されるという問題が生じる。
体集積回路の大規模化は著しく、複数のアナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置では、アナログモジュールに設けるべきテストポ
イントの所要数が増大の一途にある。このため、これら
の大規模集積回路装置のアナログモジュールに関する回
路試験を従来方法で実施した場合、テストポイント数に
比例してテストパッド数が増大し、テストパッド数に比
例して大規模集積回路装置のチップ(半導体基板)面積
や配線数が増大する。この結果、大規模集積回路装置の
設計効率及び試験効率が低下し、その低コスト化が阻害
されるという問題が生じる。
【0006】この発明の目的は、アナログモジュールの
回路試験に必要なテストパッド数を削減しその配線数を
削減することにある。この発明の他の目的は、アナログ
モジュール及びディジタルモジュールを混載する大規模
集積回路装置等の設計効率及び試験効率を高め、その低
コスト化を推進することにある。
回路試験に必要なテストパッド数を削減しその配線数を
削減することにある。この発明の他の目的は、アナログ
モジュール及びディジタルモジュールを混載する大規模
集積回路装置等の設計効率及び試験効率を高め、その低
コスト化を推進することにある。
【0007】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、大規模集積回路装置等に搭載
されるアナログモジュールに、所定のテストポイント選
択信号を受けるデコーダと、共通試験ノードと各テスト
ポイントとの間にそれぞれ設けられ上記デコーダの対応
する出力信号に従って選択的にオン状態とされる複数の
相補ゲートとを含むテストポイント選択回路を設け、共
通試験ノードとその内部の指定されたテストポイントと
を選択的に接続するためのテストポイント選択機能を持
たせる。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、大規模集積回路装置等に搭載
されるアナログモジュールに、所定のテストポイント選
択信号を受けるデコーダと、共通試験ノードと各テスト
ポイントとの間にそれぞれ設けられ上記デコーダの対応
する出力信号に従って選択的にオン状態とされる複数の
相補ゲートとを含むテストポイント選択回路を設け、共
通試験ノードとその内部の指定されたテストポイントと
を選択的に接続するためのテストポイント選択機能を持
たせる。
【0009】
【作用】上記手段によれば、試験ノードを共通化してア
ナログモジュールの回路試験に必要なテストパッド数を
削減し、その配線数を削減することができるため、アナ
ログモジュール及びディジタルモジュールを混載する大
規模集積回路装置等の設計効率及び試験効率を高め、そ
の低コスト化を推進することができる。
ナログモジュールの回路試験に必要なテストパッド数を
削減し、その配線数を削減することができるため、アナ
ログモジュール及びディジタルモジュールを混載する大
規模集積回路装置等の設計効率及び試験効率を高め、そ
の低コスト化を推進することができる。
【0010】
【実施例】図1には、この発明が適用された大規模集積
回路装置(LSI)の第1の実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例の大規模集積
回路装置の構成及び動作の概要について説明する。な
お、この実施例の大規模集積回路装置は、特に制限され
ないが、CBIC方式により設計され、図1の各ブロッ
クを構成する回路素子は、公知のMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)集積回路の製造技術により、単結晶シリ
コンのような1個の半導体基板面上に形成される。
回路装置(LSI)の第1の実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例の大規模集積
回路装置の構成及び動作の概要について説明する。な
お、この実施例の大規模集積回路装置は、特に制限され
ないが、CBIC方式により設計され、図1の各ブロッ
クを構成する回路素子は、公知のMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)集積回路の製造技術により、単結晶シリ
コンのような1個の半導体基板面上に形成される。
【0011】図1において、この実施例の大規模集積回
路装置は、特に制限されないが、3個のアナログモジュ
ールAM1〜AM3を搭載する。このうち、アナログモ
ジュールAM1には、通常動作時、図示されない前段回
路から入力端子Sinを介して所定の入力信号が供給さ
れ、その出力信号は、次段のアナログモジュールAM2
に供給される。アナログモジュールAM2の出力信号
は、次段のアナログモジュールAM3に供給され、アナ
ログモジュールAM3の出力信号は、出力端子Sout
を介して大規模集積回路装置の外部に出力される。
路装置は、特に制限されないが、3個のアナログモジュ
ールAM1〜AM3を搭載する。このうち、アナログモ
ジュールAM1には、通常動作時、図示されない前段回
路から入力端子Sinを介して所定の入力信号が供給さ
れ、その出力信号は、次段のアナログモジュールAM2
に供給される。アナログモジュールAM2の出力信号
は、次段のアナログモジュールAM3に供給され、アナ
ログモジュールAM3の出力信号は、出力端子Sout
を介して大規模集積回路装置の外部に出力される。
【0012】ここで、アナログモジュールAM1〜AM
3は、増幅回路やアナログ/ディジタル変換回路等の機
能ブロックからなり、入力端子Sin又は前段のアナロ
グモジュールから供給される入力信号に対して所定の増
幅又は変換処理等を加え、後段のアナログモジュール又
は出力端子Soutに伝達する。
3は、増幅回路やアナログ/ディジタル変換回路等の機
能ブロックからなり、入力端子Sin又は前段のアナロ
グモジュールから供給される入力信号に対して所定の増
幅又は変換処理等を加え、後段のアナログモジュール又
は出力端子Soutに伝達する。
【0013】なお、大規模集積回路装置が所定の回路試
験状態とされるとき、上記入力端子Sin及び出力端子
Soutは、試験用ソケット等の接続手段を介して外部
の試験装置(テスタ)に結合される。このとき、大規模
集積回路装置は、さらに試験信号入力端子Tin及び試
験信号出力端子Toutを介して試験装置に結合される
とともに、コントロールボードCBに結合される。この
コントロールボードCBは、所定のケーブルを介して試
験装置に結合される。
験状態とされるとき、上記入力端子Sin及び出力端子
Soutは、試験用ソケット等の接続手段を介して外部
の試験装置(テスタ)に結合される。このとき、大規模
集積回路装置は、さらに試験信号入力端子Tin及び試
験信号出力端子Toutを介して試験装置に結合される
とともに、コントロールボードCBに結合される。この
コントロールボードCBは、所定のケーブルを介して試
験装置に結合される。
【0014】この実施例において、アナログモジュール
AM1〜AM3のそれぞれは、回路試験に供される複数
のテストポイントを備える。また、大規模集積回路装置
は、モジュール選択回路MSELを備え、各アナログモ
ジュールは、モジュール選択回路MSELから供給され
るテストポイント選択信号IS0〜ISjならびにOS
0〜OSkに従ってその内部の指定されたテストポイン
トと共通試験ノードつまり試験信号入力端子Tin又は
試験信号出力端子Toutとの間を選択的に接続するテ
ストポイント選択機能を備える。モジュール選択回路M
SELには、外部のコントロールボードCBからi+1
ビットのモジュール選択信号MS0〜MSiと、j+1
ビットのテストポイント選択信号IS0〜ISjならび
にk+1ビットのテストポイント選択信号OS0〜OS
kが供給される。
AM1〜AM3のそれぞれは、回路試験に供される複数
のテストポイントを備える。また、大規模集積回路装置
は、モジュール選択回路MSELを備え、各アナログモ
ジュールは、モジュール選択回路MSELから供給され
るテストポイント選択信号IS0〜ISjならびにOS
0〜OSkに従ってその内部の指定されたテストポイン
トと共通試験ノードつまり試験信号入力端子Tin又は
試験信号出力端子Toutとの間を選択的に接続するテ
ストポイント選択機能を備える。モジュール選択回路M
SELには、外部のコントロールボードCBからi+1
ビットのモジュール選択信号MS0〜MSiと、j+1
ビットのテストポイント選択信号IS0〜ISjならび
にk+1ビットのテストポイント選択信号OS0〜OS
kが供給される。
【0015】コントロールボードCBは、試験装置の指
示を受けて動作し、モジュール選択回路MSELに対す
るモジュール選択信号MS0〜MSiとテストポイント
選択信号IS0〜ISjならびにOS0〜OSkを自動
的に生成する。また、モジュール選択回路MSELは、
コントロールボードCBから供給されるモジュール選択
信号MS0〜MSiをデコードして、対応するアナログ
モジュール選択信号A1〜A3を択一的にハイレベルと
するとともに、コントロールボードCBから供給される
テストポイント選択信号IS0〜ISjならびにOS0
〜OSkをアナログモジュールAM1〜AM3に中継・
伝達する。
示を受けて動作し、モジュール選択回路MSELに対す
るモジュール選択信号MS0〜MSiとテストポイント
選択信号IS0〜ISjならびにOS0〜OSkを自動
的に生成する。また、モジュール選択回路MSELは、
コントロールボードCBから供給されるモジュール選択
信号MS0〜MSiをデコードして、対応するアナログ
モジュール選択信号A1〜A3を択一的にハイレベルと
するとともに、コントロールボードCBから供給される
テストポイント選択信号IS0〜ISjならびにOS0
〜OSkをアナログモジュールAM1〜AM3に中継・
伝達する。
【0016】図2には、図1の大規模集積回路装置に含
まれるアナログモジュールAM2の一実施例のブロック
図が示されている。また、図3には、図2のアナログモ
ジュールAM2に含まれるテストポイント選択回路PS
ELの一実施例の回路図が示されている。これらの図を
もとに、この実施例の大規模集積回路装置に搭載される
アナログモジュールAM1〜AM3ならびにそのテスト
ポイント選択回路PSELの具体的構成及び動作ならび
にその特徴について説明する。なお、以下の説明は、ア
ナログモジュールAM2ならびにそのテストポイント選
択回路を例に進められるが、アナログモジュールAM1
及びAM3ならびにそのテストポイント選択回路につい
ては同様な構成とされるため、類推されたい。
まれるアナログモジュールAM2の一実施例のブロック
図が示されている。また、図3には、図2のアナログモ
ジュールAM2に含まれるテストポイント選択回路PS
ELの一実施例の回路図が示されている。これらの図を
もとに、この実施例の大規模集積回路装置に搭載される
アナログモジュールAM1〜AM3ならびにそのテスト
ポイント選択回路PSELの具体的構成及び動作ならび
にその特徴について説明する。なお、以下の説明は、ア
ナログモジュールAM2ならびにそのテストポイント選
択回路を例に進められるが、アナログモジュールAM1
及びAM3ならびにそのテストポイント選択回路につい
ては同様な構成とされるため、類推されたい。
【0017】図2において、アナログモジュールAM2
は、特に制限されないが、3個のアナログ機能ユニット
AFU1〜AFU3を備える。このうち、アナログ機能
ユニットAFU1には、テストポイントP1を介して前
段のアナログモジュールAM1の出力信号M1OSが供
給される。また、その一方の出力信号は、テストポイン
トP2を介して後段のアナログ機能ユニットAFU2に
供給され、その他方の出力信号は、テストポイントP3
を介してアナログ機能ユニットAFU3に供給される。
アナログ機能ユニットAFU2の出力信号は、テストポ
イントP4を介してアナログ機能ユニットAFU3に供
給され、このアナログ機能ユニットAFU3の出力信号
は、テストポイントP5を経た後、アナログモジュール
AM2の出力信号M2OSとしてアナログモジュールA
M3に供給される。
は、特に制限されないが、3個のアナログ機能ユニット
AFU1〜AFU3を備える。このうち、アナログ機能
ユニットAFU1には、テストポイントP1を介して前
段のアナログモジュールAM1の出力信号M1OSが供
給される。また、その一方の出力信号は、テストポイン
トP2を介して後段のアナログ機能ユニットAFU2に
供給され、その他方の出力信号は、テストポイントP3
を介してアナログ機能ユニットAFU3に供給される。
アナログ機能ユニットAFU2の出力信号は、テストポ
イントP4を介してアナログ機能ユニットAFU3に供
給され、このアナログ機能ユニットAFU3の出力信号
は、テストポイントP5を経た後、アナログモジュール
AM2の出力信号M2OSとしてアナログモジュールA
M3に供給される。
【0018】ここで、アナログ機能ユニットAFU1〜
AFU3は、特に制限されないが、プリアンプやレベル
シフタあるいはメインアンプ等の機能単位からなり、ア
ナログモジュールAM1の出力信号M1OS又は前段の
アナログ機能ユニットの出力信号に対して所定の増幅又
はレベルシフト処理を加えた後、後段のアナログ機能ユ
ニット又はアナログモジュールAM3に伝達する。
AFU3は、特に制限されないが、プリアンプやレベル
シフタあるいはメインアンプ等の機能単位からなり、ア
ナログモジュールAM1の出力信号M1OS又は前段の
アナログ機能ユニットの出力信号に対して所定の増幅又
はレベルシフト処理を加えた後、後段のアナログ機能ユ
ニット又はアナログモジュールAM3に伝達する。
【0019】この実施例において、アナログモジュール
AM2は、さらにテストポイント選択回路PSELを備
える。テストポイント選択回路PSELには、モジュー
ル選択回路MSELから対応するアナログモジュール選
択信号A2とテストポイント選択信号IS0〜ISjな
らびにOS0〜OSkが供給される。テストポイント選
択回路PSELは、さらにテストポイントP1〜P5に
結合されるとともに、試験信号入力端子Tin及び試験
信号出力端子Toutに結合される。
AM2は、さらにテストポイント選択回路PSELを備
える。テストポイント選択回路PSELには、モジュー
ル選択回路MSELから対応するアナログモジュール選
択信号A2とテストポイント選択信号IS0〜ISjな
らびにOS0〜OSkが供給される。テストポイント選
択回路PSELは、さらにテストポイントP1〜P5に
結合されるとともに、試験信号入力端子Tin及び試験
信号出力端子Toutに結合される。
【0020】テストポイント選択回路PSELは、図3
に示されるように、2個のデコーダDEC1及びDEC
2を含む。また、共通試験ノードつまり試験信号入力端
子TinとテストポイントP1〜P5との間にそれぞれ
設けられる5個の相補ゲートG1〜G5と、他の共通試
験ノードつまり試験信号出力端子Toutとテストポイ
ントP1〜P5との間にそれぞれ設けられる5個の相補
ゲートG6〜GAとを含む。このうち、デコーダDEC
1には、アナログモジュール選択信号A2とテストポイ
ント選択信号IS0〜ISjが供給され、デコーダDE
C2には、アナログモジュール選択信号A2とテストポ
イント選択信号OS0〜OSkが供給される。また、相
補ゲートG1〜G5には、デコーダDEC1の対応する
出力信号IPS1〜IPS5がそれぞれ供給され、相補
ゲートG6〜GAには、デコーダDEC2の対応する出
力信号OPS1〜OPS5がそれぞれ供給される。
に示されるように、2個のデコーダDEC1及びDEC
2を含む。また、共通試験ノードつまり試験信号入力端
子TinとテストポイントP1〜P5との間にそれぞれ
設けられる5個の相補ゲートG1〜G5と、他の共通試
験ノードつまり試験信号出力端子Toutとテストポイ
ントP1〜P5との間にそれぞれ設けられる5個の相補
ゲートG6〜GAとを含む。このうち、デコーダDEC
1には、アナログモジュール選択信号A2とテストポイ
ント選択信号IS0〜ISjが供給され、デコーダDE
C2には、アナログモジュール選択信号A2とテストポ
イント選択信号OS0〜OSkが供給される。また、相
補ゲートG1〜G5には、デコーダDEC1の対応する
出力信号IPS1〜IPS5がそれぞれ供給され、相補
ゲートG6〜GAには、デコーダDEC2の対応する出
力信号OPS1〜OPS5がそれぞれ供給される。
【0021】テストポイント選択回路PSELを構成す
るデコーダDEC1は、アナログモジュール選択信号A
2がハイレベルとされることで選択的に動作状態とさ
れ、テストポイント選択信号IS0〜ISjをデコード
して、その対応する出力信号IPS1〜IPS5を択一
的にハイレベルとする。同様に、デコーダDEC2は、
アナログモジュール選択信号A2がハイレベルとされる
ことで選択的に動作状態とされ、テストポイント選択信
号OS0〜OSkをデコードして、その対応する出力信
号OPS1〜OPS5を択一的にハイレベルとする。
るデコーダDEC1は、アナログモジュール選択信号A
2がハイレベルとされることで選択的に動作状態とさ
れ、テストポイント選択信号IS0〜ISjをデコード
して、その対応する出力信号IPS1〜IPS5を択一
的にハイレベルとする。同様に、デコーダDEC2は、
アナログモジュール選択信号A2がハイレベルとされる
ことで選択的に動作状態とされ、テストポイント選択信
号OS0〜OSkをデコードして、その対応する出力信
号OPS1〜OPS5を択一的にハイレベルとする。
【0022】一方、相補ゲートG1〜G5は、デコーダ
DEC1の対応する出力信号IPS1〜IPS5がハイ
レベルとされることで選択的にオン状態となり、対応す
るテストポイントP1〜P5と試験信号入力端子Tin
との間を選択的に接続する。このとき、試験信号入力端
子Tinには試験装置から試験入力信号が入力され、こ
の試験入力信号は、オン状態にある相補ゲートG1〜G
5を介して対応するテストポイントP1〜P5つまりア
ナログ機能ユニットAFU1〜AFU3に伝達される。
同様に、相補ゲートG6〜GAは、デコーダDEC2の
対応する出力信号OPS1〜OPS5がハイレベルとさ
れることで選択的にオン状態となり、対応するテストポ
イントP1〜P5と試験信号出力端子Toutとの間を
選択的に接続する。このとき、テストポイントP1〜P
5には、上記試験入力信号に対応したアナログ機能ユニ
ットAFU1〜AFU3の入力信号又は出力信号が伝達
され、これらの入力信号又は出力信号は、オン状態にあ
る相補ゲートG6〜GAから試験信号出力端子Tout
を介して試験装置に伝達される。
DEC1の対応する出力信号IPS1〜IPS5がハイ
レベルとされることで選択的にオン状態となり、対応す
るテストポイントP1〜P5と試験信号入力端子Tin
との間を選択的に接続する。このとき、試験信号入力端
子Tinには試験装置から試験入力信号が入力され、こ
の試験入力信号は、オン状態にある相補ゲートG1〜G
5を介して対応するテストポイントP1〜P5つまりア
ナログ機能ユニットAFU1〜AFU3に伝達される。
同様に、相補ゲートG6〜GAは、デコーダDEC2の
対応する出力信号OPS1〜OPS5がハイレベルとさ
れることで選択的にオン状態となり、対応するテストポ
イントP1〜P5と試験信号出力端子Toutとの間を
選択的に接続する。このとき、テストポイントP1〜P
5には、上記試験入力信号に対応したアナログ機能ユニ
ットAFU1〜AFU3の入力信号又は出力信号が伝達
され、これらの入力信号又は出力信号は、オン状態にあ
る相補ゲートG6〜GAから試験信号出力端子Tout
を介して試験装置に伝達される。
【0023】以上のように、この実施例の大規模集積回
路装置は、3個のアナログモジュールAM1〜AM3を
搭載し、これらのアナログモジュールのそれぞれは、対
応するアナログモジュール選択信号A1〜A3がハイレ
ベルとされることで選択的に動作状態とされテストポイ
ント選択信号IS0〜ISjあるいはOS0〜OSkに
従ってその内部の指定されたテストポイントと試験信号
入力端子Tin又は試験信号出力端子Toutとの間を
選択的に接続するテストポイント選択回路PSELを備
える。つまり、この実施例の大規模集積回路装置では、
外部の試験装置から試験信号入力端子Tinを介してア
ナログモジュールAM1〜AM3の任意のテストポイン
トに所定の試験入力信号を入力し、あるいはアナログモ
ジュールAM1〜AM3の任意のテストポイントにおけ
る電位を試験信号出力端子Toutから外部の試験装置
に出力できる訳であって、試験ノードつまり試験信号入
力端子Tin及び試験信号出力端子Toutを複数のア
ナログモジュール及びテストポイントにより共有するこ
とができる。この結果、回路試験に必要なテストパッド
つまり試験端子の数を削減し、回路試験に関する配線数
を削減することができるため、複数のアナログモジュー
ルを搭載する大規模集積回路装置の設計工数及び試験工
数を削減し、その低コスト化を推進できるものとなる。
路装置は、3個のアナログモジュールAM1〜AM3を
搭載し、これらのアナログモジュールのそれぞれは、対
応するアナログモジュール選択信号A1〜A3がハイレ
ベルとされることで選択的に動作状態とされテストポイ
ント選択信号IS0〜ISjあるいはOS0〜OSkに
従ってその内部の指定されたテストポイントと試験信号
入力端子Tin又は試験信号出力端子Toutとの間を
選択的に接続するテストポイント選択回路PSELを備
える。つまり、この実施例の大規模集積回路装置では、
外部の試験装置から試験信号入力端子Tinを介してア
ナログモジュールAM1〜AM3の任意のテストポイン
トに所定の試験入力信号を入力し、あるいはアナログモ
ジュールAM1〜AM3の任意のテストポイントにおけ
る電位を試験信号出力端子Toutから外部の試験装置
に出力できる訳であって、試験ノードつまり試験信号入
力端子Tin及び試験信号出力端子Toutを複数のア
ナログモジュール及びテストポイントにより共有するこ
とができる。この結果、回路試験に必要なテストパッド
つまり試験端子の数を削減し、回路試験に関する配線数
を削減することができるため、複数のアナログモジュー
ルを搭載する大規模集積回路装置の設計工数及び試験工
数を削減し、その低コスト化を推進できるものとなる。
【0024】なお、上記説明から明らかなように、回路
試験に必要なテストパッド数を削減できることで、大規
模集積回路装置の試験ノードを外部端子として用意で
き、これによってパッケージ封入後における機能試験を
実施することが可能となる。また、各アナログモジュー
ルに設けられるテストポイント選択回路PSELは、同
一構成とすることができ、言わば試験経路を標準化でき
る訳であって、結果的にアナログモジュールひいては大
規模集積回路装置の回路設計や配線設計を自動化するこ
とが可能となる。さらに、試験経路の標準化により、従
来では大規模集積回路装置ごとに用意されたコントロー
ルボードCBを汎用化でき、これによって大規模集積回
路装置のさらなる低コスト化を図ることができる。
試験に必要なテストパッド数を削減できることで、大規
模集積回路装置の試験ノードを外部端子として用意で
き、これによってパッケージ封入後における機能試験を
実施することが可能となる。また、各アナログモジュー
ルに設けられるテストポイント選択回路PSELは、同
一構成とすることができ、言わば試験経路を標準化でき
る訳であって、結果的にアナログモジュールひいては大
規模集積回路装置の回路設計や配線設計を自動化するこ
とが可能となる。さらに、試験経路の標準化により、従
来では大規模集積回路装置ごとに用意されたコントロー
ルボードCBを汎用化でき、これによって大規模集積回
路装置のさらなる低コスト化を図ることができる。
【0025】図4には、この発明が適用された大規模集
積回路装置の第2の実施例のブロック図が示されてい
る。また、図5には、この発明が適用された大規模集積
回路装置の第3の実施例のブロック図が示され、図6に
は、この発明が適用された大規模集積回路装置の第4の
実施例のブロック図が示されている。なお、これらの実
施例は、前記図1ないし図3の実施例を基本的に踏襲す
る。
積回路装置の第2の実施例のブロック図が示されてい
る。また、図5には、この発明が適用された大規模集積
回路装置の第3の実施例のブロック図が示され、図6に
は、この発明が適用された大規模集積回路装置の第4の
実施例のブロック図が示されている。なお、これらの実
施例は、前記図1ないし図3の実施例を基本的に踏襲す
る。
【0026】図4において、大規模集積回路装置は、実
質的に並列結合される3個のアナログモジュールAM1
〜AM3を備える。また、図5の大規模集積回路装置
は、実質的に直並列結合される合計4個のアナログモジ
ュールAM1及びAM2ならびにAM3及びAM4を備
え、図6の大規模集積回路装置は、実質的に直列結合さ
れる合計4個のディジタルモジュールDM1及びDM2
ならびにアナログモジュールAM1及びAM2を備え
る。これらの実施例において、大規模集積回路装置は、
モジュール選択回路MSELを備え、大規模集積回路装
置を構成するアナログモジュール及びディジタルモジュ
ールは、前記図2に示されるようなテストポイント選択
回路PSELをそれぞれ備える。つまり、各実施例の大
規模集積回路装置は、搭載されるモジュールの数,種別
及び接続形態に関係なく、前記図1の実施例と同様な効
果を有する訳であり、これによってその設計工数及び試
験工数を削減し、その低コスト化を推進できるものとさ
れる。
質的に並列結合される3個のアナログモジュールAM1
〜AM3を備える。また、図5の大規模集積回路装置
は、実質的に直並列結合される合計4個のアナログモジ
ュールAM1及びAM2ならびにAM3及びAM4を備
え、図6の大規模集積回路装置は、実質的に直列結合さ
れる合計4個のディジタルモジュールDM1及びDM2
ならびにアナログモジュールAM1及びAM2を備え
る。これらの実施例において、大規模集積回路装置は、
モジュール選択回路MSELを備え、大規模集積回路装
置を構成するアナログモジュール及びディジタルモジュ
ールは、前記図2に示されるようなテストポイント選択
回路PSELをそれぞれ備える。つまり、各実施例の大
規模集積回路装置は、搭載されるモジュールの数,種別
及び接続形態に関係なく、前記図1の実施例と同様な効
果を有する訳であり、これによってその設計工数及び試
験工数を削減し、その低コスト化を推進できるものとさ
れる。
【0027】以上の実施例に示されるように、この発明
をアナログモジュール及びディジタルモジュールを混載
する大規模集積回路装置等の半導体装置に適用すること
で、次のような作用効果が得られる。すなわち、 (1)大規模集積回路装置等に搭載されるアナログモジ
ュールに、テストポイント選択信号を受けるデコーダ
と、共通試験ノードと各テストポイントとの間にそれぞ
れ設けられ上記デコーダの対応する出力信号に従って選
択的にオン状態とされる複数の相補ゲートとを含むテス
トポイント選択回路を設け、共通試験ノードとその内部
の指定されたテストポイントとを選択的に接続するため
のテストポイント選択機能を持たせることで、アナログ
モジュールの回路試験のための試験ノードを共通化する
ことができるという効果が得られる。 (2)上記(1)項により、アナログモジュールの回路
試験に必要なテストパッド数を削減し、その配線数を削
減できるという効果が得られる。 (3)上記(1)項及び(2)項により、アナログモジ
ュール及びディジタルモジュールを混載する大規模集積
回路装置等の設計効率及び試験効率を高め、その低コス
ト化を推進することができるという効果が得られる。
をアナログモジュール及びディジタルモジュールを混載
する大規模集積回路装置等の半導体装置に適用すること
で、次のような作用効果が得られる。すなわち、 (1)大規模集積回路装置等に搭載されるアナログモジ
ュールに、テストポイント選択信号を受けるデコーダ
と、共通試験ノードと各テストポイントとの間にそれぞ
れ設けられ上記デコーダの対応する出力信号に従って選
択的にオン状態とされる複数の相補ゲートとを含むテス
トポイント選択回路を設け、共通試験ノードとその内部
の指定されたテストポイントとを選択的に接続するため
のテストポイント選択機能を持たせることで、アナログ
モジュールの回路試験のための試験ノードを共通化する
ことができるという効果が得られる。 (2)上記(1)項により、アナログモジュールの回路
試験に必要なテストパッド数を削減し、その配線数を削
減できるという効果が得られる。 (3)上記(1)項及び(2)項により、アナログモジ
ュール及びディジタルモジュールを混載する大規模集積
回路装置等の設計効率及び試験効率を高め、その低コス
ト化を推進することができるという効果が得られる。
【0028】(4)上記(1)項ないし(3)項によ
り、試験ノードを外部端子とすることができるため、パ
ッケージ封入後における大規模集積回路装置等の機能試
験を容易に実現することができるという効果が得られ
る。 (5)上記(1)項ないし(3)項により、テストポイ
ント選択回路の構成及び入出力条件等を標準化すること
ができるという効果が得られる。 (6)上記(5)項により、アナログモジュール及びデ
ィジタルモジュールを混載する大規模集積回路装置等の
回路試験に関する条件を標準化し、その回路設計及び配
線設計を自動化することができるという効果が得られ
る。 (7)上記(5)項により、コントロールボードを汎用
化し、各種の大規模集積回路装置で共有することができ
るという効果が得られる。 (8)上記(4)項ないし(7)項により、アナログモ
ジュール及びディジタルモジュールを混載する大規模集
積回路装置等の設計工数及び試験工数を削減し、さらな
る低コスト化を図ることができるという効果が得られ
る。
り、試験ノードを外部端子とすることができるため、パ
ッケージ封入後における大規模集積回路装置等の機能試
験を容易に実現することができるという効果が得られ
る。 (5)上記(1)項ないし(3)項により、テストポイ
ント選択回路の構成及び入出力条件等を標準化すること
ができるという効果が得られる。 (6)上記(5)項により、アナログモジュール及びデ
ィジタルモジュールを混載する大規模集積回路装置等の
回路試験に関する条件を標準化し、その回路設計及び配
線設計を自動化することができるという効果が得られ
る。 (7)上記(5)項により、コントロールボードを汎用
化し、各種の大規模集積回路装置で共有することができ
るという効果が得られる。 (8)上記(4)項ないし(7)項により、アナログモ
ジュール及びディジタルモジュールを混載する大規模集
積回路装置等の設計工数及び試験工数を削減し、さらな
る低コスト化を図ることができるという効果が得られ
る。
【0029】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1ならびに図4ないし図6において、大規模集積
回路装置は、複数の試験信号入力端子Tin及び試験信
号出力端子Toutを備えることができるし、各モジュ
ールに対する入力信号線及び出力信号線の数も任意に設
定できる。また、大規模集積回路装置は、CBIC方式
を採ることを必須条件とはしないし、MOSFET以外
の回路素子により構成することもできる。大規模集積回
路装置及び試験装置間の接続は、テストパッドからプロ
ーバを介して行ってもよいし、ディジタルモジュールの
回路試験は、スキャンパス方式によってもよい。図2に
おいて、アナログモジュールAM2は、任意数のアナロ
グ機能ユニットを備えることができる。また、各機能ユ
ニットに対する入力信号線及び出力信号線の数は任意に
設定できるし、テストポイントの位置や設置数も任意に
設定できる。図3において、相補ゲートG1〜GAは、
Pチャンネル又はNチャンネルMOSFETのみにより
構成できるし、他のスイッチ手段に置き換えることもで
きる。さらに、大規模集積回路装置,アナログモジュー
ル及びテストポイント選択回路の具体的な構成や選択信
号の組み合わせならびにその論理レベル等は、種々の実
施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1ならびに図4ないし図6において、大規模集積
回路装置は、複数の試験信号入力端子Tin及び試験信
号出力端子Toutを備えることができるし、各モジュ
ールに対する入力信号線及び出力信号線の数も任意に設
定できる。また、大規模集積回路装置は、CBIC方式
を採ることを必須条件とはしないし、MOSFET以外
の回路素子により構成することもできる。大規模集積回
路装置及び試験装置間の接続は、テストパッドからプロ
ーバを介して行ってもよいし、ディジタルモジュールの
回路試験は、スキャンパス方式によってもよい。図2に
おいて、アナログモジュールAM2は、任意数のアナロ
グ機能ユニットを備えることができる。また、各機能ユ
ニットに対する入力信号線及び出力信号線の数は任意に
設定できるし、テストポイントの位置や設置数も任意に
設定できる。図3において、相補ゲートG1〜GAは、
Pチャンネル又はNチャンネルMOSFETのみにより
構成できるし、他のスイッチ手段に置き換えることもで
きる。さらに、大規模集積回路装置,アナログモジュー
ル及びテストポイント選択回路の具体的な構成や選択信
号の組み合わせならびにその論理レベル等は、種々の実
施形態を採りうる。
【0030】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるCB
IC方式を採る大規模集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、アナ
ログモジュール又はディジタルモジュールを搭載する大
規模集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるCB
IC方式を採る大規模集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、アナ
ログモジュール又はディジタルモジュールを搭載する大
規模集積回路装置に広く適用できる。
【0031】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、大規模集積回路装置等に搭
載されるアナログモジュールに、テストポイント選択信
号を受けるデコーダと、共通試験ノードと各テストポイ
ントとの間にそれぞれ設けられ上記デコーダの対応する
出力信号に従って選択的にオン状態とされる複数の相補
ゲートとを含むテストポイント選択回路を設け、共通試
験ノードとその内部の指定されたテストポイントとを選
択的に接続するためのテストポイント選択機能を持たせ
ることで、試験ノードを共通化してアナログモジュール
の回路試験に必要なテストパッド数を削減し、その配線
数を削減することができる。この結果、アナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置等の設計効率及び試験効率を高め、その低コスト
化を推進することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、大規模集積回路装置等に搭
載されるアナログモジュールに、テストポイント選択信
号を受けるデコーダと、共通試験ノードと各テストポイ
ントとの間にそれぞれ設けられ上記デコーダの対応する
出力信号に従って選択的にオン状態とされる複数の相補
ゲートとを含むテストポイント選択回路を設け、共通試
験ノードとその内部の指定されたテストポイントとを選
択的に接続するためのテストポイント選択機能を持たせ
ることで、試験ノードを共通化してアナログモジュール
の回路試験に必要なテストパッド数を削減し、その配線
数を削減することができる。この結果、アナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置等の設計効率及び試験効率を高め、その低コスト
化を推進することができる。
【図1】この発明が適用された大規模集積回路装置の第
1の実施例を示すブロック図である。
1の実施例を示すブロック図である。
【図2】図1の大規模集積回路装置に含まれるアナログ
モジュールの一実施例を示すブロック図である。
モジュールの一実施例を示すブロック図である。
【図3】図2のアナログモジュールに含まれるテストポ
イント選択回路の一実施例を示す回路図である。
イント選択回路の一実施例を示す回路図である。
【図4】この発明が適用された大規模集積回路装置の第
2の実施例を示すブロック図である。
2の実施例を示すブロック図である。
【図5】この発明が適用された大規模集積回路装置の第
3の実施例を示すブロック図である。
3の実施例を示すブロック図である。
【図6】この発明が適用された大規模集積回路装置の第
4の実施例を示すブロック図である。
4の実施例を示すブロック図である。
LSI・・・大規模集積回路装置、CB・・・・コント
ロールボード、AM1〜AM4・・・アナログモジュー
ル、DM1〜DM2・・・ディジタルモジュール、MS
EL・・・モジュール選択回路。 AFU1〜AFU3・・・アナログ機能ユニット、P1
〜P5・・・テストポイント、PSEL・・・テストポ
イント選択回路。 DEC1〜DEC2・・・デコーダ、G1〜GA・・・
相補ゲート。
ロールボード、AM1〜AM4・・・アナログモジュー
ル、DM1〜DM2・・・ディジタルモジュール、MS
EL・・・モジュール選択回路。 AFU1〜AFU3・・・アナログ機能ユニット、P1
〜P5・・・テストポイント、PSEL・・・テストポ
イント選択回路。 DEC1〜DEC2・・・デコーダ、G1〜GA・・・
相補ゲート。
Claims (3)
- 【請求項1】 所定の接続手段を介して外部の試験装置
に接続される共通試験ノードと、所定のテストポイント
選択信号に従ってその内部の指定されたテストポイント
を選択的に上記共通試験ノードに接続するテストポイン
ト選択回路を含むモジュールとを具備することを特徴と
する半導体装置。 - 【請求項2】 上記モジュールは、アナログモジュール
又はディジタルモジュールであり、上記半導体装置は、
所定のモジュール選択信号に従って選択的に指定される
複数のアナログモジュール又はディジタルモジュールを
具備する大規模集積回路装置であることを特徴とする請
求項1の半導体装置。 - 【請求項3】 上記共通試験ノードは、試験信号が入力
又は出力される試験信号入力端子及び試験信号出力端子
を含むものであって、上記テストポイント選択回路は、
上記テストポイント選択信号を受けるデコーダと、上記
試験信号入力端子又は試験信号出力端子とテストポイン
トとの間にそれぞれ設けられ上記デコーダの対応する出
力信号に従って選択的にオン状態とされる相補ゲートと
を含むものであることを特徴とする請求項1又は請求項
2の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5296073A JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5296073A JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07128406A true JPH07128406A (ja) | 1995-05-19 |
Family
ID=17828769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5296073A Pending JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07128406A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5958076A (en) * | 1996-10-29 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
US6094736A (en) * | 1997-11-20 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
EP1091405A2 (de) * | 1999-09-28 | 2001-04-11 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
-
1993
- 1993-11-01 JP JP5296073A patent/JPH07128406A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5958076A (en) * | 1996-10-29 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
US6094736A (en) * | 1997-11-20 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
EP1091405A2 (de) * | 1999-09-28 | 2001-04-11 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
EP1091405A3 (de) * | 1999-09-28 | 2006-03-15 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
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