JP2873533B2 - Ａｔｍｈｅｃ同期回路 - Google Patents
Ａｔｍｈｅｃ同期回路Info
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- JP2873533B2 JP2873533B2 JP5305971A JP30597193A JP2873533B2 JP 2873533 B2 JP2873533 B2 JP 2873533B2 JP 5305971 A JP5305971 A JP 5305971A JP 30597193 A JP30597193 A JP 30597193A JP 2873533 B2 JP2873533 B2 JP 2873533B2
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Description
【０００１】
【産業上の利用分野】本発明は、セルベースＡＴＭイン
タフェースに使われる分散型サンプルスクランブラ付セ
ル同期方式を実現するためのＡＴＭＨＥＣ（Asynchrono
us TransferMode Header Error Control ）同期回路に
関する。
タフェースに使われる分散型サンプルスクランブラ付セ
ル同期方式を実現するためのＡＴＭＨＥＣ（Asynchrono
us TransferMode Header Error Control ）同期回路に
関する。
【０００２】
【従来の技術】従来、セルベースＡＴＭインタフェース
のセル同期方式はＣＣＩＴＴ Ｉ．４３２Ｂ−ＩＳＤＮ
ユーザ・網インタフェース物理レイヤ勧告に分散型サン
プルスクランブラとセル同期メカニズムが勧告されてい
る。この勧告では、分散型サンプルスクランブルメカニ
ズムとセル同期メカニズムが勧告されている。これによ
ると、セル同期は、受信側ＨＥＣ同期回路において、セ
ルのヘッダ部の第５バイト目に付与されているヘッダ誤
り制御符号（ＨＥＣ符号）を使って確立される。その過
程は同期継続セル数によりハンチング状態、および前同
期状態をへて同期確立状態に到る。この過程で、ハンチ
ング状態、および前同期状態ではＨＥＣ符号全８ビット
中下位６ビットを使用してセル同期動作が行われる。そ
の後、同期状態が規定回数以上継続した結果を検出して
同期確立状態に入る。同期確立状態ではＨＥＣ符号全８
ビットを使用してセル同期保持、ヘッダ部データの１ビ
ット誤り訂正、又は複数ビット誤り検出が行われる（図
５）。ここで、ハンチング状態とは同期はずれの状態で
セル境界を捜索している状態、前同期状態とは仮定した
ヘッダ領域に対してヘッダ誤り制御符号則が当てはまる
かどうかビット毎に検査している状態をいう。
のセル同期方式はＣＣＩＴＴ Ｉ．４３２Ｂ−ＩＳＤＮ
ユーザ・網インタフェース物理レイヤ勧告に分散型サン
プルスクランブラとセル同期メカニズムが勧告されてい
る。この勧告では、分散型サンプルスクランブルメカニ
ズムとセル同期メカニズムが勧告されている。これによ
ると、セル同期は、受信側ＨＥＣ同期回路において、セ
ルのヘッダ部の第５バイト目に付与されているヘッダ誤
り制御符号（ＨＥＣ符号）を使って確立される。その過
程は同期継続セル数によりハンチング状態、および前同
期状態をへて同期確立状態に到る。この過程で、ハンチ
ング状態、および前同期状態ではＨＥＣ符号全８ビット
中下位６ビットを使用してセル同期動作が行われる。そ
の後、同期状態が規定回数以上継続した結果を検出して
同期確立状態に入る。同期確立状態ではＨＥＣ符号全８
ビットを使用してセル同期保持、ヘッダ部データの１ビ
ット誤り訂正、又は複数ビット誤り検出が行われる（図
５）。ここで、ハンチング状態とは同期はずれの状態で
セル境界を捜索している状態、前同期状態とは仮定した
ヘッダ領域に対してヘッダ誤り制御符号則が当てはまる
かどうかビット毎に検査している状態をいう。
【０００３】分散型サンプルスクランブラの送受間の符
号同期動作は、受信側の巡回形ローカルＰＲＢＳ発生回
路において行う。この同期確立動作は、セル同期動作と
並行して行われ、セル同期が前同期状態になった時点か
らが開始される。巡回形ローカルＰＲＢＳ発生回路の同
期確立動作は、セル同期が前同期状態になると、受信し
たセルヘッダ部のＨＥＣ符号上位２ビット（ＨＥＣ７、
８）と、受信したヘッダ部データ４バイトから演算した
結果のＨＥＣ符号上位２ビットとをモジュロ加算する。
それにより送信側ソースＰＲＢＳ（Pseudo Random Bit
Sequence）の伝達ビットを抽出し、抽出した伝達ビット
と受信側ローカルＰＲＢＳのサンプルビットとをセル半
周期間隔で比較する。その比較結果を巡回形ローカルＰ
ＲＢＳ発生回路のフィードフォワードタップに印可す
る。その印可回数で巡回形ローカルＰＲＢＳ発生回路の
符号同期状態が、同期引き込み状態、引き込み後の符号
一致回数を確認する確認状態、および安定状態と遷移管
理され確立される。
号同期動作は、受信側の巡回形ローカルＰＲＢＳ発生回
路において行う。この同期確立動作は、セル同期動作と
並行して行われ、セル同期が前同期状態になった時点か
らが開始される。巡回形ローカルＰＲＢＳ発生回路の同
期確立動作は、セル同期が前同期状態になると、受信し
たセルヘッダ部のＨＥＣ符号上位２ビット（ＨＥＣ７、
８）と、受信したヘッダ部データ４バイトから演算した
結果のＨＥＣ符号上位２ビットとをモジュロ加算する。
それにより送信側ソースＰＲＢＳ（Pseudo Random Bit
Sequence）の伝達ビットを抽出し、抽出した伝達ビット
と受信側ローカルＰＲＢＳのサンプルビットとをセル半
周期間隔で比較する。その比較結果を巡回形ローカルＰ
ＲＢＳ発生回路のフィードフォワードタップに印可す
る。その印可回数で巡回形ローカルＰＲＢＳ発生回路の
符号同期状態が、同期引き込み状態、引き込み後の符号
一致回数を確認する確認状態、および安定状態と遷移管
理され確立される。
【０００４】このような過程をへて、セル同期が同期確
立状態で、かつ巡回形ＰＲＢＳ発生回路の符号同期が安
定状態になった後、セル同期動作はデスクランブルされ
たＨＥＣ符号の上位２ビットを含む全ＨＥＣ符号８ビッ
トで行われる。同時に２ビット以上の誤り検出および１
ビットのヘッダ部誤り訂正が行われ、セルヘッダ部のＨ
ＥＣ符号を除いた受信セルデータのデスクランブルが行
われ次の処理過程に送られる。
立状態で、かつ巡回形ＰＲＢＳ発生回路の符号同期が安
定状態になった後、セル同期動作はデスクランブルされ
たＨＥＣ符号の上位２ビットを含む全ＨＥＣ符号８ビッ
トで行われる。同時に２ビット以上の誤り検出および１
ビットのヘッダ部誤り訂正が行われ、セルヘッダ部のＨ
ＥＣ符号を除いた受信セルデータのデスクランブルが行
われ次の処理過程に送られる。
【０００５】（分散形サンプルスクランブラ付セルベー
スＡＴＭインタフェース用セル同期回路の説明）次に、
従来の分散形サンプルスクランブラ付セルベースＡＴＭ
インタフェース用セル同期回路を、図３の構成図、図４
のタイムチャートを用いて具体的に説明する。受信セル
データ（Ａ）はＣＲＣ（Cyclic Redundancy Check ）演
算回路１ａに入力される。ＨＥＣ演算回路１は、シリア
ルのデータストリームを受信し、生成多公式（Ｘ8 ＋Ｘ
2 ＋Ｘ＋１）で入力打ち消し形ＣＲＣ剰余演算を行う。
その演算結果であるシンドロームは図４（Ｂ）のタイミ
ングでシンドローム零検出回路２に６ビット、および伝
達ビット照合回路５に２ビットが出力される。シンドロ
ーム零検出回路２でシンドローム下位６ビットが“０”
であることを検出すると、セル同期が取れたと判断し、
その結果である同期信号は同期管理回路４に図４（Ｄ）
のタイミングで出力される。同期管理回路４は、セル同
期の連続回数からセル同期状態がハンチング、前同期、
および同期確立状態のいずれの状態にあるか管理する。
スＡＴＭインタフェース用セル同期回路の説明）次に、
従来の分散形サンプルスクランブラ付セルベースＡＴＭ
インタフェース用セル同期回路を、図３の構成図、図４
のタイムチャートを用いて具体的に説明する。受信セル
データ（Ａ）はＣＲＣ（Cyclic Redundancy Check ）演
算回路１ａに入力される。ＨＥＣ演算回路１は、シリア
ルのデータストリームを受信し、生成多公式（Ｘ8 ＋Ｘ
2 ＋Ｘ＋１）で入力打ち消し形ＣＲＣ剰余演算を行う。
その演算結果であるシンドロームは図４（Ｂ）のタイミ
ングでシンドローム零検出回路２に６ビット、および伝
達ビット照合回路５に２ビットが出力される。シンドロ
ーム零検出回路２でシンドローム下位６ビットが“０”
であることを検出すると、セル同期が取れたと判断し、
その結果である同期信号は同期管理回路４に図４（Ｄ）
のタイミングで出力される。同期管理回路４は、セル同
期の連続回数からセル同期状態がハンチング、前同期、
および同期確立状態のいずれの状態にあるか管理する。
【０００６】セル同期状態が前同期状態になると、同期
管理回路４の出力にて伝達ビット照合回路５をイネーブ
ルとする。伝達ビット照合回路５では、図４（Ｃ）のタ
イミングでシンドローム生成マトリクス回路１ｅで抽出
された送信側ソースＰＲＢＳ伝達ビット（Ｕt-211 とＵ
t+1 ）と巡回形ローカルＰＲＢＳ発生回路７で生成され
た受信側ローカルＰＲＢＳの予測値（Ｆ）（Ｖt-211 と
Ｖt+1 ）をモジュロ２加算する。同期が取れていない場
合、加算結果として送信側ＰＲＢＳ伝達ビットと受信側
ローカルＰＲＢＳ予測値の不一致検出信号が得られる。
この加算結果をセル半周期毎に巡回形ローカルＰＲＢＳ
発生回路７のフィードバックタップに規定回数、印可す
ることで送信側ソースＰＲＢＳと受信側ローカルＰＲＢ
Ｓの同期が取れる。その同期状態では送信側ソースＰＲ
ＢＳと受信側ローカルＰＲＢＳの符号位相は図４（Ａ）
と（Ｆ）の関係になる。また、伝達ビット照合回路５で
は図４（Ｅ）のタイミングで受信側ローカルＰＲＢＳ
（Ｖt-211 とＶt+1 ）を抽出し、セル同期確立状態での
シンドローム上位２ビット（ＨＥＣ７、ＨＥＣ８相当）
のデスクランブルを行う。
管理回路４の出力にて伝達ビット照合回路５をイネーブ
ルとする。伝達ビット照合回路５では、図４（Ｃ）のタ
イミングでシンドローム生成マトリクス回路１ｅで抽出
された送信側ソースＰＲＢＳ伝達ビット（Ｕt-211 とＵ
t+1 ）と巡回形ローカルＰＲＢＳ発生回路７で生成され
た受信側ローカルＰＲＢＳの予測値（Ｆ）（Ｖt-211 と
Ｖt+1 ）をモジュロ２加算する。同期が取れていない場
合、加算結果として送信側ＰＲＢＳ伝達ビットと受信側
ローカルＰＲＢＳ予測値の不一致検出信号が得られる。
この加算結果をセル半周期毎に巡回形ローカルＰＲＢＳ
発生回路７のフィードバックタップに規定回数、印可す
ることで送信側ソースＰＲＢＳと受信側ローカルＰＲＢ
Ｓの同期が取れる。その同期状態では送信側ソースＰＲ
ＢＳと受信側ローカルＰＲＢＳの符号位相は図４（Ａ）
と（Ｆ）の関係になる。また、伝達ビット照合回路５で
は図４（Ｅ）のタイミングで受信側ローカルＰＲＢＳ
（Ｖt-211 とＶt+1 ）を抽出し、セル同期確立状態での
シンドローム上位２ビット（ＨＥＣ７、ＨＥＣ８相当）
のデスクランブルを行う。
【０００７】
【発明が解決しようとする課題】しかし、図４（Ｅ）の
タイミングでデスクランブルされたシンドローム上位２
ビットのシンドロームの確定タイミングは図４（Ｇ）と
なり、図４（Ｄ）のタイミングの６ビットシンドローム
一致検出タイミングからずれる。そのため、全８ビット
のシンドローム一致検出が行えない。従って、全８ビッ
トシンドロームを同一タイミングで必要とする誤り訂正
動作が、正常に行えない結果となる。本発明は、このよ
うな事情に鑑みてなされたものであり、正常に誤り訂正
動作を行えるＡＴＭＨＥＣ同期回路を提供することを課
題とする。
タイミングでデスクランブルされたシンドローム上位２
ビットのシンドロームの確定タイミングは図４（Ｇ）と
なり、図４（Ｄ）のタイミングの６ビットシンドローム
一致検出タイミングからずれる。そのため、全８ビット
のシンドローム一致検出が行えない。従って、全８ビッ
トシンドロームを同一タイミングで必要とする誤り訂正
動作が、正常に行えない結果となる。本発明は、このよ
うな事情に鑑みてなされたものであり、正常に誤り訂正
動作を行えるＡＴＭＨＥＣ同期回路を提供することを課
題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に請求項１のＡＴＭＨＥＣ同期回路においては、ＨＥＣ
同期を検出するための受信セルデータ１ビット毎にヘッ
ダ長４０ビットについてＣＲＣ演算を行うＨＥＣ演算回
路と、その演算結果の下位６ビットを検証してシンドロ
ームが“０”であるか否かを検証するシンドローム零検
出回路と、セル同期状態を監視するための同期管理回路
と、検証結果に同期したセルタイムスロット（セルＴ
Ｓ）を発生するセルＴＳ発生回路と、伝達ビット抽出の
為のタイミングを生成するためのタイミング生成回路
と、送信側ソースＰＲＢＳ伝達ビットと受信側ローカル
ＰＲＢＳ予測値を比較し不一致を検出する伝達ビット照
合回路と、スクランブルされた受信セルデータをデスク
ランブルするための受信側ローカルＰＲＢＳを発生する
ための巡回形ローカルＰＲＢＳ発生回路と、巡回形デス
クランブル回路の出力符号と受信セルデータとの位相を
合わせるための位相調整回路と、巡回形ローカルＰＲＢ
Ｓ発生回路の同期状態を監視するためのローカルＰＲＢ
Ｓ状態管理回路（コンフィデンスカウンタ）と、セルヘ
ッダ部の１ビット誤り訂正と２ビット以上の誤り検出を
表示するための誤り訂正回路と、受信セルデータをデス
クランブルするためのデスクランブル回路と、受信シン
ドロームの出力と誤り訂正回路の動作タイミングを調整
するためのシンドローム遅延回路と、デスクランブルさ
れたシンドローム上位２ビットをシンドローム下位６ビ
ットと結合するシンドローム結合回路とを備えた。
に請求項１のＡＴＭＨＥＣ同期回路においては、ＨＥＣ
同期を検出するための受信セルデータ１ビット毎にヘッ
ダ長４０ビットについてＣＲＣ演算を行うＨＥＣ演算回
路と、その演算結果の下位６ビットを検証してシンドロ
ームが“０”であるか否かを検証するシンドローム零検
出回路と、セル同期状態を監視するための同期管理回路
と、検証結果に同期したセルタイムスロット（セルＴ
Ｓ）を発生するセルＴＳ発生回路と、伝達ビット抽出の
為のタイミングを生成するためのタイミング生成回路
と、送信側ソースＰＲＢＳ伝達ビットと受信側ローカル
ＰＲＢＳ予測値を比較し不一致を検出する伝達ビット照
合回路と、スクランブルされた受信セルデータをデスク
ランブルするための受信側ローカルＰＲＢＳを発生する
ための巡回形ローカルＰＲＢＳ発生回路と、巡回形デス
クランブル回路の出力符号と受信セルデータとの位相を
合わせるための位相調整回路と、巡回形ローカルＰＲＢ
Ｓ発生回路の同期状態を監視するためのローカルＰＲＢ
Ｓ状態管理回路（コンフィデンスカウンタ）と、セルヘ
ッダ部の１ビット誤り訂正と２ビット以上の誤り検出を
表示するための誤り訂正回路と、受信セルデータをデス
クランブルするためのデスクランブル回路と、受信シン
ドロームの出力と誤り訂正回路の動作タイミングを調整
するためのシンドローム遅延回路と、デスクランブルさ
れたシンドローム上位２ビットをシンドローム下位６ビ
ットと結合するシンドローム結合回路とを備えた。
【０００９】また、請求項２のＡＴＭＨＥＣ同期回路に
おいては、請求項１における受信シンドロームの出力と
誤り訂正回路の動作タイミングを調整するするためのシ
ンドローム遅延回路は備えていない。代わりに、ＨＥＣ
同期を検出するための受信セルデータ１ビット毎にヘッ
ダ長４０ビットについてＣＲＣ演算を行うマトリクスの
中からＨＥＣコードの上位２ビットを取り出すビット抽
出回路と、その演算結果の全８ビットもしくは下位６ビ
ットを切換えて検証し、シンドローム零検出回路に出力
するシンドローム結合回路とを備えた。
おいては、請求項１における受信シンドロームの出力と
誤り訂正回路の動作タイミングを調整するするためのシ
ンドローム遅延回路は備えていない。代わりに、ＨＥＣ
同期を検出するための受信セルデータ１ビット毎にヘッ
ダ長４０ビットについてＣＲＣ演算を行うマトリクスの
中からＨＥＣコードの上位２ビットを取り出すビット抽
出回路と、その演算結果の全８ビットもしくは下位６ビ
ットを切換えて検証し、シンドローム零検出回路に出力
するシンドローム結合回路とを備えた。
【００１０】
【作用】このように構成されたＡＴＭＨＥＣ同期回路に
よれば、全８ビットシンドロームが同一タイミングとな
り、誤り訂正動作が正常に行える。
よれば、全８ビットシンドロームが同一タイミングとな
り、誤り訂正動作が正常に行える。
【００１１】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。 〔第１の実施例〕図１は第１の実施例の構成図、図４は
構成図においての各ポイントのタイムチャートである。
ＨＥＣ演算回路１は、生成多公式（Ｘ8 ＋Ｘ2 ＋Ｘ＋
１）で入力打ち消し形ＣＲＣ剰余演算を行うＣＲＣ演算
回路（Ｘ8 ＋Ｘ2 ＋Ｘ＋１剰余演算回路）１ａ、３２ビ
ットの遅延回路１ｂ、入力データ再生回路１ｃ、８ビッ
ト遅延回路１ｄ、および４０ビット前に入力したデータ
を打ち消して新たに１ビット入力を行い１クロック毎に
ＣＲＣの演算結果のシンドロームを生成するマトリック
ス回路１ｅを備える。ＨＥＣ演算回路１は、シリアルの
データストリームを受信し、入力データストリームにつ
いてのＨＥＣ演算結果として生成したシンドロームを次
段に出力する。
する。 〔第１の実施例〕図１は第１の実施例の構成図、図４は
構成図においての各ポイントのタイムチャートである。
ＨＥＣ演算回路１は、生成多公式（Ｘ8 ＋Ｘ2 ＋Ｘ＋
１）で入力打ち消し形ＣＲＣ剰余演算を行うＣＲＣ演算
回路（Ｘ8 ＋Ｘ2 ＋Ｘ＋１剰余演算回路）１ａ、３２ビ
ットの遅延回路１ｂ、入力データ再生回路１ｃ、８ビッ
ト遅延回路１ｄ、および４０ビット前に入力したデータ
を打ち消して新たに１ビット入力を行い１クロック毎に
ＣＲＣの演算結果のシンドロームを生成するマトリック
ス回路１ｅを備える。ＨＥＣ演算回路１は、シリアルの
データストリームを受信し、入力データストリームにつ
いてのＨＥＣ演算結果として生成したシンドロームを次
段に出力する。
【００１２】（ＨＥＣ同期動作）ＨＥＣ同期動作はシン
ドローム零検出回路２にてＨＥＣ演算回路１から出力さ
れるシンドロームが零（割り切れた）となったかを検出
し（同期パターン検出）、零を検出した時点で同期がと
れたたと判断する。一旦同期がとれたと判断すると、同
期状態を管理する同期管理回路４ではセル同期状態がハ
ンチング状態から前同期状態に遷移したとする。前同期
状態ではハンチング状態で最初にシンドローム零を検出
した時点から１セル長（４２４ビット）を発生するセル
ＴＳ発生回路３を起動し、計数結果を同期管理回路４に
与える。同期管理回路４ではシンドローム零検出回路２
の出力結果とセルＴＳ発生回路から、前に零を検出した
位置から１セル長後の信号位置に再び零が検出できるか
検証する。１セル間隔に連続してβ回シンドローム零を
検出すると同期状態は前同期状態から同期確立状態に遷
移したとして管理される。逆に同期確立状態からは１セ
ル間隔で連続してα回シンドローム零を検出しない場合
は同期はずれとして同期管理回路４は同期状態をハンチ
ング状態に戻す。
ドローム零検出回路２にてＨＥＣ演算回路１から出力さ
れるシンドロームが零（割り切れた）となったかを検出
し（同期パターン検出）、零を検出した時点で同期がと
れたたと判断する。一旦同期がとれたと判断すると、同
期状態を管理する同期管理回路４ではセル同期状態がハ
ンチング状態から前同期状態に遷移したとする。前同期
状態ではハンチング状態で最初にシンドローム零を検出
した時点から１セル長（４２４ビット）を発生するセル
ＴＳ発生回路３を起動し、計数結果を同期管理回路４に
与える。同期管理回路４ではシンドローム零検出回路２
の出力結果とセルＴＳ発生回路から、前に零を検出した
位置から１セル長後の信号位置に再び零が検出できるか
検証する。１セル間隔に連続してβ回シンドローム零を
検出すると同期状態は前同期状態から同期確立状態に遷
移したとして管理される。逆に同期確立状態からは１セ
ル間隔で連続してα回シンドローム零を検出しない場合
は同期はずれとして同期管理回路４は同期状態をハンチ
ング状態に戻す。
【００１３】セル同期確立動作は以下に述べる巡回形ロ
ーカルＰＲＢＳ発生回路７の同期状態により異なる。巡
回形ローカルＰＲＢＳ発生回路７の同期状態が同期安定
状態以外の状態ではＨＥＣ符号全８ビット中下位６ビッ
トで同期確立動作が行われる。同期安定状態では全８ビ
ットで同期確立動作が行われる。この６ビット、および
８ビットの切り替えはローカルＰＲＢＳ状態管理回路８
の出力に基づいて、シンドローム結合回路１１により行
われる。
ーカルＰＲＢＳ発生回路７の同期状態により異なる。巡
回形ローカルＰＲＢＳ発生回路７の同期状態が同期安定
状態以外の状態ではＨＥＣ符号全８ビット中下位６ビッ
トで同期確立動作が行われる。同期安定状態では全８ビ
ットで同期確立動作が行われる。この６ビット、および
８ビットの切り替えはローカルＰＲＢＳ状態管理回路８
の出力に基づいて、シンドローム結合回路１１により行
われる。
【００１４】（巡回形ローカルＰＲＢＳ発生回路７の同
期動作）ＨＥＣ同期状態が前同期状態以降になると、受
信したＨＥＣ符号からＨＥＣ演算回路１にてＨＥＣ符号
の上位２ビット（７、８ビット）が抽出される。抽出さ
れたＨＥＣ符号の８ビットと７ビットは送信側ソースＰ
ＲＢＳのＵt-211 とＵt+ 1 でスクランブルされている。
巡回形ローカルＰＲＢＳ発生回路７の同期動作は、送
信側ソースＰＲＢＳの伝達サンプルビット（Ｕt-211と
Ｕt+1 ）と、受信側ローカルＰＲＢＳ伝達サンプルビッ
トの予測値（Ｖt-211 とＶt+1 ）とをモジュロ加算し、
比較照合するため伝達ビット照合回路５に接続される。 この伝達ビット照合回路５の加算結果を、セル同期タ
イミング生成回路６にてセルカウンタ値より生成した半
セルの周期のタイミングで、巡回形ローカルＰＲＢＳ発
生回路７のフィードフォワードタップに印可することで
行われる。
期動作）ＨＥＣ同期状態が前同期状態以降になると、受
信したＨＥＣ符号からＨＥＣ演算回路１にてＨＥＣ符号
の上位２ビット（７、８ビット）が抽出される。抽出さ
れたＨＥＣ符号の８ビットと７ビットは送信側ソースＰ
ＲＢＳのＵt-211 とＵt+ 1 でスクランブルされている。
巡回形ローカルＰＲＢＳ発生回路７の同期動作は、送
信側ソースＰＲＢＳの伝達サンプルビット（Ｕt-211と
Ｕt+1 ）と、受信側ローカルＰＲＢＳ伝達サンプルビッ
トの予測値（Ｖt-211 とＶt+1 ）とをモジュロ加算し、
比較照合するため伝達ビット照合回路５に接続される。 この伝達ビット照合回路５の加算結果を、セル同期タ
イミング生成回路６にてセルカウンタ値より生成した半
セルの周期のタイミングで、巡回形ローカルＰＲＢＳ発
生回路７のフィードフォワードタップに印可することで
行われる。
【００１５】巡回形ローカルＰＲＢＳ発生回路７の同期
状態はローカルＰＲＢＳ状態管理回路８にて伝達ビット
照合回路５からの加算結果の印可回数により管理され
る。ＨＥＣの６ビットに誤りのない状態での伝達サンプ
ルビット３１ビット分の送信側ソースＰＲＢＳ伝達サン
プルビットと受信側ローカルＰＲＢＳ伝達サンプルビッ
トの照合結果を巡回形ローカルＰＲＢＳ発生回路７のフ
ィードフォワードタップに印可した後、巡回形ローカル
ＰＲＢＳ発生回路７は同期検証状態に遷移したと管理さ
れる。同期検証状態になると送信側ソースＰＲＢＳ伝達
サンプルビットと受信側ローカルＰＲＢＳ伝達サンプル
ビットの予測値が連続して一致していることで検証す
る。この状態では既に送信側ソースＰＲＢＳの伝達サン
プルビットと巡回形ローカルＰＲＢＳ発生回路７の予測
値とは一致しているので、巡回形ローカルＰＲＢＳ発生
回路７の発生符号列は照合結果により信号列は変更され
ない。
状態はローカルＰＲＢＳ状態管理回路８にて伝達ビット
照合回路５からの加算結果の印可回数により管理され
る。ＨＥＣの６ビットに誤りのない状態での伝達サンプ
ルビット３１ビット分の送信側ソースＰＲＢＳ伝達サン
プルビットと受信側ローカルＰＲＢＳ伝達サンプルビッ
トの照合結果を巡回形ローカルＰＲＢＳ発生回路７のフ
ィードフォワードタップに印可した後、巡回形ローカル
ＰＲＢＳ発生回路７は同期検証状態に遷移したと管理さ
れる。同期検証状態になると送信側ソースＰＲＢＳ伝達
サンプルビットと受信側ローカルＰＲＢＳ伝達サンプル
ビットの予測値が連続して一致していることで検証す
る。この状態では既に送信側ソースＰＲＢＳの伝達サン
プルビットと巡回形ローカルＰＲＢＳ発生回路７の予測
値とは一致しているので、巡回形ローカルＰＲＢＳ発生
回路７の発生符号列は照合結果により信号列は変更され
ない。
【００１６】検証状態で連続して１６回の送信側ソース
ＰＲＢＳ伝達サンプルビットと受信側ローカルＰＲＢＳ
伝達サンプルビットの一致を検出したとき、巡回形ロー
カルＰＲＢＳ発生回路７は同期安定状態に遷移する。巡
回型ローカルＰＲＢＳ発生回路７が同期安定状態になる
と、ＨＥＣ符号上位２ビット（ＨＥＣ８、ＨＥＣ７）
は、伝達ビット照合回路５で、送信側ソースＰＲＢＳと
同期した受信側ローカルＰＲＢＳにてデスクランブルさ
れる。さらに、ＨＥＣ符号上位２ビット、シンドローム
結合回路１１でＨＥＣ符号下位６ビットと結合され８ビ
ットのＨＥＣ符号としてヘッダの２ビット以上誤り検出
および１ビット誤り訂正を行う誤り訂正回路９にて使用
される。
ＰＲＢＳ伝達サンプルビットと受信側ローカルＰＲＢＳ
伝達サンプルビットの一致を検出したとき、巡回形ロー
カルＰＲＢＳ発生回路７は同期安定状態に遷移する。巡
回型ローカルＰＲＢＳ発生回路７が同期安定状態になる
と、ＨＥＣ符号上位２ビット（ＨＥＣ８、ＨＥＣ７）
は、伝達ビット照合回路５で、送信側ソースＰＲＢＳと
同期した受信側ローカルＰＲＢＳにてデスクランブルさ
れる。さらに、ＨＥＣ符号上位２ビット、シンドローム
結合回路１１でＨＥＣ符号下位６ビットと結合され８ビ
ットのＨＥＣ符号としてヘッダの２ビット以上誤り検出
および１ビット誤り訂正を行う誤り訂正回路９にて使用
される。
【００１７】ただし、図４（Ｄ）、（Ｅ）にも示したよ
うにシンドロームマトリクスからのＨＥＣ下位６ビット
出力タイミング（同期確立タイミング）と上位２ビット
シンドローム確定タイミング位置は、４バイトのずれが
発生するためシンドローム結合が正常に行われない問題
が発生する。これを解決するためにシンドローム遅延回
路１０によりＨＥＣ符号上位６ビットを４バイト遅延さ
せ、シンドローム結合回路１１でＨＥＣ符号全８ビット
のタイミングをあわせて誤り訂正回路９に入力しＨＥＣ
同期安定状態ではＨＥＣ符号全８ビット使用して誤り訂
正が行われる。
うにシンドロームマトリクスからのＨＥＣ下位６ビット
出力タイミング（同期確立タイミング）と上位２ビット
シンドローム確定タイミング位置は、４バイトのずれが
発生するためシンドローム結合が正常に行われない問題
が発生する。これを解決するためにシンドローム遅延回
路１０によりＨＥＣ符号上位６ビットを４バイト遅延さ
せ、シンドローム結合回路１１でＨＥＣ符号全８ビット
のタイミングをあわせて誤り訂正回路９に入力しＨＥＣ
同期安定状態ではＨＥＣ符号全８ビット使用して誤り訂
正が行われる。
【００１８】巡回形ローカルＰＲＢＳ発生回路７が、同
期安定状態にて受信セルデータをデスクランブルするた
め、誤り訂正回路９を通過等に起因する送信側ソースＰ
ＲＢＳと受信側ローカルＰＲＢＳの符号位置を修正す
る。そのために、巡回形ローカルＰＲＢＳ発生回路７の
出力に位相調整遅延回路１２を接続してある。誤り訂正
回路９から出力された受信セルデータは、スクランブル
された受信セルデータをデスクランブルするためにデス
クランブル回路１３を備える。ここでデスクランブルさ
れた受信セルデータは、ＡＴＭＨＥＣ同期回路の出力デ
ータとして次段に出力される。
期安定状態にて受信セルデータをデスクランブルするた
め、誤り訂正回路９を通過等に起因する送信側ソースＰ
ＲＢＳと受信側ローカルＰＲＢＳの符号位置を修正す
る。そのために、巡回形ローカルＰＲＢＳ発生回路７の
出力に位相調整遅延回路１２を接続してある。誤り訂正
回路９から出力された受信セルデータは、スクランブル
された受信セルデータをデスクランブルするためにデス
クランブル回路１３を備える。ここでデスクランブルさ
れた受信セルデータは、ＡＴＭＨＥＣ同期回路の出力デ
ータとして次段に出力される。
【００１９】〔第２の実施例〕図２は第２の実施例の構
成図である。第１の実施例では６ビット同期パターン検
出タイミングにてＨＥＣ演算結果のシンドロームからＨ
ＥＣコードの上位２ビット（７、８ビット）を抽出する
方法で回路を実現していた。第２の実施例では、ビット
抽出回路１ｆを設ける事によりシンドローム生成マトリ
クス回路１ｅの途中から、ＨＥＣコードの上位２ビット
を抽出する。つまり、抽出タイミングを同期パターン検
出タイミングより４ビット前より取り出し巡回形ローカ
ルＰＲＢＳ発生回路７の同期動作を行っている。巡回形
ローカルＰＲＢＳ発生回路７が同期安定状態になったあ
と伝達ビット照合回路５にて、抽出された上位２ビット
（ＨＥＣ８、７）をデスクランブルし、セル同期の検出
のためのシンドローム零検出回路２、および誤り訂正回
路９に使用される。
成図である。第１の実施例では６ビット同期パターン検
出タイミングにてＨＥＣ演算結果のシンドロームからＨ
ＥＣコードの上位２ビット（７、８ビット）を抽出する
方法で回路を実現していた。第２の実施例では、ビット
抽出回路１ｆを設ける事によりシンドローム生成マトリ
クス回路１ｅの途中から、ＨＥＣコードの上位２ビット
を抽出する。つまり、抽出タイミングを同期パターン検
出タイミングより４ビット前より取り出し巡回形ローカ
ルＰＲＢＳ発生回路７の同期動作を行っている。巡回形
ローカルＰＲＢＳ発生回路７が同期安定状態になったあ
と伝達ビット照合回路５にて、抽出された上位２ビット
（ＨＥＣ８、７）をデスクランブルし、セル同期の検出
のためのシンドローム零検出回路２、および誤り訂正回
路９に使用される。
【００２０】第１の実施例では、ＨＥＣ演算回路１から
のシンドローム下位６ビットを、シンドローム遅延回路
１０にてタイミングを調整したあと、伝達ビット照合回
路からのデスクランブルされたシンドローム上位２ビッ
トと結合し、全８ビットのシンドロームを構成して誤り
訂正回路９に出力した。これに対し、第２の実施例で
は、デスクランブルされたシンドローム上位２ビット
は、ＨＥＣ演算回路１からのシンドローム下位６ビット
と一致したタイミングで、伝達ビット照合回路５から出
力される。そのため、第１の実施例で必要としたシンド
ローム遅延回路１０が不要となる。全８ビットのシンド
ロームは、シンドローム結合回路１１で結合して誤り訂
正回路９に入力する。
のシンドローム下位６ビットを、シンドローム遅延回路
１０にてタイミングを調整したあと、伝達ビット照合回
路からのデスクランブルされたシンドローム上位２ビッ
トと結合し、全８ビットのシンドロームを構成して誤り
訂正回路９に出力した。これに対し、第２の実施例で
は、デスクランブルされたシンドローム上位２ビット
は、ＨＥＣ演算回路１からのシンドローム下位６ビット
と一致したタイミングで、伝達ビット照合回路５から出
力される。そのため、第１の実施例で必要としたシンド
ローム遅延回路１０が不要となる。全８ビットのシンド
ロームは、シンドローム結合回路１１で結合して誤り訂
正回路９に入力する。
【００２１】
【発明の効果】以上説明したように本発明のＡＴＭＨＥ
Ｃ同期回路の請求項１によれば、受信シンドロームの出
力と誤り訂正回路９の動作タイミングを調整するための
シンドローム遅延回路１０と、デスクランブルされたシ
ンドローム上位２ビットをシンドローム下位６ビットと
結合するシンドローム結合回路１１とを備えた。又、請
求項２によれば、ＣＲＣ演算を行うマトリクスの中から
ＨＥＣコードの上位２ビットを取り出すビット抽出回路
１ｆと、その演算結果の全８ビットもしくは下位６ビッ
トを切換えて検証し、シンドローム零検出回路２に出力
するシンドローム結合回路１１とを備えた。そのため、
全８ビットシンドロームを同一タイミングで必要とする
誤り訂正動作が、正常に行える。
Ｃ同期回路の請求項１によれば、受信シンドロームの出
力と誤り訂正回路９の動作タイミングを調整するための
シンドローム遅延回路１０と、デスクランブルされたシ
ンドローム上位２ビットをシンドローム下位６ビットと
結合するシンドローム結合回路１１とを備えた。又、請
求項２によれば、ＣＲＣ演算を行うマトリクスの中から
ＨＥＣコードの上位２ビットを取り出すビット抽出回路
１ｆと、その演算結果の全８ビットもしくは下位６ビッ
トを切換えて検証し、シンドローム零検出回路２に出力
するシンドローム結合回路１１とを備えた。そのため、
全８ビットシンドロームを同一タイミングで必要とする
誤り訂正動作が、正常に行える。
【図１】本発明の第１の実施例の構成図を示す。
【図２】本発明の第２の実施例の構成図を示す。
【図３】従来例の構成図を示す。
【図４】構成図においての、各ポイントのタイムチャー
トを示す。
トを示す。
【図５】セル同期確率状態遷移図を示す。
１…ＨＥＣ演算回路、２…シンドローム零検出回路、３
…セルＴＳ発生回路、４…同期管理回路、５…伝達ビッ
ト照合回路、６…タイミング生成回路、７…巡回形ロー
カルＰＲＢＳ発生回路、８…ローカルＰＲＢＳ状態管理
回路、９…誤り訂正回路、１０…シンドローム遅延回
路、１１…シンドローム結合回路、１２…位相調整回
路、１３…デスクランブル回路、１ｆ…ビット抽出回
路。
…セルＴＳ発生回路、４…同期管理回路、５…伝達ビッ
ト照合回路、６…タイミング生成回路、７…巡回形ロー
カルＰＲＢＳ発生回路、８…ローカルＰＲＢＳ状態管理
回路、９…誤り訂正回路、１０…シンドローム遅延回
路、１１…シンドローム結合回路、１２…位相調整回
路、１３…デスクランブル回路、１ｆ…ビット抽出回
路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−311121（ＪＰ，Ａ) 特開 平４−334234（ＪＰ，Ａ) 特開 平４−180432（ＪＰ，Ａ) 特開 平６−164624（ＪＰ，Ａ) 特開 平６−164630（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56 H04L 7/00 H04L 7/08
Claims (2)
- 【請求項１】ＨＥＣ同期を検出するための受信セルデー
タ（Ａ）についてＣＲＣ演算をするＨＥＣ演算回路
（１）と、該ＨＥＣ演算回路の演算結果（Ｂ）の下位６
ビットを検証してシンドロームが“０”であるか否かを
検証するシンドローム零検出回路（２）と、該シンドロ
ーム零検出回路の検証結果を用いてセル同期状態を監視
する同期管理回路（４）と、該検証結果に同期したセル
タイムスロットを発生するセルＴＳ発生回路（３）と、
そのセル内の送信側ソースＰＲＢＳ伝達ビット抽出のタ
イミング（Ｃ）を生成するタイミング生成回路（６）
と、該タイミング生成回路で生成されたタイミングで送
信側ソースＰＲＢＳ伝達ビットと受信側ローカルＰＲＢ
Ｓ予測値を比較し不一致を検出する伝達ビット照合回路
（５）と、伝達ビット照合回路の不一致信号にて同期動
作を行い、スクランブルされた受信セルデータをデスク
ランブルするための受信側ローカルＰＲＢＳ（Ｆ）を発
生する巡回形ローカルＰＲＢＳ発生回路（７）と、伝達
ビット照合回路の不一致信号とシンドロームが“０”検
証信号とを組み合わせて巡回形ローカルＰＲＢＳ発生回
路の同期状態を監視するローカルＰＲＢＳ状態管理回路
（８）と、ＨＥＣ演算回路で再生された受信セルデータ
のセルヘッダ部の１ビット誤り訂正又は２ビット以上の
誤り検出を表示する誤り訂正回路（９）と、誤り訂正回
路の出力された受信セルデータをデスクランブルするデ
スクランブル回路（１３）と、前記受信側ローカルＰＲ
ＢＳの位相を、誤り訂正回路から出力された受信セルデ
ータの位相と合わせるための位相調整回路（１２）と、
ＨＥＣ演算回路からの受信シンドロームの出力をタイミ
ングを調整するシンドローム遅延回路（１０）と、伝達
ビット照合回路の出力であるデスクランブルされたシン
ドローム上位２ビットと、タイミング調整されたシンド
ローム下位６ビットと結合するシンドローム結合回路
（１１）とを備えたＡＴＭＨＥＣ同期回路。 - 【請求項２】ＨＥＣ同期を検出するための受信セルデー
タ（Ａ）についてＣＲＣ演算をするＨＥＣ演算回路
（１）と、該ＨＥＣ演算回路の演算結果（Ｂ）の下位６
ビットを検証してシンドロームが“０”であるか否かを
検証するシンドローム零検出回路（２）と、該シンドロ
ーム零検出回路の検証結果を用いてセル同期状態を監視
する同期管理回路（４）と、該検証結果に同期したセル
タイムスロットを発生するセルＴＳ発生回路（３）と、
そのセル内の送信側ソースＰＲＢＳ伝達ビット抽出のタ
イミング（Ｃ）を生成するタイミング生成回路（６）
と、該タイミング生成回路で生成されたタイミングで送
信側ソースＰＲＢＳ伝達ビットと受信側ローカルＰＲＢ
Ｓ予測値を比較し不一致を検出する伝達ビット照合回路
（５）と、伝達ビット照合回路の不一致信号にて同期動
作を行い、スクランブルされた受信セルデータをデスク
ランブルするための受信側ローカルＰＲＢＳ（Ｆ）を発
生する巡回形ローカルＰＲＢＳ発生回路（７）と、伝達
ビット照合回路の不一致信号とシンドロームが“０”検
証信号とを組み合わせて巡回形ローカルＰＲＢＳ発生回
路の同期状態を監視するローカルＰＲＢＳ状態管理回路
（８）と、ＨＥＣ演算回路で再生された受信セルデータ
のセルヘッダ部の１ビット誤り訂正又は２ビット以上の
誤り検出を表示する誤り訂正回路（９）と、誤り訂正回
路から出力された受信セルデータをデスクランブルする
デスクランブル回路（１３）と、前記受信側ローカルＰ
ＲＢＳの位相を、誤り訂正回路から出力された受信セル
データの位相と合わせるための位相調整回路（１２）
と、前記ＨＥＣ演算回路のＣＲＣ演算をするマトリクス
の中からＨＥＣコードの上位２ビットを取り出すビット
抽出回路（１ｆ）と、その演算結果の全８ビットまたは
下位６ビットを切換えて検証し、前記シンドローム零検
出回路に出力するシンドローム結合回路（１１）とを備
えたＡＴＭＨＥＣ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5305971A JP2873533B2 (ja) | 1993-11-11 | 1993-11-11 | Ａｔｍｈｅｃ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5305971A JP2873533B2 (ja) | 1993-11-11 | 1993-11-11 | Ａｔｍｈｅｃ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135508A JPH07135508A (ja) | 1995-05-23 |
| JP2873533B2 true JP2873533B2 (ja) | 1999-03-24 |
Family
ID=17951511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5305971A Expired - Fee Related JP2873533B2 (ja) | 1993-11-11 | 1993-11-11 | Ａｔｍｈｅｃ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873533B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4612864B2 (ja) | 2005-05-19 | 2011-01-12 | キヤノン株式会社 | 通信装置、当該装置における受信方法、コーデック、デコーダ、通信モジュール、通信部及びデコード方法 |
-
1993
- 1993-11-11 JP JP5305971A patent/JP2873533B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07135508A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |