JPH07121594A - Method for sampling hierarchical circuit connection data - Google Patents
Method for sampling hierarchical circuit connection dataInfo
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- JPH07121594A JPH07121594A JP5266174A JP26617493A JPH07121594A JP H07121594 A JPH07121594 A JP H07121594A JP 5266174 A JP5266174 A JP 5266174A JP 26617493 A JP26617493 A JP 26617493A JP H07121594 A JPH07121594 A JP H07121594A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウトパターンデータの検証を自動化するＣＡＤ（Comp
uter Aided Design ）システムに係わり、特に回路接続
検証を目的として行われる、階層的回路接続データ抽出
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CAD (Computer) for automating the verification of layout pattern data of a semiconductor integrated circuit.
uter Aided Design) system, and more particularly, to a hierarchical circuit connection data extraction method performed for the purpose of circuit connection verification.
【０００２】[0002]
【従来の技術】半導体集積回路の大規模化に対応するた
め、階層構造を有するレイアウトパターンデータから回
路接続データを階層的に抽出する方法が用いられてお
り、この階層的な回路接続データ抽出方法は、次のよう
に行なわれる。即ち、従来の階層的な回路接続データ抽
出方法では、階層構造を有するレイアウトパターンデー
タから各セル単位に回路接続データの抽出処理を行って
いる。この際、子セルのパターンデータは、外部端子と
して定義された部分しか処理されない。2. Description of the Related Art A method of hierarchically extracting circuit connection data from layout pattern data having a hierarchical structure is used in order to cope with a large scale of a semiconductor integrated circuit. Is performed as follows. That is, in the conventional hierarchical circuit connection data extraction method, the circuit connection data extraction process is performed for each cell from the layout pattern data having a hierarchical structure. At this time, the pattern data of the child cell is processed only in the portion defined as the external terminal.
【０００３】[0003]
【発明が解決しようとする課題】上述のように、従来の
回路接続データ抽出方法では、子セルのパターンデータ
は外部端子として定義された部分しか処理されないた
め、外部端子として定義されていない部分で、２つのセ
ルが接続関係にあったとしても、その接続は抽出され
ず、抽出結果の完全性が保証されないという問題があ
る。他方、各セル毎に、外部端子を完全に定義すること
は、設計作業上の負担となるとともに、レイアウトパタ
ーン設計上の自由度も制限されることになる。As described above, in the conventional circuit connection data extraction method, since the pattern data of the child cell is processed only in the portion defined as the external terminal, the portion not defined as the external terminal is processed. Even if two cells have a connection relationship, there is a problem that the connection is not extracted and the integrity of the extraction result is not guaranteed. On the other hand, completely defining the external terminals for each cell is a burden on the design work and also limits the degree of freedom in designing the layout pattern.
【０００４】本発明はこのような点を考慮してなされた
ものであり、従来方法における回路抽出結果の不完全性
の問題点を解決することができ、また、レイアウトパタ
ーン設計上の制約や負担を軽減することができる、階層
的回路接続データ抽出方法を提供することを目的とす
る。The present invention has been made in consideration of such a point, and can solve the problem of incompleteness of the circuit extraction result in the conventional method, and also the restriction and the load on the layout pattern design. It is an object of the present invention to provide a hierarchical circuit connection data extraction method capable of reducing the above.
【０００５】[0005]
【課題を解決するための手段】本発明は、階層構造を有
するレイアウトパターンデータをルートセルに全展開し
てフラットなレイアウトパターンデータとする工程と、
フラットなレイアウトパターンデータからフラットな回
路接続データを抽出する工程と、抽出されたフラットな
回路接続データから、前記レイアウトパターンデータの
階層構造に対応させて部分回路を有する初期の階層構造
を有する回路接続データを生成する工程と、階層構造を
有するレイアウトパターンデータの基準層をルートセル
に全展開するとともに、前記フラットな回路接続データ
中の各素子に対応付けられている図形と全展開された前
記基準層の図形とを比較することにより、各素子を前記
初期の階層構造を有する回路接続データの部分回路に割
付ける工程と、回路接続データの各部分回路に対して外
部接続ネットを特定する工程と、各部分回路相互の同一
性を判定し、同一性がある場合に同一性ある部分回路の
うちの一つを代表部分回路とし、他を代表部分回路で置
換える工程と、からなる階層的回路接続データ抽出方法
である。According to the present invention, a step of fully expanding layout pattern data having a hierarchical structure into a root cell to form flat layout pattern data,
A step of extracting flat circuit connection data from the flat layout pattern data, and a circuit connection having an initial hierarchical structure having partial circuits corresponding to the hierarchical structure of the layout pattern data from the extracted flat circuit connection data The step of generating data, the reference layer of the layout pattern data having a hierarchical structure is fully expanded in the root cell, and the graphic corresponding to each element in the flat circuit connection data and the fully expanded reference layer A step of allocating each element to a partial circuit of the circuit connection data having the initial hierarchical structure by comparing the figure with the figure, and a step of specifying an external connection net for each partial circuit of the circuit connection data, Determines the identity of each partial circuit, and if there is an identity, represents one of the identical partial circuits. And min circuit, a step of replacing the other representative partial circuits, a hierarchical circuit connection data extracting method comprising.
【０００６】[0006]
【作用】本発明によれば、階層的構造を有するレイアウ
トパターンデータをルートセルに全展開してフラットな
レイアウトパターンとし、フラットなレイアウトパター
ンからフラットな回路接続データを抽出する。フラット
な回路接続データからレイアウトパターンデータの階層
構造に対応させて部分回路を有する初期の階層構造を有
する回路接続データを生成する。回路接続データ中の各
素子に対応付けられている図形とレイアウトパターンデ
ータの基準層の図形とを比較して、各素子を回路接続デ
ータの部分回路に割付ける。各部分回路に対して外部接
続ネットを特定するとともに、各部分回路相互の同一性
を判定し、同一性がある場合に一つを代表部分回路と
し、他をこの代表部分回路で置換える。According to the present invention, layout pattern data having a hierarchical structure is fully expanded into a root cell to form a flat layout pattern, and flat circuit connection data is extracted from the flat layout pattern. Circuit connection data having an initial hierarchical structure having partial circuits is generated from flat circuit connection data in correspondence with the hierarchical structure of layout pattern data. The figure associated with each element in the circuit connection data is compared with the figure in the reference layer of the layout pattern data, and each element is assigned to the partial circuit of the circuit connection data. An external connection net is specified for each partial circuit, and the mutual identities of the partial circuits are determined. If there is the same, one is made a representative partial circuit and the other is replaced by this representative partial circuit.
【０００７】[0007]
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１乃至図６は本発明による階層的回路接
続データ抽出方法の一実施例を示す図である。このうち
図１は階層的回路接続データ抽出方法のフローチャート
である。Embodiments of the present invention will be described below with reference to the drawings. 1 to 6 are views showing an embodiment of a hierarchical circuit connection data extracting method according to the present invention. Of these, FIG. 1 is a flowchart of a method for extracting hierarchical circuit connection data.
【０００８】図１に示すように処理１の工程で、階層構
造を有する半導体集積回路のレイアウトパターンデータ
を、ルートセルに全展開して、フラットなレイアウトパ
ターンデータを得る。ここでレイアウトパターンデータ
は、例えば図２に示すように階層構造を有している。図
２において、例えば上段のセルＡは上位概念としての
「チップ」として考えることができ、中段のセルＢ、Ｃ
は、各々例えば中位概念としての「演算手段」、「メモ
リ手段」として考えることができる。また下段のセル
Ｂ、Ｄは、各々例えば下位概念としての「演算手段」、
「第１メモリ手段」として考えることができる。As shown in FIG. 1, in step 1 of the process, the layout pattern data of the semiconductor integrated circuit having a hierarchical structure is fully expanded in the root cell to obtain flat layout pattern data. Here, the layout pattern data has a hierarchical structure as shown in FIG. 2, for example. In FIG. 2, for example, the upper cell A can be considered as a “chip” as a superordinate concept, and the middle cells B and C can be considered.
Can be considered as, for example, a "calculation means" and a "memory means" as a middle concept. The cells B and D in the lower row are, for example, "calculation means" as a subordinate concept,
It can be considered as a "first memory means".
【０００９】また、ルートセルに全展開するとは、階層
構造のすべてのセルＡ、Ｂ、Ｃ、Ｂ、Ｄを上段のセルＡ
の段階まで、展開することをいう。[0009] Further, to expand all to the root cell means that all cells A, B, C, B and D in the hierarchical structure are placed in the upper cell A.
It means to expand to the stage.
【００１０】次に処理２の工程において、全展開された
レイアウトパターンデータから、素子及び素子間の接続
情報を抽出して、レイアウトパターンデータが表現して
いるフラットな回路接続データを得る。ここで抽出した
回路接続データとレイアウトパターンデータは、相互に
対応付けて回路接続ファイルに格納される。Next, in the step of processing 2, elements and connection information between elements are extracted from the fully developed layout pattern data to obtain flat circuit connection data represented by the layout pattern data. The circuit connection data and the layout pattern data extracted here are stored in the circuit connection file in association with each other.
【００１１】次に以下の処理３〜処理７において、フラ
ットな回路接続データから階層的な回路接続データを求
める。Next, in the following processes 3 to 7, hierarchical circuit connection data is obtained from the flat circuit connection data.
【００１２】まず処理３において、部分回路を有する回
路接続データの初期の階層構造（部分回路相互の参照関
係を示す構造）を生成する。この場合、生成される回路
接続データの階層構造は、元のレイアウトパターンデー
タの階層構造において、セル識別名をインスタンス識別
名で置換した時に得られるような階層構造であり、ここ
では便宜上、元の階層構造におけるインスタンスを部分
回路として用いる。また、各部分回路には、元の階層構
造におけるセル識別名を付加情報として持たせておく。
具体例で示すと、元のレイアウトパターンデータの階層
構造が図２に示す構造であるとすると、生成される回路
接続データの初期の階層構造は図３に示す構造となる。
図２に示す階層構造では、セルＢが２カ所で参照されて
いるが、図３に示す階層構造では、各部分回路は各々別
のものとして表現されている。なお、図３において、２
つの部分回路Ｂ1 ，Ｂ2 の付加情報のセル識別名はとも
にＢで同一である。First, in process 3, an initial hierarchical structure of the circuit connection data having partial circuits (a structure showing a reference relationship between partial circuits) is generated. In this case, the hierarchical structure of the generated circuit connection data is a hierarchical structure obtained when the cell identification name is replaced with the instance identification name in the original layout pattern data hierarchical structure. Instances in the hierarchical structure are used as partial circuits. Further, each partial circuit has a cell identification name in the original hierarchical structure as additional information.
As a specific example, if the hierarchical structure of the original layout pattern data is the structure shown in FIG. 2, the initial hierarchical structure of the generated circuit connection data is the structure shown in FIG.
In the hierarchical structure shown in FIG. 2, the cell B is referenced at two places, but in the hierarchical structure shown in FIG. 3, each partial circuit is expressed as a different one. In FIG. 3, 2
The cell identification names of the additional information of the two partial circuits B 1 and B 2 are both B.
【００１３】一方、処理４において、次の処理５で回路
接続データの素子を各部分回路に割り付けることができ
るよう、階層構造を有するレイアウトパターンデータの
基準層をルートセルに全展開し、基準層の図形ファイル
を作成する。ここで、基準層の個々の図形データ（レイ
アウトパターンデータと同義）に、元のレイアウトパタ
ーンデータの階層構造に於いて、その図形が所属してい
たインスタンス識別名を付加情報として与える。基準層
としては、例えば、ＭＯＳ素子の場合、ポリシリコン層
が用いられる。On the other hand, in process 4, the reference layer of the layout pattern data having a hierarchical structure is fully expanded into the root cell so that the elements of the circuit connection data can be assigned to the respective partial circuits in the next process 5, and the reference layer Create a graphics file. Here, the instance identification name to which the graphic belongs in the hierarchical structure of the original layout pattern data is given to the individual graphic data of the reference layer (synonymous with layout pattern data) as additional information. As the reference layer, for example, in the case of a MOS element, a polysilicon layer is used.
【００１４】次に処理５において、処理２で得られたフ
ラットな回路接続データ中の各素子を、処理３で生成し
た初期の階層構造を成す各部分回路に割り付ける。即
ち、回路接続データファイル中の各素子に対し、その素
子に対応付けられているレイアウトパターン図形（ＭＯ
Ｓ素子の場合はチャネル部分のレイアウトパターン図
形）と、基準層の図形を比較する。次に素子に対応付け
られているレイアウトパターン図形と位置的な重なりを
持つ図形を基準層図形ファイル中の図形から求め、当該
素子を基準層図形に付加されているインスタンス識別名
と同一名を識別名とする部分回路に割り付ける。具体的
には、回路接続データ中のある素子ｔに対応付けられて
いるチャンネル図形が、レイアウトパターン中のある基
準層図形ｆと位置的に重なる場合、基準層図形ｆにイン
スタンス識別名ｍが付加されていれば、素子ｔはｍを識
別名とする部分回路に割り付けられる。Next, in process 5, each element in the flat circuit connection data obtained in process 2 is assigned to each partial circuit forming the initial hierarchical structure generated in process 3. That is, for each element in the circuit connection data file, the layout pattern figure (MO
In the case of the S element, the layout pattern figure of the channel portion) and the figure of the reference layer are compared. Next, a figure having a positional overlap with the layout pattern figure associated with the element is obtained from the figure in the reference layer figure file, and the same element as the instance identification name added to the reference layer figure is identified. Allocate to the partial circuit named. Specifically, when a channel figure associated with a certain element t in the circuit connection data overlaps with a certain reference layer figure f in the layout pattern, the instance identification name m is added to the reference layer figure f. If so, the element t is assigned to the partial circuit having m as an identifier.
【００１５】次に処理６の工程において、各部分回路の
外部接続ネットを特定する。外部接続ネットの特定は、
階層構造上で下位の部分回路から順に（ボトムアッ
プ）、次の処理を行うことにより行なわれる。着目する
部分回路内の全ての素子に関し、各素子に接続された全
てのネットについて、各ネットに接続する全ての素子を
調べ、その中に、着目する部分回路、あるいはその子孫
の部分回路に含まれない素子が含まれている場合は、当
該ネットを外部接続ネットと特定する（図４）。図４
は、着目する部分回路Ｃ1 が最下位部分回路の場合の外
部接続ネットＮ1 の一例を示したものである。図４にお
いて、ネットＮ1 に接続する素子の中に、非着目部分回
路Ｃ2 に含まれる素子が存在するため、Ｎ1 は外部接続
ネットと特定される。一方、ネットＮ2 に接続する素子
は全て、着目部分回路に含まれているため、Ｎ2 は内部
接続ネットと特定される。Next, in process step 6, the external connection net of each partial circuit is specified. To specify the external connection net,
This is performed by performing the following processing in order from the lower partial circuit on the hierarchical structure (bottom-up). For all the elements in the target partial circuit, for all nets connected to each element, check all the elements connected to each net, and include them in the target partial circuit or the partial circuit of its descendants. In the case where an element that does not exist is included, the net is specified as an external connection net (FIG. 4). Figure 4
Shows an example of the external connection net N 1 when the focused partial circuit C 1 is the lowest partial circuit. In FIG. 4, among the elements connected to the net N 1 , there are elements included in the non-interesting partial circuit C 2 , so N 1 is specified as an external connection net. On the other hand, since all the elements connected to the net N 2 are included in the target partial circuit, N 2 is specified as the internally connected net.
【００１６】また、着目する部分回路内の全ての子部分
回路に対し、各子部分回路に接続された全てのネット
（即ち、当該子部分回路の外部接続ネット）について、
各ネットに接続する全ての素子を調べ、その中に、着目
する部分回路あるいはその子孫の部分回路に含まれない
素子が含まれている場合は、当該ネットを外部接続ネッ
トと特定する（図５）。図５は、着目部分回路Ｃ1 が子
部分回路Ｃ2 を含む場合の外部接続ネットＮ1 の一例を
示したものである。Further, for all child sub-circuits in the sub-circuit of interest, for all nets connected to each child sub-circuit (that is, external connection nets of the child sub-circuit),
All the elements connected to each net are examined, and if the element that is not included in the partial circuit of interest or the partial circuit of the descendant is included therein, the net is specified as the external connection net (FIG. 5). ). FIG. 5 shows an example of the external connection net N 1 when the target partial circuit C 1 includes the child partial circuit C 2 .
【００１７】処理７の工程では、処理６までの工程で得
られた回路接続データ中に存在する部分回路相互の冗長
性を、次の方法により除去し、最終的な回路接続データ
を得る。まず階層構造を有する回路接続データから、付
加されているセル識別名が同一の部分回路を集める。次
にそれぞれの部分回路を比較照合し、同一の回路を表現
している場合は、それらの内の１つを代表部分回路と
し、他の部分回路をこの代表部分回路で置換する。具体
例で示すと、図３に示す階層構造の回路接続データの場
合、部分回路識別名Ｂ1 とＢ2 の部分回路の回路接続を
比較照合し、もし両者の回路が一致する場合は、部分回
路Ｂ2 を部分回路Ｂ1 で置換して、図６に示す階層構造
の回路接続データを生成する。すなわち、両者の回路が
一致する部分回路Ｂ1 ，Ｂ2 に対して、同一の部分回路
識別名Ｂ1 を与え、回路接続データの簡素化を図る。In step 7 of the process, the redundancy of the partial circuits existing in the circuit connection data obtained in the steps up to process 6 is removed by the following method to obtain the final circuit connection data. First, partial circuits having the same added cell identification name are collected from the circuit connection data having a hierarchical structure. Next, each partial circuit is compared and collated, and when the same circuit is expressed, one of them is made a representative partial circuit, and the other partial circuits are replaced by this representative partial circuit. As a specific example, in the case of the circuit connection data having the hierarchical structure shown in FIG. 3, the circuit connections of the partial circuits having the partial circuit identification names B 1 and B 2 are compared and collated. By replacing the circuit B 2 with the partial circuit B 1 , the circuit connection data having the hierarchical structure shown in FIG. 6 is generated. That is, the same partial circuit identification name B 1 is given to the partial circuits B 1 and B 2 in which the two circuits are the same to simplify the circuit connection data.
【００１８】以上、本実施例によれば階層構造を有する
レイアウトパターン設計データを全展開して回路接続デ
ータ抽出を行うため、従来のように階層的に回路接続デ
ータを抽出する方法に比べて、レイアウト設計に対する
制約がほとんど無くなり、また、抽出結果の完全性を保
証することができる。As described above, according to this embodiment, since the layout pattern design data having a hierarchical structure is fully expanded and the circuit connection data is extracted, as compared with the conventional method of hierarchically extracting the circuit connection data, Almost no restrictions are placed on the layout design, and the integrity of the extraction result can be guaranteed.
【００１９】[0019]
【発明の効果】以上説明したように、本発明によれば、
階層構造を有するレイアウトパターンデータを全展開し
てフラットな回路接続データを抽出し、その後フラット
な回路接続データから階層構造を有する回路接続データ
を得ることができる。また、各部分回路の外部接続ネッ
トを特定することができるとともに、同一性を有する部
分回路相互の冗長性を除去することができる。このた
め、従来のように階層的に回路接続データを抽出する方
法に比べて、レイアウト設計に対する制約がなくなり、
抽出結果の安全性を図ることができ、精度良く回路接続
検証を行なうことができる。As described above, according to the present invention,
It is possible to expand the layout pattern data having a hierarchical structure to extract flat circuit connection data, and then obtain the circuit connection data having a hierarchical structure from the flat circuit connection data. Further, the external connection net of each partial circuit can be specified, and the redundancy of the partial circuits having the sameness can be removed. Therefore, compared with the conventional method of hierarchically extracting circuit connection data, there are no restrictions on layout design,
The safety of the extraction result can be achieved, and the circuit connection verification can be performed accurately.
【図１】本発明による階層的回路接続データ抽出方法の
一実施例を示すフローチャート。FIG. 1 is a flowchart showing an embodiment of a hierarchical circuit connection data extraction method according to the present invention.
【図２】階層構造を有するレイアウトパターンデータを
示す図。FIG. 2 is a diagram showing layout pattern data having a hierarchical structure.
【図３】回路接続データの初期の階層構造を示す図。FIG. 3 is a diagram showing an initial hierarchical structure of circuit connection data.
【図４】外部接続ネットの一例を示す図。FIG. 4 is a diagram showing an example of an external connection net.
【図５】外部接続ネットの一例を示す図。FIG. 5 is a diagram showing an example of an external connection net.
【図６】冗長性を除去した後の階層構造を有する回路接
続データを示す図。FIG. 6 is a diagram showing circuit connection data having a hierarchical structure after the redundancy is removed.
Ｃ1 着目する部分回路 Ｃ2 別の部分回路 Ｎ1 外部接続ネット Ｎ2 内部接続ネット Ｅ 素子C 1 Partial circuit of interest C 2 Partial circuit of another N 1 External connection net N 2 Internal connection net E element
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/822 8832-4M H01L 27/04 A
Claims (1)
タをルートセルに全展開してフラットなレイアウトパタ
ーンデータとする工程と、 フラットなレイアウトパターンデータからフラットな回
路接続データを抽出する工程と、 抽出されたフラットな回路接続データから、前記レイア
ウトパターンデータの階層構造に対応させて部分回路を
有する初期の階層構造を有する回路接続データを生成す
る工程と、 階層構造を有するレイアウトパターンデータの基準層を
ルートセルに全展開するとともに、前記フラットな回路
接続データ中の各素子に対応付けられている図形と全展
開された前記基準層の図形とを比較することにより、各
素子を前記初期の階層構造を有する回路接続データの部
分回路に割付ける工程と、 回路接続データの各部分回路に対して外部接続ネットを
特定する工程と、 各部分回路相互の同一性を判定し、同一性がある場合に
同一性ある部分回路のうちの一つを代表部分回路とし、
他を代表部分回路で置換える工程と、からなる階層的回
路接続データ抽出方法。1. A step of fully expanding layout pattern data having a hierarchical structure into a root cell to obtain flat layout pattern data, a step of extracting flat circuit connection data from the flat layout pattern data, and the extracted flat. Generating a circuit connection data having an initial hierarchical structure having partial circuits corresponding to the hierarchical structure of the layout pattern data from the simple circuit connection data, and setting the reference layer of the layout pattern data having the hierarchical structure in the root cell. By expanding and comparing the figure associated with each element in the flat circuit connection data with the figure of the completely expanded reference layer, each element is connected to the circuit having the initial hierarchical structure. The process of allocating to the partial circuit of the data and each partial circuit of the circuit connection data For the step of identifying the external connection net and the identity of each partial circuit, if there is an identity, one of the identical partial circuits is made a representative partial circuit,
A method of extracting hierarchical circuit connection data, which comprises a step of replacing the other with a representative partial circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266174A JPH07121594A (en) | 1993-10-25 | 1993-10-25 | Method for sampling hierarchical circuit connection data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266174A JPH07121594A (en) | 1993-10-25 | 1993-10-25 | Method for sampling hierarchical circuit connection data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121594A true JPH07121594A (en) | 1995-05-12 |
Family
ID=17427295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266174A Pending JPH07121594A (en) | 1993-10-25 | 1993-10-25 | Method for sampling hierarchical circuit connection data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121594A (en) |
-
1993
- 1993-10-25 JP JP5266174A patent/JPH07121594A/en active Pending
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