JPH07121500A

JPH07121500A - Microcomputer

Info

Publication number: JPH07121500A
Application number: JP5287575A
Authority: JP
Inventors: Kenji Miyazaki; 健司宮崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-22
Filing date: 1993-10-22
Publication date: 1995-05-12

Abstract

PURPOSE:To improve the processing ability of a microcomputer by providing mutually independent bus switch circuits for dividing buses so as to make them usage possible in plural bus masters. CONSTITUTION:The ON/OFF operation of the bus switch circuits 18 and 19 is controlled by executing a prescribed instruction concerning bus division by CPU 2. That is, a mode for executing a processing being equal to a conventional device with the bus switch circuits 18 and 19 in an ON--state and the mode for enabling the parallel processing by the plural bus masters with the bus switch circuits 18 and 19 in an OFF-state are changed-over. Thus, it is accurately judged where in the series of processing of a processor 1 the buses 10 and 11 are divided and the processing ailibity of the microcomputer is improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マイクロコンピュー
タ、さらにはそれに含まれる複数のバスマスタの並列動
作技術に関し、例えば通信プロトコルプロセッサに適用
して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel operation technique of a microcomputer and a plurality of bus masters included therein, and more particularly to a technique effective when applied to a communication protocol processor.

【０００２】[0002]

【従来の技術】シングルチップマイクロコンピュータの
ような汎用マイクロコンピュータや通信プロトコルプロ
セッサのような専用マイクロコンピュータは、中央処理
装置（ＣＰＵと略記する）のほかに各種周辺回路を搭載
している。2. Description of the Related Art A general-purpose microcomputer such as a single-chip microcomputer and a dedicated microcomputer such as a communication protocol processor are equipped with various peripheral circuits in addition to a central processing unit (abbreviated as CPU).

【０００３】例えば昭和６３年７月に株式会社日立製作
所から発行された「ＨＤ６４１８０ＳＮＰＵユーザー
ズマニュアル」に記載されている通信プロトコルプロセ
ッサは、ＣＰＵを中心に、シリアルコミュニケーション
インタフェースやクロック同期式Ｉ／Ｏポートの他に、
ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロー
ラ）やタイマなどを内蔵する。この通信プロトコルプロ
セッサは、内蔵ＣＰＵを用いて、通信プロトコル処理や
システムに付随するアプリケーション処理を行うことが
できるが、その内蔵ＣＰＵの処理能力が主として通信プ
ロトコル処理に占有されてしまう場合にはホストとなる
その他のＣＰＵがシステムのアプリケーション処理を行
う。For example, a communication protocol processor described in "HD64180S NPU User's Manual" issued by Hitachi, Ltd. in July 1988 is a serial communication interface and a clock synchronous I / O port centering on a CPU. Others,
Built-in DMAC (Direct Memory Access Controller) and timer. This communication protocol processor can perform communication protocol processing and application processing associated with the system by using the built-in CPU. However, when the processing capacity of the built-in CPU is mainly occupied by the communication protocol processing, the communication protocol processor can be used as a host. The other CPUs perform system application processing.

【０００４】[0004]

【発明が解決しようとする課題】ＣＰＵと、それによっ
てアクセス可能なメモリと、シリアルデータ転送を可能
とするためのインタフェースと、このインタフェースを
介してＤＭＡ転送を行うためのＤＭＡＣとが、共通のバ
スによって互いに結合されて成る通信プロトコルプロセ
ッサにおいては、ＣＰＵ、及びＤＭＡＣのいずれかがバ
スの使用権を占有することになる。例えばＤＭＡＣがＤ
ＭＡ転送制御をしている間は、バスの使用権がＤＭＡＣ
に移っており、そのときＣＰＵはバスを使用することが
できないから、ＣＰＵによる通信プロトコル処理を行う
ことができない。しかしながら、それについて本発明者
が検討したところ、ＤＭＡ転送が行われている間に、Ｃ
ＰＵの処理能力を通信プロトコル処理に利用するように
すれば、通信プロトコルプロセッサのような専用マイク
ロコンピュータ全体としての処理能力の向上が図れるこ
とが見いだされた。A CPU, a memory accessible by the CPU, an interface for enabling serial data transfer, and a DMAC for performing DMA transfer via this interface have a common bus. In the communication protocol processor which is coupled to each other, either the CPU or the DMAC occupies the right to use the bus. For example, DMAC is D
While the MA transfer control is being performed, the bus use right is DMAC.
Since the CPU cannot use the bus at that time, the communication protocol processing by the CPU cannot be performed. However, when the present inventor examined it, it was confirmed that C
It has been found that if the processing capacity of the PU is utilized for the communication protocol processing, the processing capacity of the entire dedicated microcomputer such as the communication protocol processor can be improved.

【０００５】本発明の目的は、マイクロコンピュータの
処理能力の向上を図るための技術を提供することにあ
る。An object of the present invention is to provide a technique for improving the processing capacity of a microcomputer.

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００７】[0007]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.

【０００８】すなわち、第１手段として、複数のバスマ
スタが、互いに独立してバスを使用可能に上記バスを分
割するためのバススイッチ回路を設ける。That is, as a first means, a plurality of bus masters are provided with a bus switch circuit for dividing the bus so that the buses can be used independently of each other.

【０００９】また、第２手段として、バスを分割するこ
とによって、ＣＰＵによるメモリアクセス経路と、ＤＭ
ＡＣによるＤＭＡ転送制御経路とを分離形成するための
バススイッチ回路を設ける。As a second means, by dividing the bus, the memory access path by the CPU and DM
A bus switch circuit for separately forming the AC DMA transfer control path is provided.

【００１０】[0010]

【作用】上記した第１手段によれば、上記バススイッチ
回路は、上記バスを分割することによって、複数のバス
マスタが互いに独立してバスを使用可能とし、このこと
が、複数のバスマスタの並列動作を可能とすることによ
ってマイクロコンピュータの処理能力の向上を達成す
る。According to the above-described first means, the bus switch circuit divides the bus so that the plurality of bus masters can use the buses independently of each other, which results in the parallel operation of the plurality of bus masters. By enabling the above, the improvement of the processing capability of the microcomputer is achieved.

【００１１】また、上記した第２手段によれば、上記バ
ススイッチ回路は、バスを分割することによって、ＣＰ
Ｕによるメモリアクセス経路と、ＤＭＡＣによるＤＭＡ
転送制御経路とを分離形成し、このことが、ＣＰＵとＤ
ＭＡＣとの並列動作を可能とすることによってマイクロ
コンピュータの処理能力の向上を達成する。According to the above-mentioned second means, the bus switch circuit divides the bus so that the CP
U memory access path and DMAC DMA
The transfer control path is formed separately, and this is
By enabling parallel operation with the MAC, an improvement in the processing capability of the microcomputer is achieved.

【００１２】[0012]

【実施例】第１図には本発明に係るマイクロコンピュー
タの一実施例である通信プロトコルプロセッサのブロッ
ク図が示される。1 is a block diagram of a communication protocol processor which is an embodiment of a microcomputer according to the present invention.

【００１３】この通信プロトコルプロセッサ１は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコン基板のような１個の半導体基板に形成
されている。The communication protocol processor 1 is formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique, although not particularly limited thereto.

【００１４】通信プロトコルプロセッサ１は、特に制限
されないが、その全体の制御を司るＣＰＵ（中央処理装
置）２を中心に、メモリマネージメントユニット(以下
単に「ＭＭＵ」と記す）３、バスコントローラ４、ＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
５、ＭＳＣＩ(マルチプロトコル・シリアル・コミュニ
ケーション・インタフェース）６、ＡＳＣＩ（調歩同期
式・シリアル・コミュニケーション・インタフェース）
７、タイマ８、そしてＲＡＭ（ランダム・アクセス・メ
モリ）及びＲＯＭ（リード・オンリ・メモリ）１７など
を含み、それらは内部データバス１０、及び内部アドレ
スバス１１に共通接続されている。The communication protocol processor 1 is not particularly limited, but mainly includes a CPU (central processing unit) 2 which controls the whole thereof, a memory management unit (hereinafter simply referred to as "MMU") 3, a bus controller 4, a DM.
AC (Direct Memory Access Controller)
5, MSCI (multi-protocol serial communication interface) 6, ASCI (start-stop synchronous serial communication interface)
7, a timer 8, and a RAM (random access memory) and a ROM (read only memory) 17, etc., which are commonly connected to an internal data bus 10 and an internal address bus 11.

【００１５】上記内部データバス１０及び内部アドレス
バス１１は、それぞれデータバッファ１３，アドレスバ
ッファ１４を介して外部とインタフェース可能にされて
いる。尚、上記内部アドレスバス１１には、チップ内の
各機能モジュールの選択信号などの各種制御信号を伝達
するためのコントロールバスが含まれるものと解された
い。The internal data bus 10 and the internal address bus 11 can be interfaced with the outside through a data buffer 13 and an address buffer 14, respectively. It should be understood that the internal address bus 11 includes a control bus for transmitting various control signals such as a selection signal for each functional module in the chip.

【００１６】上記ＭＳＣＩ６は、特に制限されないが、
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ（ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データＴＸＤＭ，受信データＲＸＤＭ、送信
クロックＴＸＣＭ，並びに受信クロックＲＸＣＭを、外
部との間でやり取りする。The above MSCI6 is not particularly limited,
Full-duplex 1 channel is built-in, and it is possible to select byte synchronization such as start-stop synchronization, bi-sync, and bit synchronization of HDLC (high level data link control) system. Transmission data TXDM, reception data RXDM, transmission clock TXCM , And the reception clock RXCM are exchanged with the outside.

【００１７】そして、上記ＡＳＣＩ７は全二重１チャン
ネルを内蔵し、調歩同期又はクロック同期を選択可能に
なっており、送信データＴＸＤＡ，受信データＲＸＤ
Ａ、送信クロックＴＸＣＡ，並びに受信クロックＲＸＣ
Ａを、外部との間でやりとりする。上記ＭＳＣＩ６，Ａ
ＳＣＩ７はそれぞれ送受信データの並直変換や送受信の
クロック同期制御、そしてエラー検出などを行い、上位
プロトコル処理は上記ＣＰＵ２によって行うことができ
る。このＭＳＣＩ６，ＡＳＣＩ７のそれぞれには、送信
データを格納するトランスミットデータレジスタや、受
信データを格納するレシーブデータレジスタ、そしてス
テータスレジスタ並びにコントロールレジスタなどのＩ
／Ｏレジスタ群が含まれている。The ASCI 7 has a built-in full-duplex 1 channel and can select start-stop synchronization or clock synchronization. The transmission data TXDA and the reception data RXD can be selected.
A, transmission clock TXCA, and reception clock RXC
Exchange A with the outside world. MSCI6, A above
The SCI 7 performs parallel / serial conversion of transmission / reception data, clock synchronization control of transmission / reception, error detection, and the like, and higher-level protocol processing can be performed by the CPU 2. Each of MSCI6 and ASCI7 has a transmit data register for storing transmit data, a receive data register for storing receive data, and an I register such as a status register and a control register.
/ O registers are included.

【００１８】上記ＤＭＡＣ５は、特に制限されないが、
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、ＤＭＡ転送時のメモリアドレスを指定す
るメモリアドレスレジスタ、転送先又は転送元になる入
出力回路のアドレスを指定するＩ／Ｏアドレスレジス
タ、転送語数を指定するバイトカウントレジスタ、モー
ドレジスタなどのＩ／Ｏレジスタ群が含まれる。ＤＭＡ
Ｃ５はそれぞれのチャンネルに対応して転送要求信号Ｄ
ＲＥＱ0，ＤＲＥＱ1が入力され、また、必要に応じて転
送終了信号ＴＥＮＤ0，ＴＥＮＤ1を出力する。The DMAC 5 is not particularly limited,
Built-in 2 channels, addressing the memory according to the transfer request signal and responding to the transfer request signal at the same time
Addressing mode in which data is transferred by selecting an I / O device, dual addressing mode in which a read cycle is activated to transfer data between memories, and a chain block between the memory and the MSCI 6 Supports transfer modes, etc. This D
The MAC5 includes a memory address register that specifies a memory address at the time of DMA transfer, an I / O address register that specifies an address of an input / output circuit that is a transfer destination or a transfer source, a byte count register that specifies the number of transfer words, a mode register, etc. I / O registers are included. DMA
C5 is a transfer request signal D corresponding to each channel
REQ0 and DREQ1 are input, and transfer end signals TEND0 and TEND1 are output as necessary.

【００１９】ＤＭＡＣ５がＩ／Ｏチャネルによるシリア
ルデータ転送等を制御する場合、一般に内部データバス
１０や、内部アドレスバス１１の使用権は、ＣＰＵ２か
らＤＭＡＣ５に移されるため、その間、ＣＰＵ２では通
信プロトコル処理を行うことができない。そこで、本実
施例では、ＤＭＡＣ５によるシリアルデータ転送制御が
行われる場合でも、ＣＰＵ２による通信プロトコル処理
を可能とするため、ＣＰＵ２、及びＤＭＡＣ５が互いに
独立して上記バスを使用可能に上記バスを分割するため
のバススイッチ回路１８，１９を、それぞれ内部アドレ
スバス１１，内部データバス１０に設けている。つま
り、バススイッチ回路１８，１９が共にオン状態の場合
には、内部データバス１０及び内部アドレスバス１１は
従来装置の場合と等価になり、バスマスタであるＣＰＵ
２、ＤＭＡＣ５のいずれかが、内部データバス１０、内
部アドレスバス１１の使用権を占有することになるが、
バススイッチ回路１８がオフ状態とされることによって
内部アドレスバス１１が２分割され、また、バススイッ
チ回路１９がオフ状態とされることによって内部データ
バス１０が２分割された状態では、ＭＳＣＩ６やＡＳＣ
Ｉ７を使用してＤＭＡＣ５によるシリアルデータ転送が
行われている場合でも、ＣＰＵ２によるＲＡＭ及びＲＯ
Ｍ１７のアクセスが可能とされるから、ＤＭＡＣ５によ
るシリアルデータ転送制御と、ＣＰＵ２による通信プロ
トコル処理とを並列的に行うことができる。ここで、上
記ＲＡＭ及びＲＯＭ１７におけるＲＡＭは、ＣＰＵ２に
よる演算処理の作業領域等の一時記憶装置として使用さ
れ、ＲＯＭは、ＣＰＵ２で実行されるプログラムを格納
するプログラムメモリとされる。When the DMAC 5 controls serial data transfer or the like by the I / O channel, the usage right of the internal data bus 10 and the internal address bus 11 is generally transferred from the CPU 2 to the DMAC 5, so that the CPU 2 performs communication protocol processing during that time. Can't do. Therefore, in this embodiment, even when the serial data transfer control by the DMAC 5 is performed, the CPU 2 and the DMAC 5 divide the bus so that the CPU 2 and the DMAC 5 can use the bus independently of each other in order to enable the communication protocol processing by the CPU 2. Bus switch circuits 18 and 19 are provided for the internal address bus 11 and the internal data bus 10, respectively. That is, when the bus switch circuits 18 and 19 are both in the ON state, the internal data bus 10 and the internal address bus 11 are equivalent to those in the conventional device, and the CPU which is the bus master.
2, either the DMAC 5 occupies the right to use the internal data bus 10 or the internal address bus 11.
When the bus switch circuit 18 is turned off, the internal address bus 11 is divided into two, and when the bus switch circuit 19 is turned off, the internal data bus 10 is divided into two.
Even when serial data transfer is being performed by the DMAC5 using I7, the RAM and RO by the CPU2
Since the M17 is accessible, serial data transfer control by the DMAC 5 and communication protocol processing by the CPU 2 can be performed in parallel. Here, the RAM and the RAM in the ROM 17 are used as a temporary storage device such as a work area for arithmetic processing by the CPU 2, and the ROM is a program memory for storing the program executed by the CPU 2.

【００２０】そして、本実施例では、プロセッサの一連
の処理のどこでバスの分割を行うべきかの判断の的確化
を図るため、ＣＰＵ２によって、バス分割に関する所定
の命令が実行されることによって、バススイッチ回路１
８，１９のオン／オフ動作が制御されるようになってい
る。つまり、バススイッチ回路１８，１９をオン状態と
して従来装置と等価な処理を行うモードと、バススイッ
チ回路１８，１９をオフ状態として複数バスマスタによ
る並列処理を可能とするモードとの切換えが、ＣＰＵ２
によって制御されるようになっている。そのような意味
で、本発明においてバススイッチ回路の動作を制御する
ための制御手段は、ＣＰＵ２によって実現される。In the present embodiment, the CPU 2 executes a predetermined instruction related to the bus division in order to accurately determine where in the series of processes of the processor the bus division should be performed. Switch circuit 1
The ON / OFF operations of 8 and 19 are controlled. That is, the CPU 2 switches between a mode in which the bus switch circuits 18 and 19 are turned on to perform a process equivalent to that of the conventional device and a mode in which the bus switch circuits 18 and 19 are turned off to enable parallel processing by a plurality of bus masters.
Is controlled by. In that sense, the control means for controlling the operation of the bus switch circuit in the present invention is realized by the CPU 2.

【００２１】上記タイマ８は、特に制限されないが、２
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号ＴＩＮ0，ＴＩＮ1が外部から与えられ、これに応
じたタイマ出力ＴＯＵＴ0，ＴＯＵＴ1を得る。このタイ
マ８には、計数初期値などが設定されるタイマデータレ
ジスタやそのタイマデータレジスタにリロードすべきデ
ータが設定されるタイマリロードレジスタ、そしてコン
トロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。The timer 8 is not particularly limited, but 2
It has a built-in channel, has a reload-type counter, a counter function for external events, and the like, is externally supplied with an external clock and trigger signals TIN0, TIN1, and obtains timer outputs TOUT0, TOUT1 corresponding thereto. The timer 8 includes a timer data register in which an initial count value and the like are set, a timer reload register in which data to be reloaded in the timer data register is set, and an I / O register group such as a control register. .

【００２２】尚、特に制限されないが、外部からの割込
み処理を行うための割込みコントローラ１６が設けら
れ、また、水晶振動子などによる発振動作を利用してタ
イミング信号を発生するためのタイミングジェネレータ
１５が設けられている。Although not particularly limited, an interrupt controller 16 for performing an interrupt process from the outside is provided, and a timing generator 15 for generating a timing signal by utilizing an oscillation operation of a crystal oscillator or the like is provided. It is provided.

【００２３】図２には上記バススイッチ回路１８，１９
の構成例が示される。FIG. 2 shows the bus switch circuits 18 and 19 described above.
A configuration example of is shown.

【００２４】バススイッチ回路１８，１９は互いに同一
構成とされる。特に制限されないが、図２に示されるバ
ススイッチ回路１８（１９）は、トランスファＭＯＳト
ランジスタ２１−１乃至２１−ｎを含み、このトランス
ファＭＯＳトランジスタ２１−１乃至２１−ｎが、内部
アドレスバス１１の構成ビットに対応して配置されてい
る。ＣＰＵ２によってスイッチ制御信号φ１〜φｎがハ
イレベルとされた場合に、トランスファＭＯＳトランジ
スタ２１−１乃至２１−ｎがオン状態とされ、また、Ｃ
ＰＵ２によってスイッチ制御信号φ１〜φｎがローレベ
ルにされた場合に、トランスファＭＯＳトランジスタ２
１−１乃至２１−ｎがオフ状態とされる。トランスファ
ＭＯＳトランジスタ２１−１乃至２１−ｎがオン状態と
された場合、当該トランスファＭＯＳトランジスタ２１
−１乃至２１−ｎは双方向に信号伝達を可能とする。ま
た、トランスファＭＯＳトランジスタ２１−１乃至２１
−ｎがオフ状態とされた場合、内部アドレスバス１１
は、図２においてトランスファＭＯＳトランジスタ２１
−１乃至２１−ｎの配列位置で２分割され、信号伝達が
阻止される。そのようなトランスファＭＯＳトランジス
タ２１−１乃至２１−ｎのオン／オフ制御は、特に制限
されないが、スイッチ制御用レジスタ２０等の記憶手段
のフラグ状態によって行うことができる。例えば、スイ
ッチ制御用レジスタ２０にセットされたフラグ状態
が、”１”であれば、スイッチ制御信号φ１〜φｎがハ
イレベルとされることによって、トランスファＭＯＳト
ランジスタ２１−１乃至２１−ｎがオン状態とされ、ま
た、スイッチ制御用レジスタ２０にセットされたフラグ
状態が、”０”であれば、スイッチ制御信号φ１〜φｎ
がローレベルとされることによって、トランスファＭＯ
Ｓトランジスタ２１−１乃至２１−ｎがオフ状態とされ
る。上記スイッチ制御用レジスタ２０へのフラグ設定
は、ＣＰＵ２によって、バス分割に関する命令が実行さ
れることによって行われる。The bus switch circuits 18 and 19 have the same structure. Although not particularly limited, the bus switch circuit 18 (19) shown in FIG. 2 includes transfer MOS transistors 21-1 to 21-n, and the transfer MOS transistors 21-1 to 21-n are connected to the internal address bus 11. It is arranged corresponding to the configuration bit. When the switch control signals φ1 to φn are set to the high level by the CPU 2, the transfer MOS transistors 21-1 to 21-n are turned on, and C
When the switch control signals φ1 to φn are set to low level by PU2, the transfer MOS transistor 2
1-1 to 21-n are turned off. When the transfer MOS transistors 21-1 to 21-n are turned on, the transfer MOS transistor 21
-1 to 21-n enable bidirectional signal transmission. In addition, the transfer MOS transistors 21-1 to 21
When -n is turned off, the internal address bus 11
Is the transfer MOS transistor 21 in FIG.
It is divided into two at the array positions of -1 to 21-n, and signal transmission is blocked. The ON / OFF control of the transfer MOS transistors 21-1 to 21-n is not particularly limited, but can be performed by the flag state of the storage means such as the switch control register 20. For example, if the flag state set in the switch control register 20 is "1", the switch control signals .phi.1 to .phi.n are set to the high level, whereby the transfer MOS transistors 21-1 to 21-n are turned on. If the flag state set in the switch control register 20 is "0", the switch control signals φ1 to φn
Is set to a low level, the transfer MO
The S transistors 21-1 to 21-n are turned off. The flag is set in the switch control register 20 by the CPU 2 executing an instruction related to bus division.

【００２５】次に、バス分割の手順について説明する。Next, the procedure for dividing the bus will be described.

【００２６】例えば、ＤＭＡＣ５によるＤＭＡ転送と、
ＣＰＵ２による通信プロトコル処理とを並列的に行うこ
とができる場合のように、ＣＰＵ２とＤＭＡＣ５とを並
列動作可能であることが、ＣＰＵ２によって判断された
場合、先ずＣＰＵ２は、スイッチ制御用レジスタ２０の
フラグ状態を”１”から”０”に変更する。それによ
り、バススイッチ回路１８，１９がオフ状態とされ、そ
れによって内部アドレスバス１１、及び内部データバス
１０がそれぞれ２分割される。このバス分割後、ＣＰＵ
２はＤＭＡＣ５に対して起動を指示する。それを受けて
ＤＭＡＣ５が起動され、ＤＭＡ転送処理が開始される。
また、このとき、ＣＰＵ２は、上記ＤＭＡ転送処理にか
かわらず、ＲＡＭ及びＲＯＭ１７のアクセスが可能とな
るから、通信プロトコル処理のプログラムを実行するこ
とによって、通信プロトコル処理を開始することができ
る。For example, DMA transfer by the DMAC5,
When it is determined by the CPU 2 that the CPU 2 and the DMAC 5 can operate in parallel as in the case where the communication protocol processing by the CPU 2 can be performed in parallel, first, the CPU 2 causes the flag of the switch control register 20 to be set. Change the state from "1" to "0". As a result, the bus switch circuits 18 and 19 are turned off, whereby the internal address bus 11 and the internal data bus 10 are each divided into two. After this bus division, CPU
2 instructs the DMAC 5 to start. In response to this, the DMAC 5 is activated and the DMA transfer process is started.
Further, at this time, since the CPU 2 can access the RAM and the ROM 17 regardless of the DMA transfer processing, the CPU 2 can start the communication protocol processing by executing the communication protocol processing program.

【００２７】スイッチ回路１８，１９によって分割され
たバスの再結合は次のように行われる。Reconnection of the buses divided by the switch circuits 18 and 19 is performed as follows.

【００２８】ＤＭＡＣ５によるＤＭＡ転送が終了し、バ
ス分割の必要性が無くなると、ＤＭＡＣ５によって内部
割込み信号がアサートされる。このＤＭＡＣ５からの割
込みが割込みコントローラ１６によって処理され、それ
がＣＰＵ２に伝えられると、その後、適当な時期に、ス
イッチ制御用レジスタ２０のフラグ状態が、”１”にセ
ットされる。それにより、バススイッチ回路１８，１９
がオン状態となり、バスが再結合される。When the DMA transfer by the DMAC 5 is completed and the need for bus division is eliminated, the DMAC 5 asserts an internal interrupt signal. When the interrupt from the DMAC 5 is processed by the interrupt controller 16 and transmitted to the CPU 2, the flag state of the switch control register 20 is set to "1" at an appropriate time thereafter. Thereby, the bus switch circuits 18 and 19
Are turned on and the buses are rejoined.

【００２９】上記実施例によれば以下の作用効果が得ら
れる。According to the above embodiment, the following operational effects can be obtained.

【００３０】（１）バススイッチ回路１８，１９がオフ
状態とされたとき、内部アドレスバス１１、内部データ
バス１０がそれぞれ分割されることによって、ＣＰＵ２
によるメモリアクセス経路と、ＤＭＡＣ５によるＤＭＡ
転送制御経路とが分離形成される。そのため、ＣＰＵ２
とＤＭＡＣ５との並列動作が可能とされ、通信プロトコ
ルプロセッサの処理能力の向上を図ることができる。(1) When the bus switch circuits 18 and 19 are turned off, the internal address bus 11 and the internal data bus 10 are divided, whereby the CPU 2
Memory access path by the DMAC and DMA by the DMAC5
The transfer control path is formed separately. Therefore, CPU2
And the DMAC 5 can be operated in parallel, and the processing capability of the communication protocol processor can be improved.

【００３１】（２）ＣＰＵ２によって、バス分割に関す
る所定の命令が実行されることによって、バススイッチ
回路１８，１９のオン／オフ動作が制御されるようにな
っているので、換言すれば、バススイッチ回路１８，１
９をオン状態として従来装置と等価な処理を行うモード
と、バススイッチ回路１８，１９をオフ状態として複数
バスマスタによる並列処理を可能とするモードとの切換
えが、ＣＰＵ２によって行われるようになっているの
で、プロセッサの一連の処理のどこでバスの分割を行う
べきかの判断の的確化を図ることができる。このこと
は、プログラムによって明示的にバス構成の変更が可能
であることを意味し、プログラムの処理手順の自由度を
向上させる。(2) Since the CPU 2 executes a predetermined instruction related to bus division to control the on / off operation of the bus switch circuits 18 and 19, in other words, the bus switch. Circuit 18, 1
The CPU 2 switches between a mode in which 9 is turned on to perform processing equivalent to that of the conventional device, and a mode in which the bus switch circuits 18 and 19 are turned off to enable parallel processing by a plurality of bus masters. Therefore, it is possible to accurately determine where to divide the bus in the series of processes of the processor. This means that the bus configuration can be explicitly changed by the program, and the flexibility of the processing procedure of the program is improved.

【００３２】図３にはバススイッチ回路１８，１９の他
の構成例が代表的に示される。FIG. 3 representatively shows another configuration example of the bus switch circuits 18 and 19.

【００３３】バススイッチ回路１８（１９）を構成する
スイッチ３１−１乃至３１−ｎは、それぞれ二つのトラ
イステートバッファによって構成される。代表的に示さ
れるスイッチ３１−１は、トライステートバッファ３
５，３６が、互いに逆向きとなるように並列接続されて
いる。スイッチ制御信号φ１，φ１´によって、トライ
ステートバッファ３５，３６の動作が制御される。トラ
イステートバッファ３５，３６が共に、オン／オフ制御
されるとき、スイッチ３１−１は双方向性スイッチとし
て機能するが、トライステートバッファ３５，３６のい
ずれかをオン状態とすることによって、一方向にのみ信
号を伝達することができる。尚、他のスイッチ３１−２
乃至３１−ｎも同様に構成される。The switches 31-1 to 31-n constituting the bus switch circuit 18 (19) are each constituted by two tristate buffers. The switch 31-1 shown as a representative is the tri-state buffer 3
5 and 36 are connected in parallel so as to be opposite to each other. The operation of the tristate buffers 35 and 36 is controlled by the switch control signals φ1 and φ1 ′. When both the tri-state buffers 35 and 36 are controlled to be turned on / off, the switch 31-1 functions as a bidirectional switch. The signal can be transmitted only to. Other switches 31-2
To 31-n are similarly configured.

【００３４】図４には他の実施例が示される。Another embodiment is shown in FIG.

【００３５】上記実施例では、二つのバスマスタを有す
る場合について説明したが、三つ以上のバスマスタを有
する場合も考えられ、その場合においても本発明を適用
することができる。例えば図４においては、バスマスタ
４１，４２，４３が設けられ、それに対応してバススレ
ーブ５１，５２，５３が設けられる。バスマスタ４１，
４２，４３と、バススレーブ５１，５２，５３は、アド
レスバス６１、及びデータバス６２によって互いに信号
のやり取りが可能に結合されている。そして、バスマス
タ４１，４２，４３が、互いに独立して上記アドレスバ
ス６１、及びデータバス６２を使用可能に当該バスを分
割するためのバススイッチ回路７１，７２，８１，８２
が設けられている。このバススイッチ回路７１，７２，
８１，８２には、上記実施例と同一構成のものを適用す
ることができる。バススイッチ回路７１，７２，８１，
８２がオフ状態とされたとき、バスマスタ４１によるバ
ススレーブ５１のアクセス、バスマスタ４２によるバス
スレーブ５２のアクセス、及びバスマスタ４３によるバ
ススレーブ５３のアクセスは、並列的に行うことができ
る。そして、上記実施例の場合と同様に、一連の処理の
どこでバスの分割を行うべきかの判断の的確化を図るた
め、バスマスタ４１によって、バス分割に関する所定の
命令が実行されることによって、バス分割、及びバス再
結合を行うように構成することができる。In the above embodiment, the case of having two bus masters has been described, but a case of having three or more bus masters is also conceivable, and the present invention can be applied to that case as well. For example, in FIG. 4, bus masters 41, 42, 43 are provided, and bus slaves 51, 52, 53 are provided correspondingly. Bus master 41,
42, 43 and the bus slaves 51, 52, 53 are coupled to each other by an address bus 61 and a data bus 62 so that signals can be exchanged between them. The bus switch circuits 71, 72, 81, 82 for dividing the buses so that the bus masters 41, 42, 43 can use the address bus 61 and the data bus 62 independently of each other.
Is provided. This bus switch circuit 71, 72,
The same configuration as the above embodiment can be applied to 81 and 82. Bus switch circuits 71, 72, 81,
When 82 is turned off, the bus master 41 can access the bus slave 51, the bus master 42 can access the bus slave 52, and the bus master 43 can access the bus slave 53 in parallel. Then, as in the case of the above-described embodiment, in order to accurately determine where in the series of processes the bus division should be performed, the bus master 41 executes a predetermined instruction regarding the bus division, It can be configured for splitting and bus recombining.

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto, and it goes without saying that various modifications can be made without departing from the scope of the invention. Yes.

【００３７】例えば、上記実施例ではＣＰＵ２によって
バススイッチ回路１８，１９の動作を制御するようにし
たが、ＤＭＡＣ５によってバススイッチ回路１８，１９
の動作制御を行うように構成することができる。この場
合、スイッチ動作を制御するための制御手段は、ＤＭＡ
Ｃ５によって形成される。このように、ＤＭＡＣ５によ
ってバススイッチ回路１８，１９の動作制御を行う場合
において、ＤＭＡＣ５によってスイッチ制御用レジスタ
２０へのフラグ設定を行うように構成することができ
る。For example, in the above embodiment, the CPU 2 controls the operation of the bus switch circuits 18 and 19, but the DMAC 5 controls the bus switch circuits 18 and 19.
Can be configured to control the operation of the. In this case, the control means for controlling the switch operation is DMA
Formed by C5. As described above, when the DMAC 5 controls the operation of the bus switch circuits 18 and 19, the DMAC 5 can be configured to set the flag in the switch control register 20.

【００３８】また、図１に示されるスイッチ回路１８，
１９や、図４に示されるスイッチ回路７１，７２，８
１，８２の動作を制御するための信号を外部から供給可
能とするための外部端子を設ければ、当該外部端子を介
して、外部からスイッチ回路の動作を制御することがで
きる。Further, the switch circuit 18 shown in FIG.
19 and the switch circuits 71, 72, 8 shown in FIG.
If an external terminal for supplying a signal for controlling the operation of Nos. 1 and 82 from the outside can be provided, the operation of the switch circuit can be controlled from the outside through the external terminal.

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信プ
ロトコルプロセッサに適用した場合について説明した
が、本発明はそれに限定されるものではなく、シングル
チップマイクロコンピュータのような汎用マイクロコン
ピュータや各種データ処理装置に適用することができ
る。In the above description, the case where the invention made by the present inventor is mainly applied to the communication protocol processor which is the field of use as the background has been described, but the present invention is not limited to this, and a single chip is used. It can be applied to a general-purpose microcomputer such as a microcomputer and various data processing devices.

【００４０】本発明は、少なくとも複数のバスマスタを
備えることを条件に適用することができる。The present invention can be applied on condition that at least a plurality of bus masters are provided.

【００４１】[0041]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００４２】すなわち、複数のバスマスタが、互いに独
立してバスを使用可能に上記バスを分割するためのバス
スイッチ回路を設けることによって、複数のバスマスタ
の並列動作が可能とされ、マイクロコンピュータの処理
能力の向上を図ることができる。That is, by providing a bus switch circuit for dividing the bus so that the plurality of bus masters can use the buses independently of each other, the plurality of bus masters can operate in parallel, and the processing capability of the microcomputer can be achieved. Can be improved.

【００４３】バスを分割することによって、ＣＰＵによ
るメモリアクセス経路と、ＤＭＡＣによるＤＭＡ転送制
御経路とを分離形成するためのバススイッチ回路を設け
た場合には、ＣＰＵとＤＭＡＣとの並列動作が可能とさ
れ、マイクロコンピュータの処理能力の向上を図ること
ができる。If a bus switch circuit is provided to divide the bus into a memory access path by the CPU and a DMA transfer control path by the DMAC, the CPU and the DMAC can operate in parallel. Therefore, the processing capability of the microcomputer can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である通信プロトコルプロセ
ッサの主要部の構成ブロック図である。FIG. 1 is a configuration block diagram of a main part of a communication protocol processor that is an embodiment of the present invention.

【図２】上記通信プロトコルプロセッサの主要部の回路
図である。FIG. 2 is a circuit diagram of a main part of the communication protocol processor.

【図３】上記通信プロトコルプロセッサの主要部の回路
図である。FIG. 3 is a circuit diagram of a main part of the communication protocol processor.

【図４】本発明の他の実施例装置の構成ブロック図であ
る。FIG. 4 is a configuration block diagram of an apparatus according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１通信プロトコルプロセッサ２ＣＰＵ３ＭＭＵ４バスコントローラ５ＤＭＡＣ６ＭＳＣＩ７ＡＳＣＩ８タイマ１０内部データバス１１内部アドレスバス１３データバッファ１４アドレスバッファ１５タイミングジェネレータ１６割込みコントローラ１７ＲＡＭ及びＲＯＭ１８バススイッチ回路１９バススイッチ回路２０スイッチ制御用レジスタ 1 Communication Protocol Processor 2 CPU 3 MMU 4 Bus Controller 5 DMAC 6 MSCI 7 ASCI 8 Timer 10 Internal Data Bus 11 Internal Address Bus 13 Data Buffer 14 Address Buffer 15 Timing Generator 16 Interrupt Controller 17 RAM and ROM 18 Bus Switch Circuit 19 Bus Switch Circuit 20 Switch control register

Claims

【特許請求の範囲】[Claims]

【請求項１】複数のバスマスタと、それに対応するバ
ススレーブとがバスによって互いに結合されて成るマイ
クロコンピュータにおいて、複数のバスマスタが、互い
に独立して上記バスを使用可能に上記バスを分割するた
めのバススイッチ回路を含むことを特徴とするマイクロ
コンピュータ。1. A microcomputer in which a plurality of bus masters and corresponding bus slaves are coupled to each other by a bus, wherein the plurality of bus masters divide the bus so that the buses can be used independently of each other. A microcomputer including a bus switch circuit.

【請求項２】中央処理装置と、それによってアクセス
可能なメモリと、シリアルデータ転送を可能とするため
のインタフェースと、このインタフェースを介してダイ
レクト・メモリ・アクセス転送を行うためのダイレクト
・メモリ・アクセス・コントローラとが、共通のバスに
よって互いに結合されて成るマイクロコンピュータにお
いて、上記バスを分割することによって、上記中央処理
装置によるメモリアクセス経路と、上記ダイレクト・メ
モリ・アクセス・コントローラによるダイレクト・メモ
リ・アクセス転送制御経路とを分離形成するためのバス
スイッチ回路を含むことを特徴とするマイクロコンピュ
ータ。2. A central processing unit, a memory accessible thereby, an interface for enabling serial data transfer, and a direct memory access for performing direct memory access transfer via this interface. In a microcomputer in which a controller and a controller are coupled to each other by a common bus, by dividing the bus, a memory access path by the central processing unit and a direct memory access by the direct memory access controller A microcomputer including a bus switch circuit for separately forming a transfer control path.

【請求項３】上記スイッチ回路の動作を制御するため
の信号を外部から供給可能とするための外部端子を含む
請求項１又は２記載のマイクロコンピュータ。3. The microcomputer according to claim 1, further comprising an external terminal for supplying a signal for controlling the operation of the switch circuit from the outside.

【請求項４】バス分割に関する命令に応じて上記スイ
ッチ動作を制御するための制御手段を含む請求項１又は
２記載のマイクロコンピュータ。4. The microcomputer according to claim 1, further comprising control means for controlling the switch operation in response to an instruction related to bus division.