JP2002304370A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
る。特には、ＩＥＥＥ（The Institute of Electrical
and Electronics Engineers）１３９４規格の通信バス
のアービトレーションコントロールなどを行うＩＥＥＥ
１３９４ＰＨＹチップ等の半導体装置（通信用ドライバ
ＩＣ）に関する。[0001] The present invention relates to a semiconductor device. In particular, IEEE (The Institute of Electrical
and Electronics Engineers) IEEE for arbitration control of 1394 standard communication bus
The present invention relates to a semiconductor device (communication driver IC) such as a 1394 PHY chip.
【０００２】[0002]
【従来の技術】従来、ＩＥＥＥ１３９４規格の通信バス
を制御するためのＩＥＥＥ１３９４ＰＨＹチップにおい
て、通信バスのアービトレーションコントロールなどを
行うため、ステートマシンが用いられている。2. Description of the Related Art Conventionally, in an IEEE 1394 PHY chip for controlling a communication bus of the IEEE 1394 standard, a state machine is used for performing arbitration control of a communication bus and the like.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＩＥＥＥ１３９４ＰＨＹチップにおいて
は、単一のステートマシンが約４０のステートに遷移す
る必要があり、ステートマシンの回路が複雑化してい
た。そのため、回路記述言語によってステートマシンを
設計した場合であっても、回路記述言語のコードからス
テートマシンの機能を理解することが困難であった。従
って、ステートマシンの改良を行うことやステートマシ
ンに不具合があった場合にその不具合箇所を特定するこ
とが難しく、また、ＩＰ化を図る際に手離れが悪いとい
う悪影響を及ぼしていた。However, in the above-described conventional IEEE1394 PHY chip, a single state machine needs to transition to about 40 states, and the circuit of the state machine has been complicated. Therefore, even when the state machine is designed in the circuit description language, it is difficult to understand the function of the state machine from the code in the circuit description language. Therefore, it has been difficult to improve the state machine or to specify the location of the failure when there is a failure in the state machine. In addition, there has been an adverse effect such that it is difficult to separate the IP when implementing the IP.
【０００４】本発明はこのような問題点に鑑みてなされ
たもので、その目的は、通信バスの制御に必要なステー
トに遷移するステートマシンを分割することにより、ス
テートマシンの夫々を記述する回路記述言語のコードを
簡易にし、ステートマシンに不具合がある場合の不具合
箇所の特定、ステートマシンの機能の改良、ＩＰ化等を
容易にすることができる半導体装置を提供することであ
る。The present invention has been made in view of such problems, and has as its object to divide a state machine that transitions to a state required for controlling a communication bus, thereby describing a circuit that describes each state machine. An object of the present invention is to provide a semiconductor device capable of simplifying a description language code, specifying a defective portion when a state machine has a problem, improving the function of the state machine, and easily implementing an IP.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、 通信バスに接続され、通
信バスの制御を行うための半導体装置において、 通信
バスの制御に必要なステートへの遷移を分担する複数の
ステートマシンを備えたことを特徴とする。In order to solve the above-mentioned problems, a semiconductor device according to the present invention is connected to a communication bus, and in a semiconductor device for controlling the communication bus, the semiconductor device enters a state required for controlling the communication bus. , And a plurality of state machines that share the transition.
【０００６】ここで、複数のステートマシンが、通信バ
スのイニシャライズ制御を行う第１のステートマシン
と、通信バスのアービトレーション制御を行う第２のス
テートマシンとを含むことができ、第１のステートマシ
ンが１４のステートに遷移し、第２のステートマシンが
２１のステートに遷移することができる。Here, the plurality of state machines can include a first state machine for performing initialization control of a communication bus and a second state machine for performing arbitration control of a communication bus. Transitions to 14 states, and the second state machine can transition to 21 states.
【０００７】また、複数のステートマシンを階層化する
ことができ、複数のステートマシンが、バスリセットス
テート、アイドルステート、データ送信ステート、及び
データ受信ステートに遷移する第１のステートマシン
と、第１のステートマシンがバスリセットステートに遷
移している場合に、第１のステートマシンの指示に応じ
て、通信バスのバスリセット制御を行う第２のステート
マシンと、第１のステートマシンがデータ送信ステート
に遷移している場合に、第１のステートマシンの指示に
応じて、通信バスへのデータ送信制御を行う第３のステ
ートマシンと、第１のステートマシンがデータ受信ステ
ートに遷移している場合に、第１のステートマシンの指
示に応じて、通信バスからのデータ受信制御を行う第４
のステートマシンとを含むことができる。Further, a plurality of state machines can be hierarchized, wherein the plurality of state machines transition to a bus reset state, an idle state, a data transmission state, and a data reception state; A second state machine that performs bus reset control of a communication bus in accordance with an instruction from the first state machine when the first state machine has transitioned to the bus reset state; A third state machine that controls data transmission to the communication bus in accordance with an instruction from the first state machine, and a transition of the first state machine to a data reception state. In addition, in response to an instruction from the first state machine, a fourth control for receiving data from the communication bus is performed.
State machine.
【０００８】更に、通信バスがＩＥＥＥ１３９４規格の
バスであることとすることができる。Further, the communication bus may be an IEEE 1394 standard bus.
【０００９】通信バスの制御に必要なステートに遷移す
るステートマシンを分割することにより、ステートマシ
ンの夫々を記述する回路記述言語のコードを簡易にし、
ステートマシンに不具合がある場合の不具合箇所の特
定、ステートマシンの機能の改良、ＩＰ化等を容易にす
ることができる。By dividing a state machine that transitions to a state necessary for controlling a communication bus, a circuit description language code that describes each of the state machines is simplified,
In the case where there is a defect in the state machine, it is possible to easily specify a defective portion, improve the function of the state machine, use an IP, and the like.
【００１０】[0010]
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面を参照しつつ詳細に説明する。図１は、本発明
の半導体装置の第１の実施の形態の構成例を示す概略図
である。本実施形態は、本発明をＩＥＥＥ１３９４規格
の通信バスを制御するための通信用ドライバＩＣに適用
したものである。以下、図１を用いて、本実施の形態に
係るドライバＩＣについて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic diagram showing a configuration example of a first embodiment of a semiconductor device of the present invention. In the present embodiment, the present invention is applied to a communication driver IC for controlling an IEEE 1394 standard communication bus. Hereinafter, the driver IC according to the present embodiment will be described with reference to FIG.
【００１１】図１において、ドライバＩＣ１は、通信イ
ンタフェース部２と、ステートマシン３〜４と、ＲＡＭ
５と、バスインタフェース６と、を備えている。In FIG. 1, a driver IC 1 includes a communication interface unit 2, state machines 3 to 4, a RAM
5 and a bus interface 6.
【００１２】通信インタフェース部２は、ＩＥＥＥ１３
９４規格の通信バスＣ１に接続され、通信バスＣ１への
データの送信及び通信バスＣ１からのデータの受信等を
行う。The communication interface unit 2 is an IEEE13
It is connected to a communication bus C1 of the 94 standard, and performs transmission of data to the communication bus C1, reception of data from the communication bus C1, and the like.
【００１３】ステートマシン３は、通信バスＣ１のイニ
シャライズを行う順序回路であり、通信バスＣ１のコネ
クション、バスリセット、ＴｒｅｅＩＤ、ＳｅｌｆＩＤ
等を制御する。The state machine 3 is a sequential circuit for performing initialization of the communication bus C1, and includes connection, bus reset, TreeID, and SelfID of the communication bus C1.
And so on.
【００１４】ステートマシン４は、通信バスＣ１のアー
ビトレーションを行う順序回路であり、通常のパケット
転送、サスペンド又はディスエーブル等のポートコント
ロール等を行う。The state machine 4 is a sequential circuit for arbitrating the communication bus C1, and performs normal packet transfer, port control such as suspend or disable, and the like.
【００１５】尚、ステートマシン３〜４をマイクロコー
ドによって実現することもできる。Note that the state machines 3 and 4 can be realized by microcode.
【００１６】ＲＡＭ５は、通信パラメータの記憶や、送
受信データのバッファリング等を行う。The RAM 5 stores communication parameters, buffers transmission / reception data, and the like.
【００１７】バスインタフェース部６は、システムバス
Ｂ１に接続され、ＣＰＵ（CentralProcessing Unit）等
との間のデータの送受信等を行う。The bus interface unit 6 is connected to the system bus B1 and performs data transmission and reception with a CPU (Central Processing Unit) and the like.
【００１８】図２は、ステートマシン３〜４の状態遷移
図である。ステートマシン３は、図２に示すステートの
内のステートＳＴ１１０〜ＳＴ１４０に遷移し、ステー
トマシン４は、ステートＳＴ２１０〜ＳＴ２３０に遷移
する。FIG. 2 is a state transition diagram of the state machines 3 and 4. The state machine 3 transits to the states ST110 to ST140 of the states shown in FIG. 2, and the state machine 4 transits to the states ST210 to ST230.
【００１９】ステートＳＴ１１０は細分化されたステー
トＳＴ１１１、ＳＴ１１２、・・・、ＳＴ１１ｎを含ん
でおり、ステートＳＴ１２０は細分化されたステートＳ
Ｔ１２１、ＳＴ１２２、・・・、ＳＴ１２ｎを含んでお
り、ステートＳＴ１３０は細分化されたステートＳＴ１
３１、ＳＴ１３２、・・・、ＳＴ１３ｎを含んでおり、
ステートＳＴ１４０は細分化されたステートＳＴ１４
１、ＳＴ１４２、・・・、ＳＴ１４ｎを含んでおり、ス
テートマシン３は合計１４のステートに遷移する。State ST110 includes subdivided states ST111, ST112,..., ST11n, and state ST120 is subdivided state S.
, ST12n, and the state ST130 is a subdivided state ST1.
, ST132,..., ST13n,
The state ST140 is a subdivided state ST14.
, ST14n, and ST14n, and the state machine 3 transits to a total of 14 states.
【００２０】ステートＳＴ２１０は細分化されたステー
トＳＴ２１１、ＳＴ２１２、・・・、ＳＴ２１ｎを含ん
でおり、ステートＳＴ２２０は細分化されたステートＳ
Ｔ２２１、ＳＴ２２２、・・・、ＳＴ２２ｎを含んでお
り、ステートＳＴ２３０は細分化されたステートＳＴ２
３１、ＳＴ２３２、・・・、ＳＴ２３ｎを含んでおり、
ステートマシン４は合計２１のステートに遷移する。State ST210 includes subdivided states ST211, ST212,..., ST21n, and state ST220 is subdivided state S.
, ST22n, and the state ST230 is a subdivided state ST2.
, ST232,..., ST23n,
The state machine 4 transits to a total of 21 states.
【００２１】このように、ステートマシン３がステート
ＳＴ１１０〜ＳＴ１４０に遷移し、ステートマシン４が
ステートＳＴ２１０〜ＳＴ２３０に遷移することによ
り、ドライバＩＣ１によって通信バスＣ１のイニシャラ
イズ及びアービトレーションを行うことができる。As described above, the state machine 3 transits to the states ST110 to ST140 and the state machine 4 transits to the states ST210 to ST230, so that the communication bus C1 can be initialized and arbitrated by the driver IC1.
【００２２】以上説明したように、本実施形態に係るド
ライバＩＣ１によれば、通信バスＣ１を制御するために
必要なステートに遷移するステートマシンをステートマ
シン３〜４に分割することにより、ステートマシン３〜
４の夫々を記述する回路記述言語のコードが簡易となる
ため、ステートマシン３〜４の機能の理解が容易とな
る。これにより、ステートマシン３〜４に不具合がある
場合の不具合箇所の特定、ステートマシン３〜４の機能
の改良、ＩＰ化等を容易にすることができる。また、ス
テートマシン３〜４の設計段階における論理合成、検証
のハンドリングが容易となり、トータルでのＴＡＴを短
縮することが可能である。As described above, according to the driver IC 1 according to the present embodiment, the state machine for transitioning to the state necessary for controlling the communication bus C 1 is divided into the state machines 3 and 4, so that the state machine 3 ~
Since the code of the circuit description language for describing each of the state machines 3 and 4 is simplified, the functions of the state machines 3 and 4 can be easily understood. Thereby, it is possible to easily specify a defective portion when there is a defect in the state machines 3 to 4, improve the functions of the state machines 3 to 4, and make the state machines 3 and 4 easy. In addition, handling of logic synthesis and verification in the design stage of the state machines 3 and 4 becomes easy, and the total TAT can be reduced.
【００２３】次に、本発明の第２の実施の形態について
説明する。図３は、本発明の半導体装置の第２の実施の
形態の構成例を示す概略図である。本実施形態は、本発
明をＩＥＥＥ１３９４規格の通信バスを制御するための
通信用ドライバＩＣに適用したものである。以下、図３
を用いて、本実施の形態に係るドライバＩＣについて説
明する。Next, a second embodiment of the present invention will be described. FIG. 3 is a schematic diagram showing a configuration example of the second embodiment of the semiconductor device of the present invention. In the present embodiment, the present invention is applied to a communication driver IC for controlling a communication bus of the IEEE 1394 standard. Hereinafter, FIG.
The driver IC according to the present embodiment will be described with reference to FIG.
【００２４】図３において、ドライバＩＣ１１は、通信
インタフェース部１２と、ステートマシン１３〜１６
と、ＲＡＭ１７と、バスインタフェース１８と、を備え
ている。In FIG. 3, a driver IC 11 includes a communication interface unit 12 and state machines 13 to 16.
, A RAM 17, and a bus interface 18.
【００２５】通信インタフェース部１２は、ＩＥＥＥ１
３９４規格の通信バスＣ２に接続され、通信バスＣ２へ
のデータの送信及び通信バスＣ２からのデータの受信等
を行う。The communication interface unit 12 is an IEEE1
It is connected to a 394 standard communication bus C2, and performs data transmission to the communication bus C2, reception of data from the communication bus C2, and the like.
【００２６】ステートマシン１４は、通信バスＣ２のバ
スリセット制御を行う順序回路である。The state machine 14 is a sequential circuit for performing bus reset control of the communication bus C2.
【００２７】ステートマシン１５は、通信バスＣ２への
データ送信制御を行う順序回路である。The state machine 15 is a sequential circuit for controlling data transmission to the communication bus C2.
【００２８】ステートマシン１６は、通信バスＣ２から
のデータ受信制御を行う順序回路である。The state machine 16 is a sequential circuit for controlling data reception from the communication bus C2.
【００２９】ステートマシン１３は、ステートマシン１
４〜１６の制御を行う順序回路であり、バスリセットス
テート、アイドルステート、データ送信ステート、及び
データ受信ステートの４つのステートに遷移する。The state machine 13 is a state machine 1
This is a sequential circuit that performs control of 4 to 16, and transitions to four states of a bus reset state, an idle state, a data transmission state, and a data reception state.
【００３０】尚、ステートマシン１３〜１６をマイクロ
コードによって実現することも可能である。Note that the state machines 13 to 16 can be realized by microcode.
【００３１】ＲＡＭ１７は、通信パラメータの記憶や、
送受信データのバッファリング等を行う。The RAM 17 stores communication parameters,
It buffers transmission / reception data.
【００３２】バスインタフェース部１８は、システムバ
スＢ２に接続され、ＣＰＵ等との間のデータの送受信等
を行う。The bus interface unit 18 is connected to the system bus B2, and performs data transmission and reception with the CPU and the like.
【００３３】図４は、ステートマシン１３〜１６の状態
遷移図である。ステートマシン１３は図４に示すステー
トの内のステートＳＴ３１０〜ＳＴ３４０に遷移し、ス
テートマシン１４はステートＳＴ３１１〜ＳＴ３１ｎに
遷移し、ステートマシン１５はステートＳＴ３３１〜Ｓ
Ｔ３３ｎに遷移し、ステートマシン１６はステートＳＴ
３４１〜ＳＴ３４ｎに遷移する。FIG. 4 is a state transition diagram of the state machines 13 to 16. The state machine 13 transits to the states ST310 to ST340 of the states shown in FIG. 4, the state machine 14 transits to the states ST311 to ST31n, and the state machine 15 transits to the states ST331 to S31.
The state machine 16 makes a transition to T33n,
341 to ST34n.
【００３４】ステートマシン１３は、ステートＳＴ３１
０（バスリセットステート）に遷移している場合に、ス
テートマシン１４にバスリセット制御指示を送る。ステ
ートマシン１４は、指示を受けると、ステートＳＴ３１
１〜ＳＴ３１ｎに遷移し、通信バスＣ２のバスリセット
制御を行う。The state machine 13 has a state ST31.
When the state has transited to 0 (bus reset state), a bus reset control instruction is sent to the state machine 14. When the state machine 14 receives the instruction, the state machine 14
The process makes a transition from 1 to ST31n to perform bus reset control of the communication bus C2.
【００３５】ステートマシン１３は、ステートＳＴ３３
０（データ送信ステート）に遷移している場合に、ステ
ートマシン１５にデータ送信制御指示を送る。ステート
マシン１５は、指示を受けると、ステートＳＴ３３１〜
ＳＴ３３ｎに遷移し、通信バスＣ２へのデータ送信制御
を行う。The state machine 13 includes a state ST33
When the state has transited to 0 (data transmission state), a data transmission control instruction is sent to the state machine 15. When the state machine 15 receives the instruction, the state machine 15
The state transitions to ST33n, where data transmission control to the communication bus C2 is performed.
【００３６】ステートマシン１３は、ステートＳＴ３４
０（データ受信ステート）に遷移している場合に、ステ
ートマシン１６にデータ送信制御指示を送る。ステート
マシン１６は、指示を受けると、ステートＳＴ３４１〜
ＳＴ３４ｎに遷移し、通信バスＣ２からのデータ受信制
御を行う。The state machine 13 has a state ST34.
When the state has transitioned to 0 (data reception state), a data transmission control instruction is sent to the state machine 16. When the state machine 16 receives the instruction, the state machine 16
The state transitions to ST34n, where data reception control from the communication bus C2 is performed.
【００３７】このように、ステートマシン１３がステー
トＳＴ３１０〜ＳＴ３４０に遷移し、ステートマシン１
４がステートＳＴ３１１〜ＳＴ３１ｎに遷移し、ステー
トマシン１５がステートＳＴ３３１〜ＳＴ３３ｎに遷移
し、ステートマシン１６がステートＳＴ３４１〜ＳＴ３
４ｎに遷移することにより、ドライバＩＣ１１によって
通信バスＣ２の制御を行うことができる。As described above, the state machine 13 transits to the states ST310 to ST340, and the state machine 1
4 transitions to states ST311 to ST31n, state machine 15 transitions to states ST331 to ST33n, and state machine 16 transitions to states ST341 to ST3n.
The transition to 4n allows the driver IC 11 to control the communication bus C2.
【００３８】以上説明したように、本実施形態に係るド
ライバＩＣ１１によれば、通信バスＣ２の制御に必要な
ステートに遷移するステートマシンをステートマシン１
３〜１６に分割及び階層化することにより、ステートマ
シン１３〜１６の夫々を記述する回路記述言語のコード
が簡易となるため、その理解が容易となる。これによ
り、ステートマシン１３〜１６に不具合がある場合の不
具合箇所の特定、ステートマシン１３〜１６の機能の改
良、ＩＰ化等を容易にすることができる。また、ステー
トマシン１４〜１６を常時動作させる必要がなく、ステ
ートマシン１４〜１６を適宜スリープさせることがで
き、消費電力を削減することができる。更に、ステート
マシン１３〜１６の設計段階における論理合成、検証の
ハンドリングが容易となり、トータルでのＴＡＴを短縮
することが可能である。As described above, according to the driver IC 11 of the present embodiment, the state machine for transitioning to the state necessary for controlling the communication bus C2 is the state machine 1
By dividing and classifying the state machines into 3 to 16, the codes of the circuit description language describing each of the state machines 13 to 16 are simplified, and the understanding thereof is facilitated. Thereby, it is possible to easily specify a defective portion when there is a defect in the state machines 13 to 16, improve the functions of the state machines 13 to 16, and make the state machines 13 to 16 easier. In addition, the state machines 14 to 16 do not need to be constantly operated, and the state machines 14 to 16 can be appropriately put to sleep, so that power consumption can be reduced. Furthermore, handling of logic synthesis and verification in the design stage of the state machines 13 to 16 becomes easy, and the total TAT can be reduced.
【００３９】[0039]
【発明の効果】以上述べた通り、本発明の半導体装置に
よれば、通信バスの制御に必要なステートに遷移するス
テートマシンを分割することにより、ステートマシンの
夫々を記述する回路記述言語のコードが簡易となるた
め、その理解が容易となる。これにより、ステートマシ
ンに不具合がある場合の不具合箇所の特定、ステートマ
シンの機能の改良、ＩＰ化等を容易にすることができる
ようになった。また、ステートマシンの設計段階におけ
る論理合成、検証のハンドリングが容易となり、トータ
ルでのＴＡＴを短縮することが可能である。As described above, according to the semiconductor device of the present invention, by dividing a state machine that transitions to a state required for controlling a communication bus, a code of a circuit description language describing each state machine is obtained. Is simplified, and the understanding is facilitated. As a result, it is possible to easily specify a defective portion when the state machine has a defect, to improve the function of the state machine, to make the state machine an IP, and the like. In addition, handling of logic synthesis and verification in the design stage of the state machine is facilitated, and the total TAT can be reduced.
【図１】本発明による半導体装置の第１の実施の形態の
断面図である。FIG. 1 is a sectional view of a first embodiment of a semiconductor device according to the present invention.
【図２】図１のステートマシン３〜４の状態遷移図であ
る。FIG. 2 is a state transition diagram of state machines 3 and 4 in FIG.
【図３】本発明による半導体装置の第２の実施の形態の
断面図である。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention;
【図４】図３のステートマシン１３〜１６の状態遷移図
である。FIG. 4 is a state transition diagram of state machines 13 to 16 in FIG. 3;
１、１１ ドライバＩＣ ２、１２ 通信インタフェース部 ３〜４、１３〜１６ ステートマシン ５、１７ ＲＡＭ ６、１８ バスインタフェース部 Ｃ１、Ｃ２ 通信バス Ｂ１、Ｂ２ システムバス 1,11 Driver IC 2,12 Communication Interface Unit 3-4,13-16 State Machine 5,17 RAM 6,18 Bus Interface Unit C1, C2 Communication Bus B1, B2 System Bus
Claims (6)
を行うための半導体装置において、 前記通信バスの制御に必要なステートへの遷移を分担す
る複数のステートマシンを備えたことを特徴とする半導
体装置。1. A semiconductor device connected to a communication bus for controlling the communication bus, comprising: a plurality of state machines sharing a transition to a state required for controlling the communication bus. Semiconductor device.
スのイニシャライズ制御を行う第１のステートマシン
と、前記通信バスのアービトレーション制御を行う第２
のステートマシンとを含むことを特徴とする請求項１記
載の半導体装置。2. The communication apparatus according to claim 1, wherein the plurality of state machines are a first state machine that performs initialization control of the communication bus, and a second state machine that performs arbitration control of the communication bus.
2. The semiconductor device according to claim 1, further comprising: a state machine.
トに遷移し、前記第２のステートマシンが２１のステー
トに遷移することを特徴とする請求項２記載の半導体装
置。3. The semiconductor device according to claim 2, wherein said first state machine transitions to 14 states, and said second state machine transitions to 21 states.
いることを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein said plurality of state machines are hierarchized.
トステート、アイドルステート、データ送信ステート、
及びデータ受信ステートに遷移する第１のステートマシ
ンと、前記第１のステートマシンがバスリセットステー
トに遷移している場合に、前記第１のステートマシンの
指示に応じて、前記通信バスのバスリセット制御を行う
第２のステートマシンと、前記第１のステートマシンが
データ送信ステートに遷移している場合に、前記第１の
ステートマシンの指示に応じて、前記通信バスへのデー
タ送信制御を行う第３のステートマシンと、前記第１の
ステートマシンがデータ受信ステートに遷移している場
合に、前記第１のステートマシンの指示に応じて、前記
通信バスからのデータ受信制御を行う第４のステートマ
シンとを含むことを特徴とする請求項４記載の半導体装
置。5. The system according to claim 1, wherein the plurality of state machines include a bus reset state, an idle state, a data transmission state,
A first state machine that transits to a data receiving state, and a bus reset of the communication bus in response to an instruction from the first state machine when the first state machine transits to a bus reset state. A second state machine that performs control, and when the first state machine has transitioned to a data transmission state, performs data transmission control to the communication bus in accordance with an instruction from the first state machine. A third state machine, and a fourth state machine for controlling data reception from the communication bus in accordance with an instruction from the first state machine when the first state machine has transitioned to the data reception state. 5. The semiconductor device according to claim 4, comprising a state machine.
of Electrical and Electronics Engineers）１３９４
規格のバスであることを特徴とする請求項１乃至５記載
の半導体装置。6. The communication bus according to claim 1, wherein said communication bus is IEEE (The Institute).
of Electrical and Electronics Engineers) 1394
6. The semiconductor device according to claim 1, wherein the semiconductor device is a standard bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001107941A JP2002304370A (en) | 2001-04-06 | 2001-04-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107941A JP2002304370A (en) | 2001-04-06 | 2001-04-06 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304370A true JP2002304370A (en) | 2002-10-18 |
Family
ID=18960175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107941A Withdrawn JP2002304370A (en) | 2001-04-06 | 2001-04-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002304370A (en) |
-
2001
- 2001-04-06 JP JP2001107941A patent/JP2002304370A/en not_active Withdrawn
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