JPH0712062B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

Info

Publication number
JPH0712062B2
JPH0712062B2 JP62225910A JP22591087A JPH0712062B2 JP H0712062 B2 JPH0712062 B2 JP H0712062B2 JP 62225910 A JP62225910 A JP 62225910A JP 22591087 A JP22591087 A JP 22591087A JP H0712062 B2 JPH0712062 B2 JP H0712062B2
Authority
JP
Japan
Prior art keywords
gate electrode
polycrystalline silicon
forming
polysilicon
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62225910A
Other languages
English (en)
Other versions
JPS6468974A (en
Inventor
英一 有馬
章 西本
信一 神立
和夫 首藤
和俊 越久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62225910A priority Critical patent/JPH0712062B2/ja
Priority to US07/241,887 priority patent/US5252847A/en
Publication of JPS6468974A publication Critical patent/JPS6468974A/ja
Priority to US08/084,092 priority patent/US5354702A/en
Publication of JPH0712062B2 publication Critical patent/JPH0712062B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置の製造方法に関するもので、
特にフローティングゲート構造を有する電気的に書換え
可能な半導体記憶装置（以下EEPROMと略す）の製造方法
に関するものである。
［従来の技術］ 第４図は米国特許第4099196（“Triple Layer Polysili
con Cell"、1978年７月４日発行、名宛人インテル
（株））に示された従来の３重ゲート構造を有するEEPR
OMの１セルの断面図である。
３重ゲート構造を有するEEPROMは、シリコン基板上に第
１ゲート酸化膜２を介して設けられた情報電荷の書込を
行なう第１多結晶シリコンゲート電極３と、第１多結晶
シリコンゲート電極３上に第１多結晶シリコンゲート酸
化膜４を介して設けられたフローティングゲート電極と
なる第２多結晶シリコンゲート電極５と、第２多結晶シ
リコンゲート電極５の上部に第２多結晶シリコンゲート
酸化膜６を介して第２多結晶シリコンゲート電極の少な
くとも一部に重なるように設けられた情報電荷の書込、
消去の制御を行なう第３多結晶シリコンゲート電極７
と、情報電荷の消去を行なう第４多結晶シリコンゲート
電極８とを含む。
次に動作について説明する。３重ゲート構造を有するEE
PROMはデータの書込を行なうときは、第３多結晶シリコ
ンゲート電極７と、第４多結晶シリコンゲート電極８と
に約25Vの電圧をかけ、第１多結晶シリコンゲート電極
３を接地する。そうすれば第１多結晶シリコンゲート電
極３より第２多結晶シリコンゲート電極５に電子がトン
ネルにより注入される。またデータの消去を行なうとき
は、第１多結晶シリコンゲート電極３と第３多結晶シリ
コンゲート電極７を接地し、第４多結晶シリコンゲート
電極８に約25Vの電圧をかける。そうすれば第２多結晶
シリコンゲート電極５に堆積されている電子がトンネル
により第４多結晶シリコンゲート電極８に注入される。
第１多結晶シリコンゲート電極３および第２多結晶シリ
コンゲート電極５上の酸化膜４、６は約1000Å程度であ
る。電子が酸化膜４、６中を約25Vでトンネルするため
に、この３重ゲート構造を有するEEPROMでは電極となる
多結晶シリコン層３、５の表面のうち、情報電荷の飛出
す部分の表面が凹凸形状になるように形成される。この
凹凸が原因で比較的低電圧でも電子のトンネリングが可
能になる。
第１多結晶シリコンゲート電極３および第２多結晶シリ
コンゲート電極５の情報電荷が飛出す部分に凹凸が形成
されやすいように、従来は以下の手段が講じられてい
る。
（１）第１多結晶シリコンゲート酸化膜は低温の熱酸化
法によって形成される。（低温での熱酸化法による方
が、多結晶シリコンの表面に凹凸が生じやすいという事
実については、「ポリシリコン上に形成された酸化膜に
おける導電性の表面突起メカニズムに対する証拠」“Ev
idence for surface asperity mechanism of conductiv
ity in oxide grown on polycrystalline silicon"R.M.
Anderson et al J.of Applied Physics Vol.48,No.11,N
ovember 1977参照） （２）第１多結晶シリコンゲートおよび第２多結晶シリ
コンゲートとなる多結晶シリコン中への導電性不純物の
注入濃度を薄くする。
次にこのEEPROMの製造方法について述べる。第3A図〜第
3E図は従来のEEPROMの製造方法を各工程ごとに示した図
である。
まずｐ型シリコン基板１を準備する（第3A図）。次にシ
リコン基板上に第１ゲート酸化膜２を形成する（第3B
図）。次に第１ゲート酸化膜２上に導電性不純物濃度を
薄くして多結晶シリコン層８を形成して第１多結晶シリ
コン層３とする（第3C図）。第１多結晶シリコン層３の
上部、側部に熱酸化法により第１多結晶シリコンゲート
酸化膜４を形成し、その上に不純物濃度を薄くして第２
多結晶シリコンゲート電極５を形成する（第3D図）。第
２多結晶シリコンゲート電極５の上部、側部に熱酸化法
により、第２多結晶シリコンゲート酸化膜６を形成し、
その上に第３多結晶シリコンゲート電極７、第４多結晶
シリコンゲート電極８を形成する。
［発明が解決しようとする問題点］ 従来の３重ゲート構造を有するEEPROMの製造方法は、第
１多結晶シリコンゲート電極および第２多結晶シリコン
ゲート電極の表面の凹凸をつけるために多結晶シリコン
中に含まれる不純物濃度を薄くしたり、ゲート酸化膜の
熱酸化温度を低くするなどの方法がとられている。しか
し多結晶中の不純物濃度をシリコン基板の面内で均一に
することは困難である。そのため多結晶シリコン表面上
の凹凸も均一にできない。したがって電気的特性が一定
せず、EEPROMの歩留りが低下したり、信頼性が悪くなる
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、多結晶シリコン中の不純物濃度や、多結晶シ
リコン上の熱酸化温度に関係なく、電子が低電圧で約10
00Åの酸化膜中をトンネルすることができるような半導
体記憶装置の製造方法を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置の製造方法は、第１多結
晶シリコンゲート電極および第２多結晶シリコンゲート
電極等の耐圧性の低いポリシリコンゲートを形成する際
に、ポリシリコンを成長させる原料ガス、たとえばシラ
ンガス中に分子量が44より多い有機物系の化合物を混入
させたものである。
［作用］ この発明における原料ガス中の分子量が44より多い有機
物系の化合物は多結晶シリコンゲート電極間に熱酸化に
より形成された酸化膜中で電子がトンネリングを起こす
電圧を低くする。
以下、上記現象を第２図について説明する。第２図は、
横軸にシランガス中への混入物を、縦軸に酸化膜を挾ん
だ多結晶ポリシリコン層の耐圧をとったグラフである。
シランガス中への混入物と、多結晶ポリシリコン層との
耐圧との関係を示すものである。
なおここでは、多結晶ポリシリコンの形成条件は次のと
おりである。温度:1100℃、ポリシリコン間の絶縁層厚
さ:900〜1000Å、表面上の凹凸：なし、混入物濃度：図
中に記載。
またここで耐圧とは両ポリシリコン間に0.5μＡの電流
が流れたときの電圧で表示している。
図から次のことがわかる。
（１）異物を混入していないシランガスの場合には耐圧
が約8MV/cmであったが、酢酸エチル（分子量88）17.1pp
m混入している場合は約4MV/cm、テトラヒドロクラン
（分子量72ppm）が16.5ppm混入している場合は約5MV/cm
まで耐圧が下がる。
（２）二酸化炭素（分子量44）、エタン（分子量30）混
入した場合には、その効果は認められない。
（３）以上から分子量が44より多い有機系化合物を混入
した場合はポリシリコン間の耐圧を下げることができ
る。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。第1A
図〜第1E図はこの発明に係る半導体記憶装置の製造方法
を各工程ごとに示した図である。まずシリコン基板１上
に熱酸化法により第１ゲート酸化膜２を形成する（第1A
図、第1B図）。次に書込、選択ゲート電極にあたる第１
多結晶シリコン層を化学的気相成長法により堆積する
（第1C図）。この第１多結晶シリコン層を堆積する際、
原料ガスたとえばシランガス中に酸素、水素または炭素
よりなる分子量44以上の化合物、たとえば酢酸エチル、
テトラヒドロクラン等を混入させる。この多結晶シリコ
ン層に導電性不純物を添加して第１多結晶シリコンゲー
ト電極３を形成した後、熱酸化法により第１多結晶シリ
コンゲート酸化膜４を形成する。その後フローティング
ゲート電極になる第２多結晶シリコンゲート電極５を形
成する（第1D図）。ここでも原料ガス、たとえばシラン
ガス中に酸素、水素または炭素よりなる分子量44以上の
化合物、たとえば酢酸エチル、テトラヒドロクラン等を
混入させ、多結晶シリコン層を化学的気相成長法により
堆積する。この多結晶シリコン層に導電性不純物を添加
し、写真製版、エッチングにより第２多結晶シリコンゲ
ート電極５を形成する。この上に再度熱酸化法により第
２多結晶シリコンゲート酸化膜６を形成する。そして第
３多結晶シリコンゲート電極７、第４多結晶シリコンゲ
ート電極８を化学的気相成長法により堆積し、制御ゲー
ト電極および消去ゲート電極を形成する（第1E図）。
第１多結晶シリコン層および第２多結晶シリコン層堆積
時に、原料ガスたとえばシランガス中に分子量44より多
い水素、酸素または炭素からなる化合物を混入して第１
および第２多結晶シリコンゲート電極３、５を形成す
る。そしてその上に熱酸化法により第１多結晶シリコン
ゲート酸化膜および第２多結晶シリコンゲート酸化膜
４、６を形成する。そうすると第１および第２多結晶シ
リコンゲート電極３、５中に蓄積されている電子がトン
ネリングを起こす電圧が下がる。そのため、第１多結晶
シリコンゲート電極３から第２多結晶シリコンゲート電
極５へ、また第２多結晶シリコンゲート電極５から第３
多結晶シリコンゲート電極７への電子の注入が、両シリ
コンゲート間のポリシリコン酸化膜厚が約1000Åあって
も約25V程度の電圧で可能となる。またこの手法を用い
れば、多結晶シリコン中の不純物濃度などのばらつきに
影響なく、均一な電気的特性が得られる。
なお、上記実施例の他、シリコン基板の主表面上にｎま
たはｐ型のソース、ドレインを設け、フローティングゲ
ートへの電子の注入はシリコン基板中でアバランシェ崩
壊により発生したホットエレクトロンにより行ない、フ
ローティングゲートより電子の引き抜きは、第１多結晶
シリコンゲート電極と制御ゲート電極間に電界をかけて
行なう構造の不揮発性半導体記憶装置（米国特許No.430
2766“Self-Limiting Erasable Memory Cell with Trip
le Level Polysilicon"1981年11月24日発行、名宛人:T.
I.に記載のようなもの）においても適用できる。
その他、多結晶シリコンゲート上の酸化耐圧を低くする
ことが必要なすべての半導体装置に対して効果を奏す
る。
［発明の効果］ 以上のように、この発明によれば、多結晶シリコン層を
形成する際に分子量が44より多い有機系化合物を混入す
ることにより、前記多結晶シリコン上に形成された酸化
膜中に電子を注入するときの電圧を下げたため、多結晶
シリコン中の不純物濃度や多結晶シリコン上の熱酸化温
度に関係なく、低電圧で約1000Åの酸化膜を電子がトン
ネルすることが可能な半導体記憶装置の製造方法を得る
ことができるという効果がある。
【図面の簡単な説明】
第1A図〜第1E図はこの発明の一実施例による半導体記憶
装置の製造方法の各工程を示す断面図であり、第２図は
シランガス中への混入物とポリシリコンの耐圧との関係
を示す図であり、第3A〜第3E図は従来の３重ゲート構造
を有するEEPROMの製造工程の各工程を示す図であり、第
４図は従来の３重ゲート構造を有するEEPROMを示す図で
ある。 １はシリコン基板、２は第１ゲート酸化膜、３は第１多
結晶シリコンゲート電極（書込、選択ゲート電極）、４
は第１多結晶シリコンゲート酸化膜、５は第２多結晶シ
リコンゲート電極（フローティングゲート電極）、６は
第２多結晶シリコンゲート酸化膜、７は第３多結晶シリ
コンゲート電極（制御ゲート電極）、８は第４多結晶シ
リコンゲート電極（消去ゲート電極）である。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 51/00 (72)発明者 首藤 和夫 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 越久 和俊 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】主表面を有し、ある導電形式の予め定める
    不純物濃度を有する半導体基板を準備するステップと、 前記半導体基板の主表面上に絶縁層を形成するステップ
    と、 前記絶縁層上に分子量が44より大きい有機物系化合物を
    混入したポリシリコンからなる第１ゲート電極を形成す
    るステップと、 前記第１ゲート電極に対して絶縁された状態で、少なく
    とも前記第１ゲート電極の一部を覆うように分子量が44
    より大きい有機系化合物を混入したポリシリコンからな
    る第２ゲート電極を形成するステップとを含む半導体記
    憶装置の製造方法。
  2. 【請求項２】前記第１ゲート電極および前記第２ゲート
    電極に対して絶縁された状態で、少なくとも前記第２ゲ
    ート電極の一部を覆うようにポリシリコンからなる第３
    ゲート電極を形成するステップと、 前記第１ゲート電極、前記第２ゲート電極、前記第３ゲ
    ート電極に対して絶縁された状態で、少なくとも前記第
    ２ゲート電極の一部を覆うようにポリシリコンからなる
    第４のゲート電極を形成するステップとをさらに含む特
    許請求の範囲第１項に記載の半導体記憶装置の製造方
    法。
  3. 【請求項３】前記分子量が44より大きい有機系化合物
    は、酢酸エチルまたはテトラヒドロクランを含む特許請
    求の範囲第１項または第２項に記載の半導体記憶装置の
    製造方法。
  4. 【請求項４】前記分子量が44より大きい有機系化合物を
    混入したポリシリコンを用いて前記第１および前記第２
    のゲート電極を形成するステップは、多結晶シリコンを
    形成する原料ガス中に分子量が44より大きい有機系化合
    物を混入させるステップを含む特許請求の範囲第３項に
    記載の半導体記憶装置の製造方法。
  5. 【請求項５】前記第１ゲート電極は書込、選択ゲート電
    極を含み、前記第２ゲート電極はフローティングゲート
    電極を含み、前記第３ゲート電極は制御電極を含み、前
    記第４ゲート電極は消去電極を含む特許請求の範囲第４
    項に記載の半導体記憶装置の製造方法。
  6. 【請求項６】前記半導体記憶装置は不揮発性半導体記憶
    装置を含む特許請求の範囲第５項記載の半導体記憶装置
    の製造方法。
  7. 【請求項７】ポリシリコンのフローティングゲート電極
    を有する半導体記憶装置の製造方法であって、 主表面を有し、ある導電形式の予め定める不純物濃度を
    有する半導体基板を準備するステップと、 前記半導体基板の主表面上に絶縁層を形成するステップ
    と、 前記絶縁層上に分子量が44より大きい有機系化合物を混
    入したポリシリコンからなる書込、選択ゲート電極を形
    成するステップと、 前記書込、選択ゲート電極に対して絶縁された状態で、
    少なくとも前記書込、選択ゲート電極の一部を覆うよう
    に分子量が44より大きい有機系化合物を混入したポリシ
    リコンからなるフローティングゲート電極を形成するス
    テップと、 前記書込、選択ゲート電極および前記フローティングゲ
    ート電極に対して絶縁された状態で、少なくとも前記フ
    ローティングゲート電極の一部を覆うようにポリシリコ
    ンからなる制御ゲート電極を形成するステップと、 前記書込、選択ゲート電極、前記フローティングゲート
    電極、前記制御ゲート電極に対して絶縁された状態で、
    少なくとも前記フローティングゲート電極の一部を覆う
    ようにポリシリコンからなる消去ゲート電極を形成する
    ステップとを含む方法。
JP62225910A 1987-09-09 1987-09-09 半導体記憶装置の製造方法 Expired - Lifetime JPH0712062B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62225910A JPH0712062B2 (ja) 1987-09-09 1987-09-09 半導体記憶装置の製造方法
US07/241,887 US5252847A (en) 1987-09-09 1988-09-08 Electrical erasable and programmable read-only memory and manufacturing method therefor
US08/084,092 US5354702A (en) 1987-09-09 1993-07-01 Electrical erasable and programmable read-only memory and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62225910A JPH0712062B2 (ja) 1987-09-09 1987-09-09 半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6468974A JPS6468974A (en) 1989-03-15
JPH0712062B2 true JPH0712062B2 (ja) 1995-02-08

Family

ID=16836804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62225910A Expired - Lifetime JPH0712062B2 (ja) 1987-09-09 1987-09-09 半導体記憶装置の製造方法

Country Status (2)

Country Link
US (2) US5252847A (ja)
JP (1) JPH0712062B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480820A (en) * 1993-03-29 1996-01-02 Motorola, Inc. Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation
US5640031A (en) * 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
US5479368A (en) * 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
JP2846822B2 (ja) * 1994-11-28 1999-01-13 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法
US5712179A (en) * 1995-10-31 1998-01-27 Sandisk Corporation Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates
JP3282965B2 (ja) * 1996-03-26 2002-05-20 シャープ株式会社 トランジスタ
US5918124A (en) * 1997-10-06 1999-06-29 Vanguard International Semiconductor Corporation Fabrication process for a novel multi-storage EEPROM cell
JP2000183346A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
US6876031B1 (en) * 1999-02-23 2005-04-05 Winbond Electronics Corporation Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates
KR100308128B1 (ko) * 1999-08-24 2001-11-01 김영환 비휘발성 메모리 소자 및 그의 제조 방법
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
US8908434B2 (en) * 2011-02-04 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Operating methods of flash memory and decoding circuits thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
US4302766A (en) * 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
US4531203A (en) * 1980-12-20 1985-07-23 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device and method for manufacturing the same
JPH0658966B2 (ja) * 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS6026664A (ja) * 1983-07-22 1985-02-09 Canon Inc アモルフアスシリコン堆積膜形成法
JPH07101713B2 (ja) * 1988-06-07 1995-11-01 三菱電機株式会社 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US5354702A (en) 1994-10-11
US5252847A (en) 1993-10-12
JPS6468974A (en) 1989-03-15

Similar Documents

Publication Publication Date Title
KR940006094B1 (ko) 불휘발성 반도체 기억장치 및 그 제조방법
US6534816B1 (en) Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell
JPH0824148B2 (ja) 減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法
JPH0712062B2 (ja) 半導体記憶装置の製造方法
US5729496A (en) Nonvolatile semiconductor memory element and method for fabricating the same
US4774202A (en) Memory device with interconnected polysilicon layers and method for making
EP0105802A2 (en) Programmable read only memory
JPH0810727B2 (ja) 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス
JPH09191057A (ja) ポリシリコン浮遊ゲートにｐｎ接合を形成した不揮発性メモリ・セル及びそのメモリ・セルを製造する方法
US5122847A (en) Non-volatile semiconductor memory with CVD tunnel oxide
US5589700A (en) Semiconductor nonvolatile memory
US6724032B2 (en) Multi-bit non-volatile memory cell and method therefor
EP0590319B1 (en) A non-volatile memory cell
JPH0766305A (ja) 不揮発性半導体記憶装置
JPH0640587B2 (ja) 半導体記憶装置
JP3200107B2 (ja) 不揮発性メモリ・セル
US5838616A (en) Gate edge aligned EEPROM transistor
JPH02174171A (ja) 半導体記憶装置
JP2598523B2 (ja) 不揮発性の半導体記憶装置及びその製造方法
JP2691204B2 (ja) 半導体不揮発性メモリ
EP0081626B1 (en) Dual electron injector structure and semiconductor memory device including a dual electron injector structure
JP3272007B2 (ja) 電荷トラップ膜の製造方法
JP2719641B2 (ja) 半導体不揮発メモリ
EP0069233A2 (en) Memory array and methods of making same
JPS6029232B2 (ja) 不揮発性半導体記憶装置