JPH07111292A - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
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- JPH07111292A JPH07111292A JP6080519A JP8051994A JPH07111292A JP H07111292 A JPH07111292 A JP H07111292A JP 6080519 A JP6080519 A JP 6080519A JP 8051994 A JP8051994 A JP 8051994A JP H07111292 A JPH07111292 A JP H07111292A
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Abstract
(57)【要約】
【構成】 ソース２４及びドレイン２５の上方に浮遊ゲ
ート電極１７ａ、１７ｂ、１７ｃ及び１７ｄが設けられ
ており、これらが制御ゲート電極１４に容量結合されて
いる。制御ゲート電極１４に印加する電圧を調整するこ
とにより、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ、１
７ｄのうちの選択された電極にソース２４及び／または
ドレイン２５から電荷が注入され、それによってソース
２４及び／またはドレイン２５の拡散層抵抗を不揮発的
に変化させる。 【効果】 制御ゲート電極１４に印加する電圧とゲート
絶縁膜１３ａ、１３ｂ、１３０ａ、１３０ｂの厚さとを
調節することにより、何れかの浮遊ゲート電極に電荷を
蓄積させ、それによってソース２４及びドレイン２５の
拡散層抵抗を変化させることができる。一つのメモリセ
ルに記憶させられるデータの多値化を図ることができ
る。
ート電極１７ａ、１７ｂ、１７ｃ及び１７ｄが設けられ
ており、これらが制御ゲート電極１４に容量結合されて
いる。制御ゲート電極１４に印加する電圧を調整するこ
とにより、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ、１
７ｄのうちの選択された電極にソース２４及び／または
ドレイン２５から電荷が注入され、それによってソース
２４及び／またはドレイン２５の拡散層抵抗を不揮発的
に変化させる。 【効果】 制御ゲート電極１４に印加する電圧とゲート
絶縁膜１３ａ、１３ｂ、１３０ａ、１３０ｂの厚さとを
調節することにより、何れかの浮遊ゲート電極に電荷を
蓄積させ、それによってソース２４及びドレイン２５の
拡散層抵抗を変化させることができる。一つのメモリセ
ルに記憶させられるデータの多値化を図ることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、側壁蓄積型の不揮発性
メモリセルに関し、特に、電気的にデータの書き込み／
消去が可能な読みだし専用記憶装置（ＥＥＰＲＯＭ）の
ための不揮発性メモリセルに関する。
メモリセルに関し、特に、電気的にデータの書き込み／
消去が可能な読みだし専用記憶装置（ＥＥＰＲＯＭ）の
ための不揮発性メモリセルに関する。
【０００２】
【従来の技術】 不揮発性メモリセルには
ＥＥＰＲＯＭの他に、電気的にデータの書き込みが可
能ではあるが、データの消去は電気的に実行されない読
みだし専用記憶装置（ＥＰＲＯＭ）がある。
ＥＥＰＲＯＭの他に、電気的にデータの書き込みが可
能ではあるが、データの消去は電気的に実行されない読
みだし専用記憶装置（ＥＰＲＯＭ）がある。
【０００３】図８は、ＥＰＲＯＭのための側壁蓄積形不
揮発性メモリセル８０を示している。このような側壁蓄
積型不揮発性メモリセル８０は、米国特許第5051793号
に開示されている。
揮発性メモリセル８０を示している。このような側壁蓄
積型不揮発性メモリセル８０は、米国特許第5051793号
に開示されている。
【０００４】このメモリセル８０は、Ｐ型シリコン基板
８１と、基板８１中に形成されたソース領域８２及びド
レイン領域８３と、基板８１上に形成された均一な厚さ
のゲート絶縁膜８４と、ゲート絶縁膜８４上に形成され
た浮遊ゲート電極８５ａ及び８５ｂ並びに制御ゲート電
極８６と、を備えている。浮遊ゲート電極８５ａ及び８
５ｂは、制御ゲート電極８６の一対の側壁（サイドウォ
ール）のように、制御ゲート電極８６の両側に位置して
いる。浮遊ゲート電極８５ａ及び８５ｂと制御ゲート電
極８６とは、両者の間に位置する絶縁膜によって、相互
に電気的に絶縁されている。制御ゲート電極８６の幅
（チャネル長方向のサイズ）は、チャネル長よりも短
く、浮遊ゲート電極８５ａ及び８５ｂの一部はチャネル
の一部を覆っている。
８１と、基板８１中に形成されたソース領域８２及びド
レイン領域８３と、基板８１上に形成された均一な厚さ
のゲート絶縁膜８４と、ゲート絶縁膜８４上に形成され
た浮遊ゲート電極８５ａ及び８５ｂ並びに制御ゲート電
極８６と、を備えている。浮遊ゲート電極８５ａ及び８
５ｂは、制御ゲート電極８６の一対の側壁（サイドウォ
ール）のように、制御ゲート電極８６の両側に位置して
いる。浮遊ゲート電極８５ａ及び８５ｂと制御ゲート電
極８６とは、両者の間に位置する絶縁膜によって、相互
に電気的に絶縁されている。制御ゲート電極８６の幅
（チャネル長方向のサイズ）は、チャネル長よりも短
く、浮遊ゲート電極８５ａ及び８５ｂの一部はチャネル
の一部を覆っている。
【０００５】ソース領域８２の電位に対してドレイン領
域８３の電位を充分に高くすると、ソース領域８２とド
レイン領域８３との間に形成された電位勾配（電界）に
従って、ソース領域８２から出た電子が、ドレイン領域
８３の方向に加速される。高速を得た電子は、ドレイン
領域８３の近傍においてアバランシェ崩壊を引き起こ
し、多数の高エネルギ電子（ホットエレクトロン）を発
生させる。発生したホットエレクトロンの一部は、ゲー
ト絶縁膜８４の電位障壁を乗り越えて、ドレイン領域８
３側の浮遊ゲート電極８５ｂに注入される。電荷（電
子）が浮遊ゲート電極８５ｂに注入されると、浮遊ゲー
ト電極８５ｂの電位が低下し、それによって、メモリセ
ルのトランジスタ閾値が増加することになる。
域８３の電位を充分に高くすると、ソース領域８２とド
レイン領域８３との間に形成された電位勾配（電界）に
従って、ソース領域８２から出た電子が、ドレイン領域
８３の方向に加速される。高速を得た電子は、ドレイン
領域８３の近傍においてアバランシェ崩壊を引き起こ
し、多数の高エネルギ電子（ホットエレクトロン）を発
生させる。発生したホットエレクトロンの一部は、ゲー
ト絶縁膜８４の電位障壁を乗り越えて、ドレイン領域８
３側の浮遊ゲート電極８５ｂに注入される。電荷（電
子）が浮遊ゲート電極８５ｂに注入されると、浮遊ゲー
ト電極８５ｂの電位が低下し、それによって、メモリセ
ルのトランジスタ閾値が増加することになる。
【０００６】こうして、各メモリセルは、その閾値に応
じて、電気的に安定な２個の状態（論理「ｈｉｇｈ」ま
たは論理「ｌｏｗ」）を取り得る。その結果、各メモリ
セルは、１ビット情報を記憶することができる。例え
ば、マトリクス状に配列された複数の不揮発性メモリセ
ルのうち、所望のメモリセルの閾値を選択的に高くし
て、他のメモリセルの閾値を低くすることによって、任
意の情報を記憶することができる。
じて、電気的に安定な２個の状態（論理「ｈｉｇｈ」ま
たは論理「ｌｏｗ」）を取り得る。その結果、各メモリ
セルは、１ビット情報を記憶することができる。例え
ば、マトリクス状に配列された複数の不揮発性メモリセ
ルのうち、所望のメモリセルの閾値を選択的に高くし
て、他のメモリセルの閾値を低くすることによって、任
意の情報を記憶することができる。
【０００７】
【発明が解決しようとする課題】上述の側壁蓄積形の不
揮発性メモリセルには、つぎのような問題がある。
揮発性メモリセルには、つぎのような問題がある。
【０００８】データの読みだしエラーを防止するために
は、浮遊ゲート電極８５ｂに注入される電荷の量を増加
すればよい。そのためには、ドレイン領域８３の近傍の
電界を強くする必要がある。この電界を強くするには、
ドレイン領域８３に対して高い電圧を印加する必要があ
る。しかし、このような高い電圧をドレイン領域８３に
印加すると、ｎ型のドレイン領域８３とｐ型の基板８１
とが形成するＰＮ接合の空乏層が、ソース領域８２に向
かって深く延びてしまう。すると、アバランシェ崩壊に
よって発生したホットエレクトロンは、ゲート絶縁膜８
４のうちの制御ゲート電極８６の直下部分に注入されて
しまう。このようなホットエロクトロン注入を避けるた
めには、ドレイン領域８３に印加する電圧を低減する必
要がある。しかし、そのようにすると、浮遊ゲート電極
８５ｂに注入される電荷の量（書き込み容量）が減少す
るので、データの読みだしエラーが生じるおそれがあ
る。
は、浮遊ゲート電極８５ｂに注入される電荷の量を増加
すればよい。そのためには、ドレイン領域８３の近傍の
電界を強くする必要がある。この電界を強くするには、
ドレイン領域８３に対して高い電圧を印加する必要があ
る。しかし、このような高い電圧をドレイン領域８３に
印加すると、ｎ型のドレイン領域８３とｐ型の基板８１
とが形成するＰＮ接合の空乏層が、ソース領域８２に向
かって深く延びてしまう。すると、アバランシェ崩壊に
よって発生したホットエレクトロンは、ゲート絶縁膜８
４のうちの制御ゲート電極８６の直下部分に注入されて
しまう。このようなホットエロクトロン注入を避けるた
めには、ドレイン領域８３に印加する電圧を低減する必
要がある。しかし、そのようにすると、浮遊ゲート電極
８５ｂに注入される電荷の量（書き込み容量）が減少す
るので、データの読みだしエラーが生じるおそれがあ
る。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、書き込み容
量の大きな側壁蓄積型不揮発性メモリセルを提供するこ
とにある。
れたものであり、その目的とするところは、書き込み容
量の大きな側壁蓄積型不揮発性メモリセルを提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の不揮発性メモリ
セルは、上面領域を有する第１導電型半導体層と、該半
導体層の該上面領域に設けられ、ある距離を隔てて相互
に対向している一対の第２導電型不純物拡散領域と、該
半導体層の該上面領域に設けられ、該一対の不純物拡散
領域の間に位置するチャネル領域と、該半導体層の該上
面領域上に設けられた第１ゲート絶縁膜であって、該一
対の不純物拡散領域の少なくとも一部を覆う薄部、及び
該チャネル領域を覆う厚部を有するゲート絶縁膜と、該
ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲー
ト電極から電気的に絶縁された制御ゲート電極と、該制
御ゲート電極と該浮遊ゲート電極との間に設けられ、該
制御ゲート電極と該浮遊ゲート電極とを容量結合する絶
縁膜と、を備えた不揮発性メモリセルであって、データ
の書き込み時においては、該制御ゲート電極に印加され
る電圧に応じて、該不純物拡散領域にある電荷の一部
が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲート電
極へ注入され、それによって、該不純物拡散領域の抵抗
を変化させることができ、そのことにより上記目的が達
成される。
セルは、上面領域を有する第１導電型半導体層と、該半
導体層の該上面領域に設けられ、ある距離を隔てて相互
に対向している一対の第２導電型不純物拡散領域と、該
半導体層の該上面領域に設けられ、該一対の不純物拡散
領域の間に位置するチャネル領域と、該半導体層の該上
面領域上に設けられた第１ゲート絶縁膜であって、該一
対の不純物拡散領域の少なくとも一部を覆う薄部、及び
該チャネル領域を覆う厚部を有するゲート絶縁膜と、該
ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲー
ト電極から電気的に絶縁された制御ゲート電極と、該制
御ゲート電極と該浮遊ゲート電極との間に設けられ、該
制御ゲート電極と該浮遊ゲート電極とを容量結合する絶
縁膜と、を備えた不揮発性メモリセルであって、データ
の書き込み時においては、該制御ゲート電極に印加され
る電圧に応じて、該不純物拡散領域にある電荷の一部
が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲート電
極へ注入され、それによって、該不純物拡散領域の抵抗
を変化させることができ、そのことにより上記目的が達
成される。
【００１１】本発明の他の不揮発性メモリセルは、上面
領域を有する第１導電型半導体層と、該半導体層の該上
面領域に設けられ、ある距離を隔てて相互に対向してい
る第２導電型ソース領域及び第２導電型ドレイン領域
と、該半導体層の該上面領域に設けられ、該ソース領域
と該ドレイン領域との間に位置するチャネル領域と、該
半導体層の該上面領域上に設けられた第１ゲート絶縁膜
であって、該ソース領域の少なくとも一部を覆う第１部
分、該ドレイン領域の少なくとも一部を覆う第２部分、
及び該チャネル領域を覆う第３部分を有する第１ゲート
絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設けら
れた第１浮遊ゲート電極と、該第１ゲート絶縁膜の該第
２部分上に設けられた第２浮遊ゲート電極と、該第１ゲ
ート絶縁膜の該第３部分上に設けられ、該第１及び第２
浮遊ゲート電極から電気的に絶縁された制御ゲート電極
と、該制御ゲート電極と該第１浮遊ゲート電極との間に
設けられ、該制御ゲート電極と該第１浮遊ゲート電極と
を容量結合する第１絶縁膜と、該制御ゲート電極と該第
２浮遊ゲート電極との間に設けられ、該制御ゲート電極
と該第２浮遊ゲート電極とを容量結合する第２絶縁膜
と、を備えた不揮発性メモリセルであって、該第１絶縁
膜による容量結合の程度は、該第２絶縁膜による容量結
合の程度とは異なっており、データの書き込み時におい
ては、該制御ゲート電極に印加される電圧に応じて、該
ソース領域及び／又は該ドレイン領域にある電荷の一部
が、該１絶縁膜の該第１部分及び／又は該第２部分を通
して、該第１浮遊ゲート電極及び／又は該第２浮遊ゲー
ト電極へ注入され、そのことにより上記目的が達成され
る。
領域を有する第１導電型半導体層と、該半導体層の該上
面領域に設けられ、ある距離を隔てて相互に対向してい
る第２導電型ソース領域及び第２導電型ドレイン領域
と、該半導体層の該上面領域に設けられ、該ソース領域
と該ドレイン領域との間に位置するチャネル領域と、該
半導体層の該上面領域上に設けられた第１ゲート絶縁膜
であって、該ソース領域の少なくとも一部を覆う第１部
分、該ドレイン領域の少なくとも一部を覆う第２部分、
及び該チャネル領域を覆う第３部分を有する第１ゲート
絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設けら
れた第１浮遊ゲート電極と、該第１ゲート絶縁膜の該第
２部分上に設けられた第２浮遊ゲート電極と、該第１ゲ
ート絶縁膜の該第３部分上に設けられ、該第１及び第２
浮遊ゲート電極から電気的に絶縁された制御ゲート電極
と、該制御ゲート電極と該第１浮遊ゲート電極との間に
設けられ、該制御ゲート電極と該第１浮遊ゲート電極と
を容量結合する第１絶縁膜と、該制御ゲート電極と該第
２浮遊ゲート電極との間に設けられ、該制御ゲート電極
と該第２浮遊ゲート電極とを容量結合する第２絶縁膜
と、を備えた不揮発性メモリセルであって、該第１絶縁
膜による容量結合の程度は、該第２絶縁膜による容量結
合の程度とは異なっており、データの書き込み時におい
ては、該制御ゲート電極に印加される電圧に応じて、該
ソース領域及び／又は該ドレイン領域にある電荷の一部
が、該１絶縁膜の該第１部分及び／又は該第２部分を通
して、該第１浮遊ゲート電極及び／又は該第２浮遊ゲー
ト電極へ注入され、そのことにより上記目的が達成され
る。
【００１２】ある実施態様では、前記第１絶縁膜の厚さ
は、前記第２絶縁膜の厚さと異なる。
は、前記第２絶縁膜の厚さと異なる。
【００１３】ある実施態様では、前記第１絶縁膜の誘電
率は、前記第２絶縁膜の誘電率と異なる。
率は、前記第２絶縁膜の誘電率と異なる。
【００１４】ある実施態様では、前記第１及び第２浮遊
ゲート電極を覆うように設けられた第２ゲート絶縁膜で
あって、該第１浮遊ゲート電極を覆う第１部分、及び該
第２浮遊ゲート電極を覆う第２部分を有する第２ゲート
絶縁膜と、該第２ゲート絶縁膜の該第１部分上に設けら
れた第３の浮遊ゲート電極と、該第２ゲート絶縁膜の該
第２部分上に設けられた第４の浮遊ゲート電極と、を備
え、該第３及び第４の浮遊ゲート電極は、該制御ゲート
電極に容量結合しており、前記データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
前記ソース領域及び／又は前記ドレイン領域にある電荷
の一部が、前記１ゲート絶縁膜の前記第１部分及び／又
は前記第２部分を通して、該第１浮遊ゲート電極及び／
又は該第２浮遊ゲート電極へ注入され、また、該２ゲー
ト絶縁膜の該第１部分及び／又は該第２部分を通して、
該第３浮遊ゲート電極及び／又は該第４浮遊ゲート電極
へ注入される。
ゲート電極を覆うように設けられた第２ゲート絶縁膜で
あって、該第１浮遊ゲート電極を覆う第１部分、及び該
第２浮遊ゲート電極を覆う第２部分を有する第２ゲート
絶縁膜と、該第２ゲート絶縁膜の該第１部分上に設けら
れた第３の浮遊ゲート電極と、該第２ゲート絶縁膜の該
第２部分上に設けられた第４の浮遊ゲート電極と、を備
え、該第３及び第４の浮遊ゲート電極は、該制御ゲート
電極に容量結合しており、前記データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
前記ソース領域及び／又は前記ドレイン領域にある電荷
の一部が、前記１ゲート絶縁膜の前記第１部分及び／又
は前記第２部分を通して、該第１浮遊ゲート電極及び／
又は該第２浮遊ゲート電極へ注入され、また、該２ゲー
ト絶縁膜の該第１部分及び／又は該第２部分を通して、
該第３浮遊ゲート電極及び／又は該第４浮遊ゲート電極
へ注入される。
【００１５】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第１
部分、該ドレイン領域の少なくとも一部を覆う第２部
分、及び該チャネル領域を覆う第３部分を有する第１ゲ
ート絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設
けられた第１浮遊ゲート電極と、該第１ゲート絶縁膜の
該第２部分上に設けられた第２浮遊ゲート電極と、該第
１ゲート絶縁膜の該第３部分上に設けられ、該第１及び
第２浮遊ゲート電極から電気的に絶縁された制御ゲート
電極と、該第１及び第２浮遊ゲート電極を覆うように設
けられた第２ゲート絶縁膜であって、該第１浮遊ゲート
電極を覆う第１部分、及び該第２浮遊ゲート電極を覆う
第２部分を有する第２ゲート絶縁膜と、該第２ゲート絶
縁膜の該第１部分上に設けられた第３浮遊ゲート電極
と、該第２ゲート絶縁膜の該第２部分上に設けられた第
４浮遊ゲート電極と、を備え、該第１、第２、第３及び
第４の浮遊ゲート電極は、該制御ゲート電極に容量結合
しており、データの書き込み時においては、該制御ゲー
ト電極に印加された電圧に応じて、該ソース領域及び／
又は該ドレイン領域にある電荷の一部が、該１ゲート絶
縁膜の該第１部分及び／又は該第２部分を通して、該第
１浮遊ゲート電極及び／又は該第２浮遊ゲート電極へ注
入され、また、該２ゲート絶縁膜の該第１部分及び／又
は該第２部分を通して、該第３浮遊ゲート電極及び／又
は該第４浮遊ゲート電極へ注入され、そのことにより上
記目的が達成される。
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第１
部分、該ドレイン領域の少なくとも一部を覆う第２部
分、及び該チャネル領域を覆う第３部分を有する第１ゲ
ート絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設
けられた第１浮遊ゲート電極と、該第１ゲート絶縁膜の
該第２部分上に設けられた第２浮遊ゲート電極と、該第
１ゲート絶縁膜の該第３部分上に設けられ、該第１及び
第２浮遊ゲート電極から電気的に絶縁された制御ゲート
電極と、該第１及び第２浮遊ゲート電極を覆うように設
けられた第２ゲート絶縁膜であって、該第１浮遊ゲート
電極を覆う第１部分、及び該第２浮遊ゲート電極を覆う
第２部分を有する第２ゲート絶縁膜と、該第２ゲート絶
縁膜の該第１部分上に設けられた第３浮遊ゲート電極
と、該第２ゲート絶縁膜の該第２部分上に設けられた第
４浮遊ゲート電極と、を備え、該第１、第２、第３及び
第４の浮遊ゲート電極は、該制御ゲート電極に容量結合
しており、データの書き込み時においては、該制御ゲー
ト電極に印加された電圧に応じて、該ソース領域及び／
又は該ドレイン領域にある電荷の一部が、該１ゲート絶
縁膜の該第１部分及び／又は該第２部分を通して、該第
１浮遊ゲート電極及び／又は該第２浮遊ゲート電極へ注
入され、また、該２ゲート絶縁膜の該第１部分及び／又
は該第２部分を通して、該第３浮遊ゲート電極及び／又
は該第４浮遊ゲート電極へ注入され、そのことにより上
記目的が達成される。
【００１６】ある実施態様では、前記第１ゲート絶縁膜
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
【００１７】ある実施態様では、前記第２ゲート絶縁膜
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
【００１８】ある実施例態様では、前記第１ゲート絶縁
膜の前記第１部分の厚さよりも前記第２部分の厚さが厚
い。
膜の前記第１部分の厚さよりも前記第２部分の厚さが厚
い。
【００１９】ある実施態様では、前記第２ゲート絶縁膜
の前記第２部分の厚さよりも前記第１部分の厚さが厚
い。
の前記第２部分の厚さよりも前記第１部分の厚さが厚
い。
【００２０】ある実施態様では、前記制御ゲート電極が
前記チャネル領域を完全に覆っている。
前記チャネル領域を完全に覆っている。
【００２１】ある実施態様では、前記制御ゲート電極が
前記チャネル領域の一部を覆っており、前記第１及び第
２浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っている。
前記チャネル領域の一部を覆っており、前記第１及び第
２浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っている。
【００２２】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた第２ゲート絶縁膜であっ
て、該ソース領域の他の一部を覆う第１部分、及び該ド
レイン領域の他の一部を覆う第２部分を有する第２ゲー
ト絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設け
られた第１浮遊ゲート電極と、該第１ゲート絶縁膜の該
第２部分上に設けられた第２浮遊ゲート電極と、該第１
ゲート絶縁膜の該第３部分上に設けられ、該第１及び第
２浮遊ゲート電極から電気的に絶縁された制御ゲート電
極と、該第２ゲート絶縁膜の該第１部分上に設けられた
第３浮遊ゲート電極と、該第２ゲート絶縁膜の該第２部
分上に設けられた第４浮遊ゲート電極と、を備え、該第
１、第２、第３及び第４の浮遊ゲート電極は、該制御ゲ
ート電極に容量結合しており、データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
該ソース領域及び／又は該ドレイン領域にある電荷の一
部が、該１ゲート絶縁膜の該第１部分及び／又は該第２
部分を通して、該第１浮遊ゲート電極及び／又は該第２
浮遊ゲート電極へ注入され、また、該２ゲート絶縁膜の
該第１部分及び／又は該第２部分を通して、該第３浮遊
ゲート電極及び／又は該第４浮遊ゲート電極へ注入さ
れ、そのことにより上記目的が達成される。
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた第２ゲート絶縁膜であっ
て、該ソース領域の他の一部を覆う第１部分、及び該ド
レイン領域の他の一部を覆う第２部分を有する第２ゲー
ト絶縁膜と、該第１ゲート絶縁膜の該第１部分上に設け
られた第１浮遊ゲート電極と、該第１ゲート絶縁膜の該
第２部分上に設けられた第２浮遊ゲート電極と、該第１
ゲート絶縁膜の該第３部分上に設けられ、該第１及び第
２浮遊ゲート電極から電気的に絶縁された制御ゲート電
極と、該第２ゲート絶縁膜の該第１部分上に設けられた
第３浮遊ゲート電極と、該第２ゲート絶縁膜の該第２部
分上に設けられた第４浮遊ゲート電極と、を備え、該第
１、第２、第３及び第４の浮遊ゲート電極は、該制御ゲ
ート電極に容量結合しており、データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
該ソース領域及び／又は該ドレイン領域にある電荷の一
部が、該１ゲート絶縁膜の該第１部分及び／又は該第２
部分を通して、該第１浮遊ゲート電極及び／又は該第２
浮遊ゲート電極へ注入され、また、該２ゲート絶縁膜の
該第１部分及び／又は該第２部分を通して、該第３浮遊
ゲート電極及び／又は該第４浮遊ゲート電極へ注入さ
れ、そのことにより上記目的が達成される。
【００２３】ある実施態様では、前記第１ゲート絶縁膜
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
【００２４】ある実施態様では、前記第２ゲート絶縁膜
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
の前記第１部分の厚さと前記第２部分の厚さとが等し
い。
【００２５】ある実施態様では、前記第１ゲート絶縁膜
の前記第１部分の厚さよりも前記第２部分の厚さが厚
い。
の前記第１部分の厚さよりも前記第２部分の厚さが厚
い。
【００２６】ある実施態様では、前記第２ゲート絶縁膜
の前記第２部分の厚さよりも前記第１部分の厚さが厚
い。
の前記第２部分の厚さよりも前記第１部分の厚さが厚
い。
【００２７】ある実施態様では、前記制御ゲート電極が
前記チャネル領域を完全に覆っている。
前記チャネル領域を完全に覆っている。
【００２８】ある実施態様では、前記制御ゲート電極が
前記チャネル領域の一部を覆っており、前記第１及び第
２浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っているる。
前記チャネル領域の一部を覆っており、前記第１及び第
２浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っているる。
【００２９】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた絶縁膜であって、該ソー
ス領域の他の一部を覆う第１部分、及び該ドレイン領域
の他の一部を覆う第２部分を有する絶縁膜と、該第１ゲ
ート絶縁膜の該第１部分上に設けられた第１浮遊ゲート
電極と、該第１ゲート絶縁膜の該第２部分上に設けられ
た第２浮遊ゲート電極と、該絶縁膜の該第１部分上に設
けられた第３浮遊ゲート電極と、該絶縁膜の該第２部分
上に設けられた第４浮遊ゲート電極と、該第１浮遊ゲー
ト電極と該第３浮遊ゲート電極との間に設けられた第３
ゲート絶縁膜と、該第２浮遊ゲート電極と該第４浮遊ゲ
ート電極との間に設けられた第４ゲート絶縁膜と、を備
えており、該第１、第２、第３及び第４の浮遊ゲート電
極は、該制御ゲート電極に容量結合しており、データの
書き込み時においては、該制御ゲート電極に印加された
電圧に応じて、該ソース領域及び／又は該ドレイン領域
にある電荷の一部が、該１ゲート絶縁膜の該第１部分及
び／又は該第２部分を通して、該第１浮遊ゲート電極及
び／又は該第２浮遊ゲート電極へ注入され、また、該３
ゲート絶縁及び／又は該第４ゲート絶縁膜を通して、該
第３浮遊ゲート電極及び／又は該第４浮遊ゲート電極へ
注入され、そのことにより上記目的が達成される。
上面領域を有する第１導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第２導電型ソース領域及び第２導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた絶縁膜であって、該ソー
ス領域の他の一部を覆う第１部分、及び該ドレイン領域
の他の一部を覆う第２部分を有する絶縁膜と、該第１ゲ
ート絶縁膜の該第１部分上に設けられた第１浮遊ゲート
電極と、該第１ゲート絶縁膜の該第２部分上に設けられ
た第２浮遊ゲート電極と、該絶縁膜の該第１部分上に設
けられた第３浮遊ゲート電極と、該絶縁膜の該第２部分
上に設けられた第４浮遊ゲート電極と、該第１浮遊ゲー
ト電極と該第３浮遊ゲート電極との間に設けられた第３
ゲート絶縁膜と、該第２浮遊ゲート電極と該第４浮遊ゲ
ート電極との間に設けられた第４ゲート絶縁膜と、を備
えており、該第１、第２、第３及び第４の浮遊ゲート電
極は、該制御ゲート電極に容量結合しており、データの
書き込み時においては、該制御ゲート電極に印加された
電圧に応じて、該ソース領域及び／又は該ドレイン領域
にある電荷の一部が、該１ゲート絶縁膜の該第１部分及
び／又は該第２部分を通して、該第１浮遊ゲート電極及
び／又は該第２浮遊ゲート電極へ注入され、また、該３
ゲート絶縁及び／又は該第４ゲート絶縁膜を通して、該
第３浮遊ゲート電極及び／又は該第４浮遊ゲート電極へ
注入され、そのことにより上記目的が達成される。
【００３０】
【作用】ソース領域及びドレイン領域の上方に設けられ
た浮遊ゲート電極は、制御ゲート電極に容量結合されて
いる。制御ゲート電極に印加する電圧を調整することに
より、所望の浮遊ゲート電極にソース領域及び／または
ドレイン領域から電荷が注入される。ソース領域及び／
またはドレイン領域の拡散層抵抗は、その上方に位置す
る浮遊ゲート電極の蓄積する電荷の量に応じて、変化す
る。このため、データ読み出し時において、ドレイン電
流の大小を検出すれば、ソース領域またはドレイン領域
の抵抗の変化を検知することができ、それによって、浮
遊ゲート電極の電荷蓄積状態を知ることが可能である。
浮遊ゲート電極の数を複数とし、また、電荷の横切るべ
きゲート絶縁膜の厚さを調節することにより、多値デー
タを不揮発的に記憶することができる。このように、ソ
ース領域及び／またはドレイン領域の拡散層抵抗を、浮
遊ゲート電極の電荷蓄積状態に応じて、変化させる点に
おいて、本発明の作用は、チャネル領域の反転しきい値
を変化させる従来の不揮発性メモリセルの作用とは異な
っている。
た浮遊ゲート電極は、制御ゲート電極に容量結合されて
いる。制御ゲート電極に印加する電圧を調整することに
より、所望の浮遊ゲート電極にソース領域及び／または
ドレイン領域から電荷が注入される。ソース領域及び／
またはドレイン領域の拡散層抵抗は、その上方に位置す
る浮遊ゲート電極の蓄積する電荷の量に応じて、変化す
る。このため、データ読み出し時において、ドレイン電
流の大小を検出すれば、ソース領域またはドレイン領域
の抵抗の変化を検知することができ、それによって、浮
遊ゲート電極の電荷蓄積状態を知ることが可能である。
浮遊ゲート電極の数を複数とし、また、電荷の横切るべ
きゲート絶縁膜の厚さを調節することにより、多値デー
タを不揮発的に記憶することができる。このように、ソ
ース領域及び／またはドレイン領域の拡散層抵抗を、浮
遊ゲート電極の電荷蓄積状態に応じて、変化させる点に
おいて、本発明の作用は、チャネル領域の反転しきい値
を変化させる従来の不揮発性メモリセルの作用とは異な
っている。
【００３１】
（実施例１）図１（ｃ）は、本発明による側壁蓄積型不
揮発性メモリセルの断面構造を示している。以下、設計
ルール（最小寸法）が０．５から１．０μｍのＣＭＯＳ
プロセスを用いて製造されたメモリセルについて、本発
明を説明する。
揮発性メモリセルの断面構造を示している。以下、設計
ルール（最小寸法）が０．５から１．０μｍのＣＭＯＳ
プロセスを用いて製造されたメモリセルについて、本発
明を説明する。
【００３２】このメモリセルは、ｐ型シリコン基板１１
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
【００３３】シリコン基板１１上には、ゲート絶縁膜が
設けられている。このゲート絶縁膜は、ソース領域２４
を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ドレイン領
域２５を覆う第２部分（厚さ：１０ｎｍ）１３ｂ、及び
チャネル領域を覆う第３部分（厚さ：２０ｎｍ）１２を
有している。本実施例では、ゲート絶縁膜の第１部分１
３ａ及び第２部分１３ｂは、相互に等しい厚さを有して
おり、何れも、ゲート絶縁膜の第３部分１３ｃよりも薄
い。ゲート絶縁膜の第１部分１３ａ及び第２部分１３ｂ
の厚さは、ファウラーノードハイム電流（ＦＮ電流）が
流れ得る厚さ（約５ｎｍ）以上の厚さであればよい。ゲ
ート絶縁膜の第３部分１３ｃの厚さは、第１部分１３ａ
及び第２部分１３ｂよりも厚ければよい。また、ゲート
絶縁膜の第３部分１３ｃは、酸化膜とシリコン窒化膜の
多層構造を有していてもよい。
設けられている。このゲート絶縁膜は、ソース領域２４
を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ドレイン領
域２５を覆う第２部分（厚さ：１０ｎｍ）１３ｂ、及び
チャネル領域を覆う第３部分（厚さ：２０ｎｍ）１２を
有している。本実施例では、ゲート絶縁膜の第１部分１
３ａ及び第２部分１３ｂは、相互に等しい厚さを有して
おり、何れも、ゲート絶縁膜の第３部分１３ｃよりも薄
い。ゲート絶縁膜の第１部分１３ａ及び第２部分１３ｂ
の厚さは、ファウラーノードハイム電流（ＦＮ電流）が
流れ得る厚さ（約５ｎｍ）以上の厚さであればよい。ゲ
ート絶縁膜の第３部分１３ｃの厚さは、第１部分１３ａ
及び第２部分１３ｂよりも厚ければよい。また、ゲート
絶縁膜の第３部分１３ｃは、酸化膜とシリコン窒化膜の
多層構造を有していてもよい。
【００３４】ゲート絶縁膜の第１部分１３ａ上には、第
１浮遊ゲート電極１７ａが設けられ、ゲート絶縁膜の第
２部分１３ｂ上には第２浮遊ゲート電極１７ｂが設けら
れている。また、ゲート絶縁膜の第３部分１３ｃ上に
は、制御ゲート電極１４が設けられている。制御ゲート
電極１４は、厚さ１５ｎｍの絶縁膜によって、第１及び
第２浮遊ゲート電極１７ａ及び１７ｂから電気的に絶縁
されている。制御ゲート電極１４、浮遊ゲート電極１７
ａ及び１７ｂは、典型的には多結晶シリコンやポリサイ
ド等から形成され得る。
１浮遊ゲート電極１７ａが設けられ、ゲート絶縁膜の第
２部分１３ｂ上には第２浮遊ゲート電極１７ｂが設けら
れている。また、ゲート絶縁膜の第３部分１３ｃ上に
は、制御ゲート電極１４が設けられている。制御ゲート
電極１４は、厚さ１５ｎｍの絶縁膜によって、第１及び
第２浮遊ゲート電極１７ａ及び１７ｂから電気的に絶縁
されている。制御ゲート電極１４、浮遊ゲート電極１７
ａ及び１７ｂは、典型的には多結晶シリコンやポリサイ
ド等から形成され得る。
【００３５】本実施例の制御ゲート電極１４のゲート長
（チャネル長方向に沿って測定した長さ）は約０．２５
μｍであり、ゲート幅（チャネル長方向に垂直な方向沿
って測定した長さ）は約２μｍである。また、浮遊ゲー
ト電極１７ａ及び１７ｂのゲート長は、約０．１から
０．１５μｍであり、ゲート幅は制御ゲート電極１４の
ゲート幅に等しい。
（チャネル長方向に沿って測定した長さ）は約０．２５
μｍであり、ゲート幅（チャネル長方向に垂直な方向沿
って測定した長さ）は約２μｍである。また、浮遊ゲー
ト電極１７ａ及び１７ｂのゲート長は、約０．１から
０．１５μｍであり、ゲート幅は制御ゲート電極１４の
ゲート幅に等しい。
【００３６】図１（ｃ）に示されるように、本メモリセ
ルはシリコン基板１１上に形成された層間絶縁膜１８に
よって覆われている。層間絶縁膜１８中には、ソース領
域２４及びドレイン領域２５に到達するコンタクトホー
ルが設けられている。また、基板１１上には、コンタク
トホールを介してソース領域２４にコンタクトするソー
ス電極２０Ｓと、ドレイン領域２５にコンタクトするド
レイン電極２０Ｄが設けられている。
ルはシリコン基板１１上に形成された層間絶縁膜１８に
よって覆われている。層間絶縁膜１８中には、ソース領
域２４及びドレイン領域２５に到達するコンタクトホー
ルが設けられている。また、基板１１上には、コンタク
トホールを介してソース領域２４にコンタクトするソー
ス電極２０Ｓと、ドレイン領域２５にコンタクトするド
レイン電極２０Ｄが設けられている。
【００３７】以下に、図２（ａ）から図２（ｃ）を参照
して、本メモリセルの動作を説明する。
して、本メモリセルの動作を説明する。
【００３８】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、ソース領域２４及びドレイン領域２５に対
する制御ゲート電極１４の電位が１０ボルトに上昇す
る。浮遊ゲート電極１７ａ及び１７ｂの電位は、制御ゲ
ート電極１４との間の容量結合によって、ＦＮ電流発生
に必要なレベルに増加する。より具体的には、例えば、
約１から２ナノ秒程度の立ち上がり時間で、制御ゲート
電極１４の電位を０ボルトから１０ボルトに上昇させる
と、浮遊ゲート電極１７ａ及び１７ｂの電位は、「オー
バーシュート」によって、一時的に１５ボルト程度にま
で上昇する。その結果、図２（ａ）に示されるように、
ソース領域２４及びドレイン領域２５にある電子が、そ
れぞれ、ゲート絶縁膜の第１及び第２部分中をトンネリ
ングして通り抜け、制御ゲート電極１４の両側にある浮
遊ゲート電極１７ａ及び１７ｂへ注入される。浮遊ゲー
ト電極１７ａ及び１７ｂに電子が注入された後、制御ゲ
ート電極１４の電位を１０ボルトより低下させても、浮
遊ゲート電極１７ａ及び１７ｂの各々は絶縁膜に囲まれ
ているため、注入された電子は浮遊ゲート電極１７ａ及
び１７ｂ中に保持される。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、ソース領域２４及びドレイン領域２５に対
する制御ゲート電極１４の電位が１０ボルトに上昇す
る。浮遊ゲート電極１７ａ及び１７ｂの電位は、制御ゲ
ート電極１４との間の容量結合によって、ＦＮ電流発生
に必要なレベルに増加する。より具体的には、例えば、
約１から２ナノ秒程度の立ち上がり時間で、制御ゲート
電極１４の電位を０ボルトから１０ボルトに上昇させる
と、浮遊ゲート電極１７ａ及び１７ｂの電位は、「オー
バーシュート」によって、一時的に１５ボルト程度にま
で上昇する。その結果、図２（ａ）に示されるように、
ソース領域２４及びドレイン領域２５にある電子が、そ
れぞれ、ゲート絶縁膜の第１及び第２部分中をトンネリ
ングして通り抜け、制御ゲート電極１４の両側にある浮
遊ゲート電極１７ａ及び１７ｂへ注入される。浮遊ゲー
ト電極１７ａ及び１７ｂに電子が注入された後、制御ゲ
ート電極１４の電位を１０ボルトより低下させても、浮
遊ゲート電極１７ａ及び１７ｂの各々は絶縁膜に囲まれ
ているため、注入された電子は浮遊ゲート電極１７ａ及
び１７ｂ中に保持される。
【００３９】複数のメモリセルのうち、特定のメモリセ
ルの制御ゲート電極１４に対して、選択的に１０ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極１４に対しては、０ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極１７ａ及
び１７ｂのみに電子を蓄積させることができる。
ルの制御ゲート電極１４に対して、選択的に１０ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極１４に対しては、０ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極１７ａ及
び１７ｂのみに電子を蓄積させることができる。
【００４０】次に、読み出し動作を説明する。制御ゲー
ト電極１４、ソース領域２４及びドレイン領域２５に、
それぞれ、５ボルト、０ボルト及び１ボルトの電位を与
える。本実施例では、メモリセルトランジスタの閾値が
５ボルトよりも低い値（例えば１ボルト）に設定されて
いるため、図２（ｂ）に示されるように、ソース領域２
４とドレイン領域２５との間に伝導チャネル２９が形成
される。その結果、ソース領域２４から電子がドレイン
領域２５に移動し、ある大きさのドレイン電流が得られ
る。
ト電極１４、ソース領域２４及びドレイン領域２５に、
それぞれ、５ボルト、０ボルト及び１ボルトの電位を与
える。本実施例では、メモリセルトランジスタの閾値が
５ボルトよりも低い値（例えば１ボルト）に設定されて
いるため、図２（ｂ）に示されるように、ソース領域２
４とドレイン領域２５との間に伝導チャネル２９が形成
される。その結果、ソース領域２４から電子がドレイン
領域２５に移動し、ある大きさのドレイン電流が得られ
る。
【００４１】本実施例では、浮遊ゲート電極１７ａ及び
１７ｂは、チャネル領域の外側に位置しているため、浮
遊ゲート電極１７ａ及び１７ｂが電子を蓄積していない
ときのメモリセルトランジスタの閾値と、浮遊ゲート電
極１７ａ及び１７ｂが電子を蓄積しているときの閾値は
実質的に等しい。このため、何れの場合も、ソース領域
２４とドレイン領域２５との間に、同様の伝導チャネル
２９が形成され、何れの場合も、ソース領域２４からド
レイン領域２５に電子が移動し、ドレイン電流が得られ
る。しかし、図２（ｂ）に示されるように、浮遊ゲート
電極１７ａ及び１７ｂが電子を蓄積している場合、その
蓄積電子の存在が、ソース領域２４及びドレイン領域２
５の拡散層抵抗（寄生抵抗３１）を増加させる。その結
果、浮遊ゲート電極１７ａ及び１７ｂが電子を蓄積して
いる場合のドレイン電流は、浮遊ゲート電極１７ａ及び
１７ｂが電子を蓄積していない場合のドレイン電流より
も低くなる。図３は、ドレイン電流（ＩD）とドレイン
電圧（ＶD）との関係を示している。図３からわかるよ
うに、ドレイン電流の大きさに応じて、データの”０”
及び”１”が識別される。
１７ｂは、チャネル領域の外側に位置しているため、浮
遊ゲート電極１７ａ及び１７ｂが電子を蓄積していない
ときのメモリセルトランジスタの閾値と、浮遊ゲート電
極１７ａ及び１７ｂが電子を蓄積しているときの閾値は
実質的に等しい。このため、何れの場合も、ソース領域
２４とドレイン領域２５との間に、同様の伝導チャネル
２９が形成され、何れの場合も、ソース領域２４からド
レイン領域２５に電子が移動し、ドレイン電流が得られ
る。しかし、図２（ｂ）に示されるように、浮遊ゲート
電極１７ａ及び１７ｂが電子を蓄積している場合、その
蓄積電子の存在が、ソース領域２４及びドレイン領域２
５の拡散層抵抗（寄生抵抗３１）を増加させる。その結
果、浮遊ゲート電極１７ａ及び１７ｂが電子を蓄積して
いる場合のドレイン電流は、浮遊ゲート電極１７ａ及び
１７ｂが電子を蓄積していない場合のドレイン電流より
も低くなる。図３は、ドレイン電流（ＩD）とドレイン
電圧（ＶD）との関係を示している。図３からわかるよ
うに、ドレイン電流の大きさに応じて、データの”０”
及び”１”が識別される。
【００４２】上述したように、本発明による側壁蓄積型
不揮発性メモリセルでは、メモリセルトランジスタの閾
値の大小によって、１ビットの情報が記憶されるのでな
い。本発明では、浮遊ゲート電極１７ａ及び１７ｂの直
下に位置するソース領域２４及びドレイン領域２５の寄
生抵抗の大小によって、１ビットの情報が記憶される。
浮遊ゲート電極１７ａ及び１７ｂが多数の電子を蓄積し
ているとき、その電子が形成する電界の影響で、浮遊ゲ
ート電極１７ａ及び１７ｂの近傍におけるソース領域２
４及びドレイン領域２５中の電子が減少し、その領域の
電気抵抗を増加させると考えられる。ソース領域２４及
びドレイン領域２５の寄生抵抗の大小に応じて、ドレイ
ン電流の大きさが変化するため、ドレイン電流の大小に
よってデータを識別することができる。
不揮発性メモリセルでは、メモリセルトランジスタの閾
値の大小によって、１ビットの情報が記憶されるのでな
い。本発明では、浮遊ゲート電極１７ａ及び１７ｂの直
下に位置するソース領域２４及びドレイン領域２５の寄
生抵抗の大小によって、１ビットの情報が記憶される。
浮遊ゲート電極１７ａ及び１７ｂが多数の電子を蓄積し
ているとき、その電子が形成する電界の影響で、浮遊ゲ
ート電極１７ａ及び１７ｂの近傍におけるソース領域２
４及びドレイン領域２５中の電子が減少し、その領域の
電気抵抗を増加させると考えられる。ソース領域２４及
びドレイン領域２５の寄生抵抗の大小に応じて、ドレイ
ン電流の大きさが変化するため、ドレイン電流の大小に
よってデータを識別することができる。
【００４３】データの読み出しを実用的に実行するため
には、データが書き込まれた状態でのドレイン電流は、
データが書き込まれていない状態のドレイン電流の８０
パーセント以下の大きさを有する必要があると考えられ
る。また、データの読み出しを誤り無く実行するために
は、データが書き込まれた状態でのドレイン電流は、デ
ータが書き込まれていない状態のドレイン電流の７０パ
ーセント以下の大きさを有することが好ましい。
には、データが書き込まれた状態でのドレイン電流は、
データが書き込まれていない状態のドレイン電流の８０
パーセント以下の大きさを有する必要があると考えられ
る。また、データの読み出しを誤り無く実行するために
は、データが書き込まれた状態でのドレイン電流は、デ
ータが書き込まれていない状態のドレイン電流の７０パ
ーセント以下の大きさを有することが好ましい。
【００４４】浮遊ゲート電極１７ａ及び１７ｂの電荷の
蓄積／非蓄積に応じて、ドレイン電流の変化を大きくさ
せるには、例えば、浮遊ゲート電極１７ａ及び１７ｂの
ゲート長を長くし、ゲート絶縁膜の第１及び第２部分の
厚さを薄くする。
蓄積／非蓄積に応じて、ドレイン電流の変化を大きくさ
せるには、例えば、浮遊ゲート電極１７ａ及び１７ｂの
ゲート長を長くし、ゲート絶縁膜の第１及び第２部分の
厚さを薄くする。
【００４５】次に、消去動作を説明する。制御ゲート電
極１４、ソース領域２４及びドレイン領域２５に、それ
ぞれ、−１０ボルト、０ボルト及び０ボルトの電位を与
える。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間の容量結合によって充分
に低いレベルに低下する。その結果、図２（ｃ）に示さ
れるように、浮遊ゲート電極１７ａ及び１７ｂに蓄積さ
れていた電子は、その浮遊ゲート電極１７ａ及び１７ｂ
からソース領域２４及びドレイン領域２５へ移動（放
出）する。
極１４、ソース領域２４及びドレイン領域２５に、それ
ぞれ、−１０ボルト、０ボルト及び０ボルトの電位を与
える。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間の容量結合によって充分
に低いレベルに低下する。その結果、図２（ｃ）に示さ
れるように、浮遊ゲート電極１７ａ及び１７ｂに蓄積さ
れていた電子は、その浮遊ゲート電極１７ａ及び１７ｂ
からソース領域２４及びドレイン領域２５へ移動（放
出）する。
【００４６】図８のメモリセルと本実施例のメモリセル
とを比較すると、特に次の点で大きく異なっている。
とを比較すると、特に次の点で大きく異なっている。
【００４７】（１）図８のメモリセルでは、チャネル領
域から電子が浮遊ゲート電極８５ｂに注入される。この
ため、図８のメモリセルでは、浮遊ゲート電極８５ｂの
一部がチャネル領域の一部を覆う必要がある。これに対
して、本実施例では、電子が、ソース領域２４及びドレ
イン領域２５から、それぞれ、浮遊ゲート電極１７ａ及
び１７ｂに注入される。このため、本実施例のメモリセ
ルでは、浮遊ゲート電極１７ａ及び１７ｂの一部がチャ
ネル領域の一部を覆う必要はない。
域から電子が浮遊ゲート電極８５ｂに注入される。この
ため、図８のメモリセルでは、浮遊ゲート電極８５ｂの
一部がチャネル領域の一部を覆う必要がある。これに対
して、本実施例では、電子が、ソース領域２４及びドレ
イン領域２５から、それぞれ、浮遊ゲート電極１７ａ及
び１７ｂに注入される。このため、本実施例のメモリセ
ルでは、浮遊ゲート電極１７ａ及び１７ｂの一部がチャ
ネル領域の一部を覆う必要はない。
【００４８】（２）図８のメモリセルでは、データを書
き込むためには、チャネル領域の端部にてホットエレク
トロンを発生させる必要がある。発生したホットエレク
トロンの一部は、浮遊ゲート電極８５ｂに注入される
が、残りの一部はチャネル領域上のゲート絶縁膜８４に
トラップされるおそれがある。これに対して、本実施例
では、電子が、ＦＮ伝導メカニズムによって、ソース領
域２４及びドレイン領域２５から浮遊ゲート電極１７ａ
及び１７ｂに注入される。したがって、データを書き込
むために、ホットエレクトロンの発生は必要でない。従
って、本発明によれば、ホットエレクトロンがゲート絶
縁膜の第３部分１３ｃにトラップされることほとんど無
く、メモリセルの信頼性は劣化しにくい。
き込むためには、チャネル領域の端部にてホットエレク
トロンを発生させる必要がある。発生したホットエレク
トロンの一部は、浮遊ゲート電極８５ｂに注入される
が、残りの一部はチャネル領域上のゲート絶縁膜８４に
トラップされるおそれがある。これに対して、本実施例
では、電子が、ＦＮ伝導メカニズムによって、ソース領
域２４及びドレイン領域２５から浮遊ゲート電極１７ａ
及び１７ｂに注入される。したがって、データを書き込
むために、ホットエレクトロンの発生は必要でない。従
って、本発明によれば、ホットエレクトロンがゲート絶
縁膜の第３部分１３ｃにトラップされることほとんど無
く、メモリセルの信頼性は劣化しにくい。
【００４９】（３）図８のメモリセルでは、浮遊ゲート
電極の１７ａ及び１７ｂ蓄積する電子を電気的に取り除
くことは出来ないので、データを電気的に消去すること
はできない。本実施例のメモリセルでは、ＦＮ伝導メカ
ニズムによる電子の注入を採用しているので、データを
電気的に消去することが可能である。
電極の１７ａ及び１７ｂ蓄積する電子を電気的に取り除
くことは出来ないので、データを電気的に消去すること
はできない。本実施例のメモリセルでは、ＦＮ伝導メカ
ニズムによる電子の注入を採用しているので、データを
電気的に消去することが可能である。
【００５０】次に、図１（ａ）から（ｃ）を参照して、
上記メモリセルを製造する方法を説明する。
上記メモリセルを製造する方法を説明する。
【００５１】まず、ゲート酸化膜の第３部分１３ｃとな
る比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン基板
１１の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をＣＶＤ法にて堆積する。フォトリソグラフィ工程
及びエッチング工程によって、この多結晶シリコン膜を
所定の配線形状にパターニングして、制御ゲート電極１
４を形成する。この多結晶シリコン膜をエッチングした
後、連続して、制御ゲート電極１４の下方領域以外の領
域に位置する厚い酸化膜も除去する。こうして、厚い酸
化膜（ゲート絶縁膜の第３部分１３ｃ）及びその上の制
御ゲート電極１４は、図１（ａ）に示されるように、シ
リコン基板１１のうち、メモリセルトランジスタのチャ
ネル領域を覆うこととなる。
る比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン基板
１１の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をＣＶＤ法にて堆積する。フォトリソグラフィ工程
及びエッチング工程によって、この多結晶シリコン膜を
所定の配線形状にパターニングして、制御ゲート電極１
４を形成する。この多結晶シリコン膜をエッチングした
後、連続して、制御ゲート電極１４の下方領域以外の領
域に位置する厚い酸化膜も除去する。こうして、厚い酸
化膜（ゲート絶縁膜の第３部分１３ｃ）及びその上の制
御ゲート電極１４は、図１（ａ）に示されるように、シ
リコン基板１１のうち、メモリセルトランジスタのチャ
ネル領域を覆うこととなる。
【００５２】次に、制御ゲート電極１４をマスクとし
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
【００５３】浮遊ゲート電極１３ａ及び１３ｂと制御ゲ
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）
を、制御ゲート電極１４の側面に形成した後、シリコン
基板１１の露出する表面上に薄い酸化膜（厚さ：１０ｎ
ｍ）を形成する。この薄い酸化膜は、ゲート絶縁膜の第
１部分１３ａ及び第２部分１３ｂである。
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）
を、制御ゲート電極１４の側面に形成した後、シリコン
基板１１の露出する表面上に薄い酸化膜（厚さ：１０ｎ
ｍ）を形成する。この薄い酸化膜は、ゲート絶縁膜の第
１部分１３ａ及び第２部分１３ｂである。
【００５４】この後、ＣＶＤ法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１（ｂ））。
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１（ｂ））。
【００５５】この後、通常の技術を用いて、層間絶縁膜
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１（ｃ）に示される構造が得られる。
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１（ｃ）に示される構造が得られる。
【００５６】なお、本実施例では、電荷を蓄積するため
の浮遊ゲート電極として、制御ゲート電極１４の両側に
設けた一対のサイドウォール型浮遊ゲート電極１７ａ及
び１７ｂを用いたが、図９（ａ）に示すように、制御ゲ
ート電極１４の片側（ソース領域２４上、またはドレイ
ン領域２５上）に設けた１つの浮遊ゲート電極１７を用
いても良い。この単一の浮遊ゲート電極１７による電荷
の蓄積の有無が、その浮遊ゲート電極１７の真下に位置
する不純物拡散層の抵抗を変化させ、それによって、デ
ータ読み出し時のドレイン電流の値を検出可能なレベル
で変化させることができる。１つの浮遊ゲート電極１７
が電荷を蓄積するタイプの不揮発性メモリセルにおいて
は、１つの浮遊ゲート電極１７によってソース抵抗また
はドレイン抵抗を検出可能な範囲で変化させられるよう
に、制御ゲート電極に印加する電圧を大きくするか、ま
たは、浮遊ゲート電極１７と拡散層との対向面積を大き
くすることが好ましい。また、浮遊ゲート電極１７の形
状は、サイドウォール形状に限られず、図９（ａ）に示
されているように、浮遊ゲート電極１７ａが制御ゲート
電極１４の上部の一部を覆うように形成されていても良
い。
の浮遊ゲート電極として、制御ゲート電極１４の両側に
設けた一対のサイドウォール型浮遊ゲート電極１７ａ及
び１７ｂを用いたが、図９（ａ）に示すように、制御ゲ
ート電極１４の片側（ソース領域２４上、またはドレイ
ン領域２５上）に設けた１つの浮遊ゲート電極１７を用
いても良い。この単一の浮遊ゲート電極１７による電荷
の蓄積の有無が、その浮遊ゲート電極１７の真下に位置
する不純物拡散層の抵抗を変化させ、それによって、デ
ータ読み出し時のドレイン電流の値を検出可能なレベル
で変化させることができる。１つの浮遊ゲート電極１７
が電荷を蓄積するタイプの不揮発性メモリセルにおいて
は、１つの浮遊ゲート電極１７によってソース抵抗また
はドレイン抵抗を検出可能な範囲で変化させられるよう
に、制御ゲート電極に印加する電圧を大きくするか、ま
たは、浮遊ゲート電極１７と拡散層との対向面積を大き
くすることが好ましい。また、浮遊ゲート電極１７の形
状は、サイドウォール形状に限られず、図９（ａ）に示
されているように、浮遊ゲート電極１７ａが制御ゲート
電極１４の上部の一部を覆うように形成されていても良
い。
【００５７】更に、ソース領域２４及びドレイン領域２
５上の両方に拡散層抵抗を調整するために、図９（ｂ）
に示すように、制御ゲート電極１４の上方にて一体的に
連結された一つの浮遊ゲート電極１７が用いてもよい。
５上の両方に拡散層抵抗を調整するために、図９（ｂ）
に示すように、制御ゲート電極１４の上方にて一体的に
連結された一つの浮遊ゲート電極１７が用いてもよい。
【００５８】（実施例２）以下に、図４（ａ）から図４
（ｃ）を参照して、本発明による他の側壁蓄積型不揮発
性メモリセルを説明する。図４（ｃ）は、このメモリセ
ルの断面構造を示している。図４（ｃ）においては、図
１（ｃ）のメモリセルの各構成要素との同様の構成要素
に、同一の参照番号が付与されている。図１（ｃ）のメ
モリセルと本実施例のメモリセルとの構造上の主要な相
違点は、ゲート絶縁膜の構成にある。以下、このゲート
絶縁膜の構成に焦点を絞って、本実施例の構成を説明す
る。
（ｃ）を参照して、本発明による他の側壁蓄積型不揮発
性メモリセルを説明する。図４（ｃ）は、このメモリセ
ルの断面構造を示している。図４（ｃ）においては、図
１（ｃ）のメモリセルの各構成要素との同様の構成要素
に、同一の参照番号が付与されている。図１（ｃ）のメ
モリセルと本実施例のメモリセルとの構造上の主要な相
違点は、ゲート絶縁膜の構成にある。以下、このゲート
絶縁膜の構成に焦点を絞って、本実施例の構成を説明す
る。
【００５９】本実施例のゲート絶縁膜も、ソース領域２
４を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ドレイン
領域２５を覆う第２部分（厚さ：１５ｎｍ）１３ｂ、及
びチャネル領域を覆う第３部分（厚さ：２０ｎｍ）１２
を有している。本実施例のゲート絶縁膜の第１部分１３
ａ及び第２部分１３ｂは、何れも、ゲート絶縁膜の第３
部分１３ｃよりも薄い。この点において、本実施例は、
前述の実施例と同様の構成を有している。ただし、ゲー
ト絶縁膜の第１部分１３ａが第２部分１３ｂよりも薄い
点で、本実施例の構成は前述の実施例の構成と異なって
いる。本実施例では、ゲート絶縁膜の第２部分１３ｂ
は、２層構造を有している。
４を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ドレイン
領域２５を覆う第２部分（厚さ：１５ｎｍ）１３ｂ、及
びチャネル領域を覆う第３部分（厚さ：２０ｎｍ）１２
を有している。本実施例のゲート絶縁膜の第１部分１３
ａ及び第２部分１３ｂは、何れも、ゲート絶縁膜の第３
部分１３ｃよりも薄い。この点において、本実施例は、
前述の実施例と同様の構成を有している。ただし、ゲー
ト絶縁膜の第１部分１３ａが第２部分１３ｂよりも薄い
点で、本実施例の構成は前述の実施例の構成と異なって
いる。本実施例では、ゲート絶縁膜の第２部分１３ｂ
は、２層構造を有している。
【００６０】以下に、図５（ａ）から５（ｄ）を参照し
て、本実施例のメモリセルの動作を説明する。
て、本実施例のメモリセルの動作を説明する。
【００６１】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間に容量結合によって、増
加する。制御ゲート電極１４に印加する電圧の立ち上が
り時間を１から２ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図５
（ａ）に示されるように、ソース領域２４にある電子
が、ゲート絶縁膜の第１部分１３ａ中をトンネリングし
て通り抜け、浮遊ゲート電極１７ａへ注入される。この
とき、ゲート絶縁膜の第２の部分１３ｂには、ＦＮ電流
が流れない。それは、１０ボルトの電位を制御ゲート電
極１４に与えても、第２の部分１３ｂではＦＮ電流がほ
とんど流れない厚さに、第２の部分１３ｂの厚さが設定
されているからである。浮遊ゲート電極１７ａに電子が
注入された後、制御ゲート電極１４の電位を１０ボルト
より低下させても、浮遊ゲート電極１７ａは絶縁膜に囲
まれているため、浮遊ゲート電極１７ａに注入された電
子は保持される。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間に容量結合によって、増
加する。制御ゲート電極１４に印加する電圧の立ち上が
り時間を１から２ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図５
（ａ）に示されるように、ソース領域２４にある電子
が、ゲート絶縁膜の第１部分１３ａ中をトンネリングし
て通り抜け、浮遊ゲート電極１７ａへ注入される。この
とき、ゲート絶縁膜の第２の部分１３ｂには、ＦＮ電流
が流れない。それは、１０ボルトの電位を制御ゲート電
極１４に与えても、第２の部分１３ｂではＦＮ電流がほ
とんど流れない厚さに、第２の部分１３ｂの厚さが設定
されているからである。浮遊ゲート電極１７ａに電子が
注入された後、制御ゲート電極１４の電位を１０ボルト
より低下させても、浮遊ゲート電極１７ａは絶縁膜に囲
まれているため、浮遊ゲート電極１７ａに注入された電
子は保持される。
【００６２】次に、制御ゲート電極１４の両側の浮遊ゲ
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１５ボルト、０ボ
ルト及び０ボルトの電位を与える。すると、ソース領域
２４及びドレイン領域２５に対する浮遊ゲート電極１７
ａ及び１７ｂの電位が、両方とも、ＦＮ電流発生に必要
な電位レベルに上昇する。制御ゲート電極１４に印加す
る電圧の立ち上がり時間を１から２ナノ秒とすると、オ
ーバーシュートにより、浮遊ゲート電極１７ａ及び１７
ｂの電位は、例えば、２０ボルト程度にまで上昇する。
その結果、図５（ｂ）に示されるように、ソース領域２
４及びドレイン領域２５にある電子が、ゲート絶縁膜の
第１部分及び第２部分中をトンネリングして通り抜け、
両側の浮遊ゲート電極１７ａ及び１７ｂへ注入される。
浮遊ゲート電極１７ａ及び１７ｂに電子が注入された
後、制御ゲート電極１４の電位を１５ボルトより低下さ
せても、浮遊ゲート電極は絶縁膜に囲まれているため、
注入された電子は保持される。
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１５ボルト、０ボ
ルト及び０ボルトの電位を与える。すると、ソース領域
２４及びドレイン領域２５に対する浮遊ゲート電極１７
ａ及び１７ｂの電位が、両方とも、ＦＮ電流発生に必要
な電位レベルに上昇する。制御ゲート電極１４に印加す
る電圧の立ち上がり時間を１から２ナノ秒とすると、オ
ーバーシュートにより、浮遊ゲート電極１７ａ及び１７
ｂの電位は、例えば、２０ボルト程度にまで上昇する。
その結果、図５（ｂ）に示されるように、ソース領域２
４及びドレイン領域２５にある電子が、ゲート絶縁膜の
第１部分及び第２部分中をトンネリングして通り抜け、
両側の浮遊ゲート電極１７ａ及び１７ｂへ注入される。
浮遊ゲート電極１７ａ及び１７ｂに電子が注入された
後、制御ゲート電極１４の電位を１５ボルトより低下さ
せても、浮遊ゲート電極は絶縁膜に囲まれているため、
注入された電子は保持される。
【００６３】図６は、浮遊ゲート電極１７ａ及び１７ｂ
が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電極１
４に電圧（ＶCG）との関係を示している。電圧ＶCGが第
１の電圧Ｖ１以下のときは、電荷量Ｑ（ｃ）は、電圧Ｖ
CGに比例して増加し、電圧Ｖ CGが第１の電圧Ｖ１に等し
いとき、電荷量Ｑ（ｃ）はＱ１に等しくなる。一方、電
圧ＶCGが第１の電圧Ｖ１と第２の電圧Ｖ２との間にある
とき、電荷量Ｑ（ｃ）は、電圧ＶCGに比例して増加し、
電圧ＶCGが第２の電圧Ｖ２に等しいとき、電荷量Ｑ
（ｃ）は、電圧Ｑ２に等しくなる。電圧ＶCGが第１の電
圧Ｖ１と第２の電圧Ｖ２との間にあるとき、電圧ＶCGの
増加につれて電荷量Ｑ（ｃ）が急峻に増加する。この理
由は、電圧ＶCGが第１の電圧Ｖ１未満のとき、一方の浮
遊ゲート電極に対してしか電子が注入されなかったのに
対して、電圧ＶCGが第１の電圧Ｖ１以上になると、両方
の浮遊ゲート電極に対して電子が注入されるようになる
ためである。
が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電極１
４に電圧（ＶCG）との関係を示している。電圧ＶCGが第
１の電圧Ｖ１以下のときは、電荷量Ｑ（ｃ）は、電圧Ｖ
CGに比例して増加し、電圧Ｖ CGが第１の電圧Ｖ１に等し
いとき、電荷量Ｑ（ｃ）はＱ１に等しくなる。一方、電
圧ＶCGが第１の電圧Ｖ１と第２の電圧Ｖ２との間にある
とき、電荷量Ｑ（ｃ）は、電圧ＶCGに比例して増加し、
電圧ＶCGが第２の電圧Ｖ２に等しいとき、電荷量Ｑ
（ｃ）は、電圧Ｑ２に等しくなる。電圧ＶCGが第１の電
圧Ｖ１と第２の電圧Ｖ２との間にあるとき、電圧ＶCGの
増加につれて電荷量Ｑ（ｃ）が急峻に増加する。この理
由は、電圧ＶCGが第１の電圧Ｖ１未満のとき、一方の浮
遊ゲート電極に対してしか電子が注入されなかったのに
対して、電圧ＶCGが第１の電圧Ｖ１以上になると、両方
の浮遊ゲート電極に対して電子が注入されるようになる
ためである。
【００６４】このように、本実施例のメモリセルトラン
ジスタは、一対の浮遊ゲート電極１７ａ及び１７ｂの一
方だけが電子蓄積状態になるか、それらの両方が電子蓄
積状態になるか、それらの両方が非蓄積状態になるかに
より、３つの状態を取り得る。こうして本実施例によれ
ば、３値論理のデータ”０”、”１”、及び”２”の何
れかを各メモリセルに書き込むことができる。一対の浮
遊ゲート電極１７ａ及び１７ｂの両方又は一方に電子を
注入するためには、ゲート絶縁膜の第１部分の厚さ１３
ａ、第２部分の厚さ１３ｂ、制御ゲート電極１４に与え
る電位（第１の電位及び第２の電位）の大きさを調整す
る必要がある。すなわち、第１の電位（例えば１０ボル
ト）では、一方の浮遊ゲート電極（例えば１７ａ）のみ
に電子が注入され、第２の電位（例えば１５ボルト）で
は、両方の浮遊ゲート電極１７ａ及び１７ｂに電子が注
入されるように、第１及び第２の電位並びにゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂの厚さが決定さ
れる。
ジスタは、一対の浮遊ゲート電極１７ａ及び１７ｂの一
方だけが電子蓄積状態になるか、それらの両方が電子蓄
積状態になるか、それらの両方が非蓄積状態になるかに
より、３つの状態を取り得る。こうして本実施例によれ
ば、３値論理のデータ”０”、”１”、及び”２”の何
れかを各メモリセルに書き込むことができる。一対の浮
遊ゲート電極１７ａ及び１７ｂの両方又は一方に電子を
注入するためには、ゲート絶縁膜の第１部分の厚さ１３
ａ、第２部分の厚さ１３ｂ、制御ゲート電極１４に与え
る電位（第１の電位及び第２の電位）の大きさを調整す
る必要がある。すなわち、第１の電位（例えば１０ボル
ト）では、一方の浮遊ゲート電極（例えば１７ａ）のみ
に電子が注入され、第２の電位（例えば１５ボルト）で
は、両方の浮遊ゲート電極１７ａ及び１７ｂに電子が注
入されるように、第１及び第２の電位並びにゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂの厚さが決定さ
れる。
【００６５】次に、読み出し動作を説明する。本実施例
における読みだし動作は、前述の実施例における読みだ
し動作と実質的に同様に行われる。すなわち、制御ゲー
ト電極１４、ソース領域２４及びドレイン領域２５に、
それぞれ、５ボルト、０ボルト及び１ボルトの電位を与
え、図５（ｃ）に示されるように、伝導チャネル２９を
形成する。そして、ソース領域２４及びドレイン領域２
５の間を流れる電流（ドレイン電流）の大きさを検出す
る。ドレイン電流の大きさは、図５（ｃ）に示されてい
る寄生抵抗３１ａ及び３１ｂの大小に応じて、変化す
る。より詳細に言えば、ドレイン電流は、浮遊ゲート電
極１７ａ及び１７ｂの何れもが電子を蓄積していない場
合、一方が蓄積している場合、両方が蓄積している場合
の順番で大きくなる。図７は、ドレイン電流（ＩD）と
ドレイン電圧（ＶD）との関係を示している。図７から
わかるように、ドレイン電流の大きさに応じて、データ
の”０”、”１”及び”２”が識別される。
における読みだし動作は、前述の実施例における読みだ
し動作と実質的に同様に行われる。すなわち、制御ゲー
ト電極１４、ソース領域２４及びドレイン領域２５に、
それぞれ、５ボルト、０ボルト及び１ボルトの電位を与
え、図５（ｃ）に示されるように、伝導チャネル２９を
形成する。そして、ソース領域２４及びドレイン領域２
５の間を流れる電流（ドレイン電流）の大きさを検出す
る。ドレイン電流の大きさは、図５（ｃ）に示されてい
る寄生抵抗３１ａ及び３１ｂの大小に応じて、変化す
る。より詳細に言えば、ドレイン電流は、浮遊ゲート電
極１７ａ及び１７ｂの何れもが電子を蓄積していない場
合、一方が蓄積している場合、両方が蓄積している場合
の順番で大きくなる。図７は、ドレイン電流（ＩD）と
ドレイン電圧（ＶD）との関係を示している。図７から
わかるように、ドレイン電流の大きさに応じて、データ
の”０”、”１”及び”２”が識別される。
【００６６】なお、本実施例における消去動作は、図５
（ｄ）に示されるように、前述の実施例における消去動
作と実質的に同じように実行される。ただし、浮遊ゲー
ト電極１７ａ及び１７ｂの両方から電子が放出されるよ
うにするために、制御ゲート電極１４の印加する電圧
を、例えば−１５ボルトに調整する。
（ｄ）に示されるように、前述の実施例における消去動
作と実質的に同じように実行される。ただし、浮遊ゲー
ト電極１７ａ及び１７ｂの両方から電子が放出されるよ
うにするために、制御ゲート電極１４の印加する電圧
を、例えば−１５ボルトに調整する。
【００６７】次に、図４（ａ）から（ｃ）を参照して、
上記メモリセルを製造する方法を説明する。
上記メモリセルを製造する方法を説明する。
【００６８】まず、ゲート酸化膜の第３部分１３ｃとな
る比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン基板
１１の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をＣＶＤ法にて堆積する。この酸化膜の形成は、信
頼性の観点から、熱酸化法により行うことが好ましい。
更に信頼性を向上させるために、この酸化膜の表面を窒
化してもよい。
る比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン基板
１１の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をＣＶＤ法にて堆積する。この酸化膜の形成は、信
頼性の観点から、熱酸化法により行うことが好ましい。
更に信頼性を向上させるために、この酸化膜の表面を窒
化してもよい。
【００６９】次に、フォトリソグラフィ工程及びエッチ
ング工程によって、上記多結晶シリコン膜を所定の配線
形状にパターニングして、制御ゲート電極１４を形成す
る。この多結晶シリコン膜をエッチングした後、連続し
て、制御ゲート電極１４の下方領域以外の領域に位置す
る上記酸化膜も除去する。こうして、図４（ａ）に示さ
れるように、厚い酸化膜（ゲート絶縁膜の第３部分１３
ｃ）及びその上の制御ゲート電極１４は、シリコン基板
１１のうち、メモリセルトランジスタのチャネル領域を
覆うこととなる。
ング工程によって、上記多結晶シリコン膜を所定の配線
形状にパターニングして、制御ゲート電極１４を形成す
る。この多結晶シリコン膜をエッチングした後、連続し
て、制御ゲート電極１４の下方領域以外の領域に位置す
る上記酸化膜も除去する。こうして、図４（ａ）に示さ
れるように、厚い酸化膜（ゲート絶縁膜の第３部分１３
ｃ）及びその上の制御ゲート電極１４は、シリコン基板
１１のうち、メモリセルトランジスタのチャネル領域を
覆うこととなる。
【００７０】次に、制御ゲート電極１４をマスクとし
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
【００７１】浮遊ゲート電極１７ａ及び１７ｂと制御ゲ
ート電極１４とを分離する絶縁膜を、制御ゲート電極１
４の側面に形成した後、シリコン基板１１の露出する表
面上に薄い酸化膜を形成する。この薄い酸化膜は、ゲー
ト絶縁膜の第１部分１３ａ及び第２部分１３ｂである。
ート電極１４とを分離する絶縁膜を、制御ゲート電極１
４の側面に形成した後、シリコン基板１１の露出する表
面上に薄い酸化膜を形成する。この薄い酸化膜は、ゲー
ト絶縁膜の第１部分１３ａ及び第２部分１３ｂである。
【００７２】次に、ゲート絶縁膜の第２部分１３ｂの厚
さを第１部分１３ａの厚さよりも厚くする工程を行う。
ゲート絶縁膜の第２部分１３ｂの厚さを選択的に厚くす
る方法としては、例えば、次のような方法がある。
さを第１部分１３ａの厚さよりも厚くする工程を行う。
ゲート絶縁膜の第２部分１３ｂの厚さを選択的に厚くす
る方法としては、例えば、次のような方法がある。
【００７３】（１）ゲート絶縁膜の第１部分及び第２部
分を含む領域上に、薄い絶縁膜を形成した後、ゲート絶
縁膜の第２部分上にのみ、エッチングマスクを形成す
る。この後、このエッチングマスクの覆われていない領
域に位置する上記薄い絶縁膜をエッチングすることによ
り、ゲート絶縁膜の第２部分上に上記薄い絶縁膜を残す
ことができる。その結果、ゲート絶縁膜の第２部分の厚
さは、上記薄い絶縁膜の厚さだけ、第１部分の厚さより
も厚くなる。
分を含む領域上に、薄い絶縁膜を形成した後、ゲート絶
縁膜の第２部分上にのみ、エッチングマスクを形成す
る。この後、このエッチングマスクの覆われていない領
域に位置する上記薄い絶縁膜をエッチングすることによ
り、ゲート絶縁膜の第２部分上に上記薄い絶縁膜を残す
ことができる。その結果、ゲート絶縁膜の第２部分の厚
さは、上記薄い絶縁膜の厚さだけ、第１部分の厚さより
も厚くなる。
【００７４】（２）ゲート絶縁膜の第２部分１３ｂ以外
の領域に、酸化阻止層（例えば、シリコン窒化膜からな
る層）を形成した後、熱酸化工程を行う。この熱酸化工
程によって熱酸化膜が成長し、酸化阻止層に覆われてい
ないゲート酸化膜の第２部分１３ｂの厚さが、その成長
した厚さだけ増加する。
の領域に、酸化阻止層（例えば、シリコン窒化膜からな
る層）を形成した後、熱酸化工程を行う。この熱酸化工
程によって熱酸化膜が成長し、酸化阻止層に覆われてい
ないゲート酸化膜の第２部分１３ｂの厚さが、その成長
した厚さだけ増加する。
【００７５】上記何れかの方法によって、ゲート絶縁膜
の第２部分１３ｂの厚さを第１部分１３ａの厚さよりも
増加させた後、ＣＶＤ法にて、ゲート絶縁膜の第１及び
第２部分を覆うように多結晶シリコン膜をシリコン基板
１１上に堆積する。次に、異方性の高いエッチング技術
によって、マスクを用いずに、この多結晶シリコン膜を
その上面からエッチングすることにより、制御ゲート電
極１４の側方部以外の領域に位置する多結晶シリコン膜
を除去し、それによって、サイドウォール型の浮遊ゲー
ト電極１７ａ及び１７ｂを制御ゲート電極１４の側方に
形成する（図４（ｂ））。
の第２部分１３ｂの厚さを第１部分１３ａの厚さよりも
増加させた後、ＣＶＤ法にて、ゲート絶縁膜の第１及び
第２部分を覆うように多結晶シリコン膜をシリコン基板
１１上に堆積する。次に、異方性の高いエッチング技術
によって、マスクを用いずに、この多結晶シリコン膜を
その上面からエッチングすることにより、制御ゲート電
極１４の側方部以外の領域に位置する多結晶シリコン膜
を除去し、それによって、サイドウォール型の浮遊ゲー
ト電極１７ａ及び１７ｂを制御ゲート電極１４の側方に
形成する（図４（ｂ））。
【００７６】この後、通常の技術を用いて、層間絶縁膜
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
４（ｃ）に示される構造が得られる。
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
４（ｃ）に示される構造が得られる。
【００７７】（実施例３）以下に、図１０を参照して、
本発明による更に他の側壁蓄積型不揮発性メモリセルを
説明する。図１０は、このメモリセルの断面構造を示し
ている。図１０においては、図１（ｃ）のメモリセルの
各構成要素との同様の構成要素に、同一の参照番号が付
与されている。図１（ｃ）のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、制御ゲート電極
と浮遊ゲート電極の間に設けられた絶縁膜の構成にあ
る。以下、この絶縁膜の構成に焦点を絞って、本実施例
の構成を説明する。
本発明による更に他の側壁蓄積型不揮発性メモリセルを
説明する。図１０は、このメモリセルの断面構造を示し
ている。図１０においては、図１（ｃ）のメモリセルの
各構成要素との同様の構成要素に、同一の参照番号が付
与されている。図１（ｃ）のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、制御ゲート電極
と浮遊ゲート電極の間に設けられた絶縁膜の構成にあ
る。以下、この絶縁膜の構成に焦点を絞って、本実施例
の構成を説明する。
【００７８】第１浮遊ゲート電極１７ａと制御ゲート電
極１４との間に設けられている絶縁膜の厚さは、１７．
５ｎｍである。一方、第２浮遊ゲート電極１７ｂと制御
ゲート電極１４との間に設けられている絶縁膜の厚さ
は、１５ｎｍである。第１浮遊ゲート電極１７ａと制御
ゲート電極１４との間に設けられている絶縁膜は、２層
構造を有しており、２層目は、制御ゲート電極の左側に
設けられた絶縁性サイドウォール（厚さ：２．５ｎｍ）
２２である。制御ゲート電極１４の側にだけ絶縁性サイ
ドウォール２２を形成するためには、まず、公知の方法
により制御ゲート電極１４の両側に絶縁性サイドウォー
ルを形成した後、右側のサイドウォールを露出させるパ
ターンのフォトレジストを用いて、右側のサイドウォー
ルを選択的にエッチングすればよい。この選択的なエッ
チングを制御性良く行うためには、制御ゲート電極１４
を直接に覆っている絶縁膜１２の材料とは異なる材料か
ら絶縁性サイドウォール２２を形成することが好まし
い。
極１４との間に設けられている絶縁膜の厚さは、１７．
５ｎｍである。一方、第２浮遊ゲート電極１７ｂと制御
ゲート電極１４との間に設けられている絶縁膜の厚さ
は、１５ｎｍである。第１浮遊ゲート電極１７ａと制御
ゲート電極１４との間に設けられている絶縁膜は、２層
構造を有しており、２層目は、制御ゲート電極の左側に
設けられた絶縁性サイドウォール（厚さ：２．５ｎｍ）
２２である。制御ゲート電極１４の側にだけ絶縁性サイ
ドウォール２２を形成するためには、まず、公知の方法
により制御ゲート電極１４の両側に絶縁性サイドウォー
ルを形成した後、右側のサイドウォールを露出させるパ
ターンのフォトレジストを用いて、右側のサイドウォー
ルを選択的にエッチングすればよい。この選択的なエッ
チングを制御性良く行うためには、制御ゲート電極１４
を直接に覆っている絶縁膜１２の材料とは異なる材料か
ら絶縁性サイドウォール２２を形成することが好まし
い。
【００７９】上記構成によれば、第１浮遊ゲート電極１
７ａと制御ゲート電極１４との間の容量結合の程度は、
第２浮遊ゲート電極１７ｂと制御ゲート電極１４との間
の容量結合の程度と異なることとなる。従って、ある電
位が制御ゲート電極１４に与えられたとき、第１浮遊ゲ
ート電極１７ａの電位と第２浮遊ゲート電極１７ｂの電
位とは、異なる値を示す。このことは、データ書き込み
時において、第１浮遊ゲート電極１７ａとソース領域２
４との間に位置するゲート絶縁膜１３の第１部分１３ａ
に印加される電圧が、第２浮遊ゲート電極１７ａとドレ
イン領域２５との間に位置するゲート絶縁膜１３の第１
部分１３ｂに印加される電圧は異なることを意味する。
この点において、本実施例は、第１の実施例と異なって
いる。
７ａと制御ゲート電極１４との間の容量結合の程度は、
第２浮遊ゲート電極１７ｂと制御ゲート電極１４との間
の容量結合の程度と異なることとなる。従って、ある電
位が制御ゲート電極１４に与えられたとき、第１浮遊ゲ
ート電極１７ａの電位と第２浮遊ゲート電極１７ｂの電
位とは、異なる値を示す。このことは、データ書き込み
時において、第１浮遊ゲート電極１７ａとソース領域２
４との間に位置するゲート絶縁膜１３の第１部分１３ａ
に印加される電圧が、第２浮遊ゲート電極１７ａとドレ
イン領域２５との間に位置するゲート絶縁膜１３の第１
部分１３ｂに印加される電圧は異なることを意味する。
この点において、本実施例は、第１の実施例と異なって
いる。
【００８０】次に、本実施例の不揮発性メモリセルの書
き込み動作を説明する。制御ゲート電極１４、ソース領
域２４（ソース電極２０Ｓ）及びドレイン領域２５（ド
レイン電極２０Ｄ）に、それぞれ、１０ボルト、０ボル
ト及び０ボルトの電位を与える。すると、浮遊ゲート電
極１７ａ及び１７ｂの電位は、制御ゲート電極１４との
間に容量結合によって増加する。その結果、ソース領域
２４にある電子が、ゲート絶縁膜の第１部分１３ａ中を
トンネリングして通り抜け、浮遊ゲート電極１７ａへ注
入される。このとき、ゲート絶縁膜の第２の部分１３ｂ
には、ＦＮ電流が流れない。それは、１０ボルトの電位
を制御ゲート電極１４に与えても、浮遊ゲート電極１７
ｂの電位上昇の程度が相対的に小さく、そのため、ＦＮ
電流がほとんど流れない大きさの電圧が第２の部分１３
ｂに印加されることとなるからである。浮遊ゲート電極
１７ａに電子が注入された後、制御ゲート電極１４の電
位を１０ボルトより低下させても、浮遊ゲート電極１７
ａは絶縁膜に囲まれているため、浮遊ゲート電極１７ａ
に注入された電子は保持される。
き込み動作を説明する。制御ゲート電極１４、ソース領
域２４（ソース電極２０Ｓ）及びドレイン領域２５（ド
レイン電極２０Ｄ）に、それぞれ、１０ボルト、０ボル
ト及び０ボルトの電位を与える。すると、浮遊ゲート電
極１７ａ及び１７ｂの電位は、制御ゲート電極１４との
間に容量結合によって増加する。その結果、ソース領域
２４にある電子が、ゲート絶縁膜の第１部分１３ａ中を
トンネリングして通り抜け、浮遊ゲート電極１７ａへ注
入される。このとき、ゲート絶縁膜の第２の部分１３ｂ
には、ＦＮ電流が流れない。それは、１０ボルトの電位
を制御ゲート電極１４に与えても、浮遊ゲート電極１７
ｂの電位上昇の程度が相対的に小さく、そのため、ＦＮ
電流がほとんど流れない大きさの電圧が第２の部分１３
ｂに印加されることとなるからである。浮遊ゲート電極
１７ａに電子が注入された後、制御ゲート電極１４の電
位を１０ボルトより低下させても、浮遊ゲート電極１７
ａは絶縁膜に囲まれているため、浮遊ゲート電極１７ａ
に注入された電子は保持される。
【００８１】次に、制御ゲート電極１４の両側の浮遊ゲ
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１５ボルト、０ボ
ルト及び０ボルトの電位を与える。すると、ソース領域
２４及びドレイン領域２５に対する浮遊ゲート電極１７
ａ及び１７ｂの電位が、両方とも、ＦＮ電流発生に必要
な電位レベルに上昇する。その結果、ソース領域２４及
びドレイン領域２５にある電子が、ゲート絶縁膜の第１
部分及び第２部分中をトンネリングして通り抜け、両側
の浮遊ゲート電極１７ａ及び１７ｂへ注入される。浮遊
ゲート電極１７ａ及び１７ｂに電子が注入された後、制
御ゲート電極１４の電位を１５ボルトより低下させて
も、浮遊ゲート電極は絶縁膜に囲まれているため、注入
された電子は保持される。
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１５ボルト、０ボ
ルト及び０ボルトの電位を与える。すると、ソース領域
２４及びドレイン領域２５に対する浮遊ゲート電極１７
ａ及び１７ｂの電位が、両方とも、ＦＮ電流発生に必要
な電位レベルに上昇する。その結果、ソース領域２４及
びドレイン領域２５にある電子が、ゲート絶縁膜の第１
部分及び第２部分中をトンネリングして通り抜け、両側
の浮遊ゲート電極１７ａ及び１７ｂへ注入される。浮遊
ゲート電極１７ａ及び１７ｂに電子が注入された後、制
御ゲート電極１４の電位を１５ボルトより低下させて
も、浮遊ゲート電極は絶縁膜に囲まれているため、注入
された電子は保持される。
【００８２】このように、本実施例のメモリセルトラン
ジスタは、前述の実施例と同様に、一対の浮遊ゲート電
極１７ａ及び１７ｂの一方だけが電子蓄積状態になる
か、それらの両方が電子蓄積状態になるか、それらの両
方が非蓄積状態になるかにより、３つの状態を取り得
る。こうして本実施例によれば、３値論理のデータ”
０”、”１”、及び”２”の何れかを各メモリセルに書
き込むことができる。
ジスタは、前述の実施例と同様に、一対の浮遊ゲート電
極１７ａ及び１７ｂの一方だけが電子蓄積状態になる
か、それらの両方が電子蓄積状態になるか、それらの両
方が非蓄積状態になるかにより、３つの状態を取り得
る。こうして本実施例によれば、３値論理のデータ”
０”、”１”、及び”２”の何れかを各メモリセルに書
き込むことができる。
【００８３】本実施例における読みだし動作は、前述の
実施例における読みだし動作（図５（ａ）から図５
（ｄ）参照）と実質的に同様に行われる。また、本実施
例における消去動作も、前述の実施例における消去動作
と実質的に同じように実行される。
実施例における読みだし動作（図５（ａ）から図５
（ｄ）参照）と実質的に同様に行われる。また、本実施
例における消去動作も、前述の実施例における消去動作
と実質的に同じように実行される。
【００８４】本実施例のメモリセルを製造する方法と、
第１の実施例のメモリセルを製造する方法とを比較した
場合、相違するのは、本実施例のメモリセルを製造する
方法が、第１及び第２浮遊ゲート電極１７ａ及び１７ｂ
を形成する工程の前に、ソース側の絶縁膜の厚さだけ
を、選択的に、厚くする工程を有していることにある。
第１の実施例のメモリセルを製造する方法とを比較した
場合、相違するのは、本実施例のメモリセルを製造する
方法が、第１及び第２浮遊ゲート電極１７ａ及び１７ｂ
を形成する工程の前に、ソース側の絶縁膜の厚さだけ
を、選択的に、厚くする工程を有していることにある。
【００８５】本実施例では、制御ゲート電極１４と第１
浮遊ゲート電極１７ａとを容量結合する絶縁膜の厚さ
と、制御ゲート電極１４と第２浮遊ゲート電極１７ｂと
を容量結合する絶縁膜の厚さと、相互に異なるようにし
ている。そのことにより、制御ゲート電極１４と第１浮
遊ゲート電極１７ａとの間の容量結合の程度と、制御ゲ
ート電極１４と第１浮遊ゲート電極１７ａとの間の容量
結合の程度とを異なるものとしている。
浮遊ゲート電極１７ａとを容量結合する絶縁膜の厚さ
と、制御ゲート電極１４と第２浮遊ゲート電極１７ｂと
を容量結合する絶縁膜の厚さと、相互に異なるようにし
ている。そのことにより、制御ゲート電極１４と第１浮
遊ゲート電極１７ａとの間の容量結合の程度と、制御ゲ
ート電極１４と第１浮遊ゲート電極１７ａとの間の容量
結合の程度とを異なるものとしている。
【００８６】制御ゲート電極１４と第１浮遊ゲート電極
１７ａとの間の容量結合の程度と、制御ゲート電極１４
と第１浮遊ゲート電極１７ａとの間の容量結合の程度と
を異なるものとするためには、絶縁膜の厚さを異らなし
める他に、左右の絶縁膜の誘電率を変化させてもよい。
１７ａとの間の容量結合の程度と、制御ゲート電極１４
と第１浮遊ゲート電極１７ａとの間の容量結合の程度と
を異なるものとするためには、絶縁膜の厚さを異らなし
める他に、左右の絶縁膜の誘電率を変化させてもよい。
【００８７】（実施例４）図１１（ｄ）は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【００８８】このメモリセルは、ｐ型シリコン基板１１
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
【００８９】シリコン基板１１上には、第１ゲート絶縁
膜が設けられている。この第１ゲート絶縁膜は、ソース
領域２４を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ド
レイン領域２５を覆う第２部分（厚さ：１０ｎｍ）１３
ｂ、及びチャネル領域を覆う第３部分（厚さ：２０ｎ
ｍ）１２を有している。本実施例では、第１ゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂは、相互に等し
い厚さを有している。第１ゲート絶縁膜の第１部分１３
ａ及び第２部分１３ｂの厚さは、ファウラーノードハイ
ム電流（ＦＮ電流）が流れ得る厚さ（約５ｎｍ）以上の
厚さであればよい。 第１ゲート絶縁膜の第１部分１３
ａ上には、第１浮遊ゲート電極１７ａが設けられ、第１
ゲート絶縁膜の第２部分１３ｂ上には第２浮遊ゲート電
極１７ｂが設けられている。また、第１ゲート絶縁膜の
第３部分１３ｃ上には、制御ゲート電極１４が設けられ
ている。制御ゲート電極１４は、絶縁膜によって、第１
及び第２浮遊ゲート電極１７ａ及び１７ｂから電気的に
絶縁されている。制御ゲート電極１４、浮遊ゲート電極
１７ａ及び１７ｂは、典型的には多結晶シリコンやポリ
サイド等から形成され得る。
膜が設けられている。この第１ゲート絶縁膜は、ソース
領域２４を覆う第１部分（厚さ：１０ｎｍ）１３ａ、ド
レイン領域２５を覆う第２部分（厚さ：１０ｎｍ）１３
ｂ、及びチャネル領域を覆う第３部分（厚さ：２０ｎ
ｍ）１２を有している。本実施例では、第１ゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂは、相互に等し
い厚さを有している。第１ゲート絶縁膜の第１部分１３
ａ及び第２部分１３ｂの厚さは、ファウラーノードハイ
ム電流（ＦＮ電流）が流れ得る厚さ（約５ｎｍ）以上の
厚さであればよい。 第１ゲート絶縁膜の第１部分１３
ａ上には、第１浮遊ゲート電極１７ａが設けられ、第１
ゲート絶縁膜の第２部分１３ｂ上には第２浮遊ゲート電
極１７ｂが設けられている。また、第１ゲート絶縁膜の
第３部分１３ｃ上には、制御ゲート電極１４が設けられ
ている。制御ゲート電極１４は、絶縁膜によって、第１
及び第２浮遊ゲート電極１７ａ及び１７ｂから電気的に
絶縁されている。制御ゲート電極１４、浮遊ゲート電極
１７ａ及び１７ｂは、典型的には多結晶シリコンやポリ
サイド等から形成され得る。
【００９０】本実施例の制御ゲート電極１４のゲート長
（チャネル長方向に沿って測定した長さ）は約０．２５
μｍであり、ゲート幅（チャネル長方向に垂直な方向沿
って測定した長さ）は約２μｍである。また、浮遊ゲー
ト電極１７ａ及び１７ｂのゲート長は、約０．１から
０．１５μｍであり、ゲート幅は制御ゲート電極１４の
ゲート幅に等しい。
（チャネル長方向に沿って測定した長さ）は約０．２５
μｍであり、ゲート幅（チャネル長方向に垂直な方向沿
って測定した長さ）は約２μｍである。また、浮遊ゲー
ト電極１７ａ及び１７ｂのゲート長は、約０．１から
０．１５μｍであり、ゲート幅は制御ゲート電極１４の
ゲート幅に等しい。
【００９１】本実施例のメモリセルは、更に、第１浮遊
ゲート電極１７ａ及び第２浮遊ゲート電極１７ｂを覆う
第２ゲート絶縁膜を有している。この第２ゲート絶縁膜
は、第１浮遊ゲート電極１７ａを覆う第１部分（厚さ：
１２．５ｎｍ）１３０ａと第２浮遊ゲート電極１７ｂを
覆う第２部分（厚さ：１２．５ｎｍ）１３０ｂとに分割
されている。更に、第２ゲート絶縁膜の第１部分１３０
ａ上には、第３の浮遊ゲート電極１７ｃが設けられてお
り、第２ゲート絶縁膜の第２部分１３０ｂ上には、第４
浮遊ゲート電極第１７ｄが設けられている。
ゲート電極１７ａ及び第２浮遊ゲート電極１７ｂを覆う
第２ゲート絶縁膜を有している。この第２ゲート絶縁膜
は、第１浮遊ゲート電極１７ａを覆う第１部分（厚さ：
１２．５ｎｍ）１３０ａと第２浮遊ゲート電極１７ｂを
覆う第２部分（厚さ：１２．５ｎｍ）１３０ｂとに分割
されている。更に、第２ゲート絶縁膜の第１部分１３０
ａ上には、第３の浮遊ゲート電極１７ｃが設けられてお
り、第２ゲート絶縁膜の第２部分１３０ｂ上には、第４
浮遊ゲート電極第１７ｄが設けられている。
【００９２】なお、第３及び第４浮遊ゲート電極１７ｃ
及び１７ｄは、第２ゲート絶縁膜の第３部分１３０ｃ及
び絶縁膜１２によって、制御ゲート電極１４に容量結合
されている。第２及び第３の浮遊ゲート電極１７ｃ及び
１７ｄも、典型的には多結晶シリコン等から形成され得
る。
及び１７ｄは、第２ゲート絶縁膜の第３部分１３０ｃ及
び絶縁膜１２によって、制御ゲート電極１４に容量結合
されている。第２及び第３の浮遊ゲート電極１７ｃ及び
１７ｄも、典型的には多結晶シリコン等から形成され得
る。
【００９３】第１ゲート絶縁膜の第３部分１３ｃの厚さ
は、第１ゲート絶縁膜の第１部分１３ａと第２ゲート絶
縁膜の第１部分１３０ａの合計厚さよりも厚ければよ
い。
は、第１ゲート絶縁膜の第１部分１３ａと第２ゲート絶
縁膜の第１部分１３０ａの合計厚さよりも厚ければよ
い。
【００９４】図１１（ｄ）に示されるように、本メモリ
セルはシリコン基板１１上に形成された層間絶縁膜１８
によって覆われている。層間絶縁膜１８中には、ソース
領域２４及びドレイン領域２５に到達するコンタクトホ
ールが設けられている。また、基板１１上には、コンタ
クトホールを介してソース領域２４にコンタクトするソ
ース電極２０Ｓと、ドレイン領域２５にコンタクトする
ドレイン電極２０Ｄが設けられている。
セルはシリコン基板１１上に形成された層間絶縁膜１８
によって覆われている。層間絶縁膜１８中には、ソース
領域２４及びドレイン領域２５に到達するコンタクトホ
ールが設けられている。また、基板１１上には、コンタ
クトホールを介してソース領域２４にコンタクトするソ
ース電極２０Ｓと、ドレイン領域２５にコンタクトする
ドレイン電極２０Ｄが設けられている。
【００９５】次に、図１１（ａ）から（ｄ）を参照し
て、上記メモリセルを製造する方法を説明する。
て、上記メモリセルを製造する方法を説明する。
【００９６】まず、第１ゲート酸化膜の第３部分１３ｃ
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（ゲート絶縁膜の第３部分１３ｃ）及びその上
の制御ゲート電極１４は、図１１（ａ）に示されるよう
に、シリコン基板１１のうち、メモリセルトランジスタ
のチャネル領域を覆うこととなる。
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（ゲート絶縁膜の第３部分１３ｃ）及びその上
の制御ゲート電極１４は、図１１（ａ）に示されるよう
に、シリコン基板１１のうち、メモリセルトランジスタ
のチャネル領域を覆うこととなる。
【００９７】次に、制御ゲート電極１４をマスクとし
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
【００９８】浮遊ゲート電極１７ａ及び１７ｂと制御ゲ
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）１
２を、制御ゲート電極１４の側面及び上面に形成した
後、シリコン基板１１の露出する表面上に薄い酸化膜
（厚さ：１０ｎｍ）を形成する。この薄い酸化膜は、第
１ゲート絶縁膜の第１部分１３ａ及び第２部分１３ｂで
ある。
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）１
２を、制御ゲート電極１４の側面及び上面に形成した
後、シリコン基板１１の露出する表面上に薄い酸化膜
（厚さ：１０ｎｍ）を形成する。この薄い酸化膜は、第
１ゲート絶縁膜の第１部分１３ａ及び第２部分１３ｂで
ある。
【００９９】この後、ＣＶＤ法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１１（ｂ））。
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１１（ｂ））。
【０１００】次に、ＣＶＤ法にて、第２のゲート絶縁膜
となるべき酸化膜をシリコン基板１１上に堆積した後、
さらに、ＣＶＤ法にて、多結晶シリコン膜をシリコン基
板１１上に堆積する。このあと、異方性の高いエッチン
グ技術によって、マスクを用いずに、この多結晶シリコ
ン膜をその上面からエッチングすることにより、制御ゲ
ート電極１４の側方部以外の領域に位置する多結晶シリ
コン膜を除去し、それによって、サイドウォール型の第
３及び第４浮遊ゲート電極１７ａ及び１７ｂを制御ゲー
ト電極１４の側方に形成する（図１１（ｄ））。
となるべき酸化膜をシリコン基板１１上に堆積した後、
さらに、ＣＶＤ法にて、多結晶シリコン膜をシリコン基
板１１上に堆積する。このあと、異方性の高いエッチン
グ技術によって、マスクを用いずに、この多結晶シリコ
ン膜をその上面からエッチングすることにより、制御ゲ
ート電極１４の側方部以外の領域に位置する多結晶シリ
コン膜を除去し、それによって、サイドウォール型の第
３及び第４浮遊ゲート電極１７ａ及び１７ｂを制御ゲー
ト電極１４の側方に形成する（図１１（ｄ））。
【０１０１】この後、通常の技術を用いて、層間絶縁膜
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１１（ｄ）に示される構造が得られる。
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１１（ｄ）に示される構造が得られる。
【０１０２】以下に、図１２（ａ）及び図１２（ｂ）を
参照して、本メモリセルの動作を説明する。
参照して、本メモリセルの動作を説明する。
【０１０３】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、ソース領域２４及びドレイン領域２５に対
する制御ゲート電極１４の電位が１０ボルトに上昇す
る。浮遊ゲート電極１７ａ及び１７ｂの電位は、制御ゲ
ート電極１４との間の容量結合によって、ＦＮ電流発生
に必要なレベルに増加する。その結果、図１２（ａ）に
示されるように、ソース領域２４及びドレイン領域２５
にある電子が、それぞれ、ゲート絶縁膜の第１及び第２
部分中をトンネリングして通り抜け、制御ゲート電極１
４の両側にある浮遊ゲート電極１７ａ及び１７ｂへ注入
される。浮遊ゲート電極１７ａ及び１７ｂに電子が注入
された後、制御ゲート電極１４の電位を１０ボルトより
低下させても、浮遊ゲート電極１７ａ及び１７ｂの各々
は絶縁膜に囲まれているため、注入された電子は浮遊ゲ
ート電極１７ａ及び１７ｂ中に保持される。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、ソース領域２４及びドレイン領域２５に対
する制御ゲート電極１４の電位が１０ボルトに上昇す
る。浮遊ゲート電極１７ａ及び１７ｂの電位は、制御ゲ
ート電極１４との間の容量結合によって、ＦＮ電流発生
に必要なレベルに増加する。その結果、図１２（ａ）に
示されるように、ソース領域２４及びドレイン領域２５
にある電子が、それぞれ、ゲート絶縁膜の第１及び第２
部分中をトンネリングして通り抜け、制御ゲート電極１
４の両側にある浮遊ゲート電極１７ａ及び１７ｂへ注入
される。浮遊ゲート電極１７ａ及び１７ｂに電子が注入
された後、制御ゲート電極１４の電位を１０ボルトより
低下させても、浮遊ゲート電極１７ａ及び１７ｂの各々
は絶縁膜に囲まれているため、注入された電子は浮遊ゲ
ート電極１７ａ及び１７ｂ中に保持される。
【０１０４】複数のメモリセルのうち、特定のメモリセ
ルの制御ゲート電極１４に対して、選択的に１０ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極１４に対しては、０ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極１７ａ及
び１７ｂのみに電子を蓄積させることができる。
ルの制御ゲート電極１４に対して、選択的に１０ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極１４に対しては、０ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極１７ａ及
び１７ｂのみに電子を蓄積させることができる。
【０１０５】次に、制御ゲート電極１４、ソース領域２
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１２．５ボルト、０ボル
ト及び０ボルトの電位を与える。すると、ソース領域２
４及びドレイン領域２５に対する制御ゲート電極１４の
電位が１２．５ボルトに上昇する。浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄの電位は、制御ゲート電
極１４との間の容量結合によって、上昇し、それによっ
て、第１ゲート絶縁膜及び第２ゲート絶縁膜にＦＮ電流
を発生させるに必要なレベルに増加する。その結果、図
１２（ｂ）に示されるように、ソース領域２４及びドレ
イン領域２５にある電子が、それぞれ、第１ゲート絶縁
膜の第１及び第２部分中をトンネリングして通り抜け、
制御ゲート電極１４の両側にある浮遊ゲート電極１７ａ
及び１７ｂへ注入された後、更に、第２ゲート絶縁膜の
第１及び第２部分１３０ａ及び１３０ｂ中をトンネリン
グして通り抜け、第３及び第４の浮遊ゲート電極１７ｃ
及び１７ｄへ注入される。
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１２．５ボルト、０ボル
ト及び０ボルトの電位を与える。すると、ソース領域２
４及びドレイン領域２５に対する制御ゲート電極１４の
電位が１２．５ボルトに上昇する。浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄの電位は、制御ゲート電
極１４との間の容量結合によって、上昇し、それによっ
て、第１ゲート絶縁膜及び第２ゲート絶縁膜にＦＮ電流
を発生させるに必要なレベルに増加する。その結果、図
１２（ｂ）に示されるように、ソース領域２４及びドレ
イン領域２５にある電子が、それぞれ、第１ゲート絶縁
膜の第１及び第２部分中をトンネリングして通り抜け、
制御ゲート電極１４の両側にある浮遊ゲート電極１７ａ
及び１７ｂへ注入された後、更に、第２ゲート絶縁膜の
第１及び第２部分１３０ａ及び１３０ｂ中をトンネリン
グして通り抜け、第３及び第４の浮遊ゲート電極１７ｃ
及び１７ｄへ注入される。
【０１０６】本実施例のメモリセルは、第１ゲート絶縁
膜の第３部分１３ｃの厚さは、第１ゲート絶縁膜の第１
部分の厚さ１３ａ（または第２部分の厚さ１３ｂ）と第
２ゲート絶縁膜の第１部分の厚さ１３０ａ（または第２
部分の厚さ１３０ｂ）の総和よりも厚くなるように製造
されている。
膜の第３部分１３ｃの厚さは、第１ゲート絶縁膜の第１
部分の厚さ１３ａ（または第２部分の厚さ１３ｂ）と第
２ゲート絶縁膜の第１部分の厚さ１３０ａ（または第２
部分の厚さ１３０ｂ）の総和よりも厚くなるように製造
されている。
【０１０７】浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及
び１７ｄに電子が注入された後、制御ゲート電極１４の
電位を１０ボルトより低下させても、浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの各々は絶縁膜に囲ま
れているため、注入された電子は浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄ中に保持される。
び１７ｄに電子が注入された後、制御ゲート電極１４の
電位を１０ボルトより低下させても、浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの各々は絶縁膜に囲ま
れているため、注入された電子は浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄ中に保持される。
【０１０８】このように、本実施例のメモリセルトラン
ジスタは、一対の浮遊ゲート電極１７ａ及び１７ｂが電
子蓄積状態になるか、または、一対の浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄが電子蓄積状態になる
か、それらの両方が非蓄積状態になるかにより、３つの
状態を取り得る。こうして本実施例によれば、３値論理
のデータ”０”、”１”、及び”２”の何れかを各メモ
リセルに書き込むことができる。
ジスタは、一対の浮遊ゲート電極１７ａ及び１７ｂが電
子蓄積状態になるか、または、一対の浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄが電子蓄積状態になる
か、それらの両方が非蓄積状態になるかにより、３つの
状態を取り得る。こうして本実施例によれば、３値論理
のデータ”０”、”１”、及び”２”の何れかを各メモ
リセルに書き込むことができる。
【０１０９】本実施例のメモリセルについて、蓄積電荷
と印加電圧との間の関係は、図６に示されるような関係
と同様であり。ドレイン電流とドレイン電圧との間の関
係は、図７に示され関係と同様である。こうして、本実
施例における読みだし動作は、前述の実施例における読
みだし動作と実質的に同様に行われる。また、本実施例
における消去動作も、前述の実施例における消去動作と
実質的に同じように実行される。
と印加電圧との間の関係は、図６に示されるような関係
と同様であり。ドレイン電流とドレイン電圧との間の関
係は、図７に示され関係と同様である。こうして、本実
施例における読みだし動作は、前述の実施例における読
みだし動作と実質的に同様に行われる。また、本実施例
における消去動作も、前述の実施例における消去動作と
実質的に同じように実行される。
【０１１０】（実施例５）以下に、図１３を参照して、
本発明による他の側壁蓄積型不揮発性メモリセルを説明
する。図１３は、このメモリセルの断面構造を示してい
る。図１３においては、図１１（ｄ）のメモリセルの各
構成要素との同様の構成要素に、同一の参照番号が付与
されている。図１１（ｄ）のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、第１及び第２の
ゲート絶縁膜の構成にある。以下、これらのゲート絶縁
膜の構成に焦点を絞って、本実施例の構成を説明する。
本発明による他の側壁蓄積型不揮発性メモリセルを説明
する。図１３は、このメモリセルの断面構造を示してい
る。図１３においては、図１１（ｄ）のメモリセルの各
構成要素との同様の構成要素に、同一の参照番号が付与
されている。図１１（ｄ）のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、第１及び第２の
ゲート絶縁膜の構成にある。以下、これらのゲート絶縁
膜の構成に焦点を絞って、本実施例の構成を説明する。
【０１１１】本実施例の第１ゲート絶縁膜は、図１１
（ｄ）のメモリセルと同様に、ソース領域２４を覆う第
１部分（厚さ：１０ｎｍ）１３ａ、ドレイン領域２５を
覆う第２部分（厚さ：１２．５ｎｍ）１３ｂ、及びチャ
ネル領域を覆う第３部分（厚さ：２０ｎｍ）１２を有し
ている。また、本実施例の第１ゲート絶縁膜の第１部分
１３ａ及び第２部分１３ｂは、何れも、第１ゲート絶縁
膜の第３部分１３ｃよりも薄い。この点において、本実
施例は、前述の実施例と同様の構成を有している。しか
し、本メモリセルでは、第１ゲート絶縁膜の第１部分１
３ａが第２部分１３ｂよりも薄い点で、本実施例の構成
は前述の実施例の構成と異なっている。本実施例の第１
ゲート絶縁膜の第２部分１３ｂは、２層構造を有してい
る。
（ｄ）のメモリセルと同様に、ソース領域２４を覆う第
１部分（厚さ：１０ｎｍ）１３ａ、ドレイン領域２５を
覆う第２部分（厚さ：１２．５ｎｍ）１３ｂ、及びチャ
ネル領域を覆う第３部分（厚さ：２０ｎｍ）１２を有し
ている。また、本実施例の第１ゲート絶縁膜の第１部分
１３ａ及び第２部分１３ｂは、何れも、第１ゲート絶縁
膜の第３部分１３ｃよりも薄い。この点において、本実
施例は、前述の実施例と同様の構成を有している。しか
し、本メモリセルでは、第１ゲート絶縁膜の第１部分１
３ａが第２部分１３ｂよりも薄い点で、本実施例の構成
は前述の実施例の構成と異なっている。本実施例の第１
ゲート絶縁膜の第２部分１３ｂは、２層構造を有してい
る。
【０１１２】また、本実施例の第２ゲート絶縁膜は、第
１浮遊ゲート電極を覆う第１部分（厚さ：１７．５ｎ
ｍ）及び第２浮遊ゲート電極を覆う第２部分（厚さ：１
５ｎｍ）を有しているが、第１部分の厚さは、第２部分
の厚さよりも厚い。第２ゲート絶縁膜の第１部分は、２
層構造を有している。
１浮遊ゲート電極を覆う第１部分（厚さ：１７．５ｎ
ｍ）及び第２浮遊ゲート電極を覆う第２部分（厚さ：１
５ｎｍ）を有しているが、第１部分の厚さは、第２部分
の厚さよりも厚い。第２ゲート絶縁膜の第１部分は、２
層構造を有している。
【０１１３】以下に、図１４（ａ）、（ｂ）、図１５
（ａ）から（ｃ）を参照して、本メモリセルの動作を説
明する。
（ａ）から（ｃ）を参照して、本メモリセルの動作を説
明する。
【０１１４】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及
び１７ｄの電位は、制御ゲート電極１４との間に容量結
合によって、増加する。制御ゲート電極１４に印加する
電圧の立ち上がり時間を１から２ナノ秒とすると、オー
バーシュートにより、浮遊ゲート電極１７ａ、１７ｂ、
１７ｃ及び１７ｄの電位は、例えば、１５ボルト程度に
まで上昇する。その結果、図１４（ａ）に示されるよう
に、ソース領域２４にある電子が、第１ゲート絶縁膜の
第１部分１３ａ中をトンネリングして通り抜け、浮遊ゲ
ート電極１７ａへ注入される。このとき、第１ゲート絶
縁膜の第２の部分１３ｂには、ＦＮ電流が流れない。そ
れは、１０ボルトの電位を制御ゲート電極１４に与えて
も、第２の部分１３ｂではＦＮ電流がほとんど流れない
厚さに、第２の部分１３ｂの厚さが設定されているから
である。浮遊ゲート電極１７ａに電子が注入された後、
制御ゲート電極１４の電位を１０ボルトより低下させて
も、浮遊ゲート電極１７ａは絶縁膜に囲まれているた
め、浮遊ゲート電極１７ａに注入された電子は保持され
る。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及
び１７ｄの電位は、制御ゲート電極１４との間に容量結
合によって、増加する。制御ゲート電極１４に印加する
電圧の立ち上がり時間を１から２ナノ秒とすると、オー
バーシュートにより、浮遊ゲート電極１７ａ、１７ｂ、
１７ｃ及び１７ｄの電位は、例えば、１５ボルト程度に
まで上昇する。その結果、図１４（ａ）に示されるよう
に、ソース領域２４にある電子が、第１ゲート絶縁膜の
第１部分１３ａ中をトンネリングして通り抜け、浮遊ゲ
ート電極１７ａへ注入される。このとき、第１ゲート絶
縁膜の第２の部分１３ｂには、ＦＮ電流が流れない。そ
れは、１０ボルトの電位を制御ゲート電極１４に与えて
も、第２の部分１３ｂではＦＮ電流がほとんど流れない
厚さに、第２の部分１３ｂの厚さが設定されているから
である。浮遊ゲート電極１７ａに電子が注入された後、
制御ゲート電極１４の電位を１０ボルトより低下させて
も、浮遊ゲート電極１７ａは絶縁膜に囲まれているた
め、浮遊ゲート電極１７ａに注入された電子は保持され
る。
【０１１５】次に、制御ゲート電極１４の両側の浮遊ゲ
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１２．５ボルト、
０ボルト及び０ボルトの電位を与える。すると、ソース
領域２４及びドレイン領域２５に対する浮遊ゲート電極
１７ａ、１７ｂ、１７ｃ及び１７ｄの電位が上昇する。
制御ゲート電極１４に印加する電圧の立ち上がり時間を
１から２ナノ秒とすると、オーバーシュートにより、浮
遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位
は、例えば、１５ボルト程度にまで上昇する。その結
果、図１４（ｂ）に示されるように、ソース領域２４及
びドレイン領域２５にある電子が、第１ゲート絶縁膜の
第１部分１３ａ及び第２部分１３ｂ中をトンネリングし
て通り抜け、両側の浮遊ゲート電極１７ａ及び１７ｂへ
注入される。このとき、電子は、第２ゲート絶縁膜の存
在により、浮遊ゲート電極１７ｃ及び１７ｄには注入さ
れないように構成されている。浮遊ゲート電極１７ａ及
び１７ｂに電子が注入された後、制御ゲート電極１４の
電位を１２．５ボルトより低下させても、浮遊ゲート電
極は絶縁膜に囲まれているため、注入された電子は保持
される。
ート電極１７ａ及び１７ｂへ電子を注入する場合を説明
する。この場合、制御ゲート電極１４、ソース領域２４
及びドレイン領域２５に、それぞれ、１２．５ボルト、
０ボルト及び０ボルトの電位を与える。すると、ソース
領域２４及びドレイン領域２５に対する浮遊ゲート電極
１７ａ、１７ｂ、１７ｃ及び１７ｄの電位が上昇する。
制御ゲート電極１４に印加する電圧の立ち上がり時間を
１から２ナノ秒とすると、オーバーシュートにより、浮
遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位
は、例えば、１５ボルト程度にまで上昇する。その結
果、図１４（ｂ）に示されるように、ソース領域２４及
びドレイン領域２５にある電子が、第１ゲート絶縁膜の
第１部分１３ａ及び第２部分１３ｂ中をトンネリングし
て通り抜け、両側の浮遊ゲート電極１７ａ及び１７ｂへ
注入される。このとき、電子は、第２ゲート絶縁膜の存
在により、浮遊ゲート電極１７ｃ及び１７ｄには注入さ
れないように構成されている。浮遊ゲート電極１７ａ及
び１７ｂに電子が注入された後、制御ゲート電極１４の
電位を１２．５ボルトより低下させても、浮遊ゲート電
極は絶縁膜に囲まれているため、注入された電子は保持
される。
【０１１６】次に、制御ゲート電極１４、ソース領域２
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ｃ及び１７ｄの電位は、制御ゲート電極１４との間に
容量結合によって、増加する。制御ゲート電極１４に印
加する電圧の立ち上がり時間を１から２ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極１７ｃ及
び１７ｄの電位は、例えば、１７．５ボルト程度にまで
上昇する。その結果、図１５（ａ）に示されるように、
ソース領域２４にある電子が、第１ゲート絶縁膜の第２
部分１３ａ中をトンネリングして通り抜け、第１浮遊ゲ
ート電極１７ａへ注入される。この時、同時に、ドレイ
ン領域２５の電子は、第１ゲート絶縁膜の第２部分１３
ａ及び第２ゲート絶縁膜の第２部分１３０ｂ中をトンネ
リングして通り抜け、第２及び第４浮遊ゲート電極１７
ｂ及び１７ｄへ注入される。このとき、第２ゲート絶縁
膜の第１の部分１３０ａには、ＦＮ電流が流れない。そ
れは、１５ボルトの電位を制御ゲート電極１４に与えて
も、第２ゲート絶縁膜の第２の部分１３０ａではＦＮ電
流がほとんど流れない厚さに、第２ゲート絶縁膜の第２
部分１３０ａの厚さが設定されているからである。浮遊
ゲート電極１７ａ、１７ｂ及び１７ｄに電子が注入され
た後、制御ゲート電極１４の電位を１５ボルトより低下
させても、浮遊ゲート電極１７ａ、１７ｂ及び１７ｄに
注入された電子は保持される。
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ｃ及び１７ｄの電位は、制御ゲート電極１４との間に
容量結合によって、増加する。制御ゲート電極１４に印
加する電圧の立ち上がり時間を１から２ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極１７ｃ及
び１７ｄの電位は、例えば、１７．５ボルト程度にまで
上昇する。その結果、図１５（ａ）に示されるように、
ソース領域２４にある電子が、第１ゲート絶縁膜の第２
部分１３ａ中をトンネリングして通り抜け、第１浮遊ゲ
ート電極１７ａへ注入される。この時、同時に、ドレイ
ン領域２５の電子は、第１ゲート絶縁膜の第２部分１３
ａ及び第２ゲート絶縁膜の第２部分１３０ｂ中をトンネ
リングして通り抜け、第２及び第４浮遊ゲート電極１７
ｂ及び１７ｄへ注入される。このとき、第２ゲート絶縁
膜の第１の部分１３０ａには、ＦＮ電流が流れない。そ
れは、１５ボルトの電位を制御ゲート電極１４に与えて
も、第２ゲート絶縁膜の第２の部分１３０ａではＦＮ電
流がほとんど流れない厚さに、第２ゲート絶縁膜の第２
部分１３０ａの厚さが設定されているからである。浮遊
ゲート電極１７ａ、１７ｂ及び１７ｄに電子が注入され
た後、制御ゲート電極１４の電位を１５ボルトより低下
させても、浮遊ゲート電極１７ａ、１７ｂ及び１７ｄに
注入された電子は保持される。
【０１１７】次に、４つの浮遊ゲート電極１７ａ、１７
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ及び１７ｂの電位は、例えば、２０ボルト程度
にまで上昇する。その結果、図１５（ｂ）に示されるよ
うに、ソース領域２４及びドレイン領域２５にある電子
が、第１及び第２ゲート絶縁膜をトンネリングして通り
抜け、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７
ｄへ注入される。浮遊ゲート電極１７ａ、１７ｂ、１７
ｃ及び１７ｄに電子が注入された後、制御ゲート電極１
４の電位を２０ボルトより低下させても、注入された電
子は保持される。
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ及び１７ｂの電位は、例えば、２０ボルト程度
にまで上昇する。その結果、図１５（ｂ）に示されるよ
うに、ソース領域２４及びドレイン領域２５にある電子
が、第１及び第２ゲート絶縁膜をトンネリングして通り
抜け、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７
ｄへ注入される。浮遊ゲート電極１７ａ、１７ｂ、１７
ｃ及び１７ｄに電子が注入された後、制御ゲート電極１
４の電位を２０ボルトより低下させても、注入された電
子は保持される。
【０１１８】図１６及び図１７は、本実施例についての
グラフであり、図６及び図７のグラフに対応している。
これらの図１５及び図１６に示されるように、本実施例
のメモリセルによれば、５値のデータを記憶することが
可能となる。
グラフであり、図６及び図７のグラフに対応している。
これらの図１５及び図１６に示されるように、本実施例
のメモリセルによれば、５値のデータを記憶することが
可能となる。
【０１１９】なお、消去動作は、前述の実施例における
消去動作と実質的に同じように実行される（図１５
（ｃ））。
消去動作と実質的に同じように実行される（図１５
（ｃ））。
【０１２０】本メモリセルを製造する方法と、図１２
（ａ）から図１２Ｅに示す製造方法との相違点は、本実
施例のメモリセルの第１及び第２ゲート絶縁膜を形成す
る工程が、第１部分または第２部分の厚さを選択的に厚
くするか、または薄くする工程を含んでいる点にある。
（ａ）から図１２Ｅに示す製造方法との相違点は、本実
施例のメモリセルの第１及び第２ゲート絶縁膜を形成す
る工程が、第１部分または第２部分の厚さを選択的に厚
くするか、または薄くする工程を含んでいる点にある。
【０１２１】（実施例６）図１８（ｄ）は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【０１２２】このメモリセルは、ｐ型シリコン基板１１
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
【０１２３】シリコン基板１１上には、第１ゲート絶縁
膜が設けられている。この第１ゲート絶縁膜は、ソース
領域２４の一部を覆う第１部分（厚さ：１０ｎｍ）１３
ａ、ドレイン領域２５の一部を覆う第２部分（厚さ：１
０ｎｍ）１３ｂ、及びチャネル領域を覆う第３部分（厚
さ：２０ｎｍ）１２を有している。
膜が設けられている。この第１ゲート絶縁膜は、ソース
領域２４の一部を覆う第１部分（厚さ：１０ｎｍ）１３
ａ、ドレイン領域２５の一部を覆う第２部分（厚さ：１
０ｎｍ）１３ｂ、及びチャネル領域を覆う第３部分（厚
さ：２０ｎｍ）１２を有している。
【０１２４】更に、シリコン基板１１上には、第２ゲー
ト絶縁膜が設けられている。この第２ゲート絶縁膜は、
ソース領域２４の他の一部を覆う第１部分（厚さ：１５
ｎｍ）１３０ａ、及びドレイン領域２５の他の一部を覆
う第２部分（厚さ：１７．５ｎｍ）１３０ｂを有してい
る。
ト絶縁膜が設けられている。この第２ゲート絶縁膜は、
ソース領域２４の他の一部を覆う第１部分（厚さ：１５
ｎｍ）１３０ａ、及びドレイン領域２５の他の一部を覆
う第２部分（厚さ：１７．５ｎｍ）１３０ｂを有してい
る。
【０１２５】本実施例では、第１ゲート絶縁膜の第１部
分１３ａは、第２部分（２層構造）１３ｂよりも薄く、
第２ゲート絶縁膜の第１部分（２層構造）１３０ａは、
第２部分（３層構造）１３０ｂよりも薄く形成されてい
る。このようにしたのは、このメモリセルが５値のデー
タを記憶できるようにするためである。３値データの記
憶のためには、第１ゲート絶縁膜の第１部分１３ａと第
２部分１３ｂとを等しい厚さにし、かつ、第２ゲート絶
縁膜の第１部分１３０ａと第２部分１３０ｂとを等しい
厚さにすればよい。
分１３ａは、第２部分（２層構造）１３ｂよりも薄く、
第２ゲート絶縁膜の第１部分（２層構造）１３０ａは、
第２部分（３層構造）１３０ｂよりも薄く形成されてい
る。このようにしたのは、このメモリセルが５値のデー
タを記憶できるようにするためである。３値データの記
憶のためには、第１ゲート絶縁膜の第１部分１３ａと第
２部分１３ｂとを等しい厚さにし、かつ、第２ゲート絶
縁膜の第１部分１３０ａと第２部分１３０ｂとを等しい
厚さにすればよい。
【０１２６】第１ゲート絶縁膜の第１部分１３ａ上に
は、第１浮遊ゲート電極１７ａが設けられ、ゲート絶縁
膜の第２部分１３ｂ上には第２浮遊ゲート電極１７ｂが
設けられている。また、ゲート絶縁膜の第３部分１３ｃ
上には、制御ゲート電極１４が設けられている。制御ゲ
ート電極１４は、厚さ２０ｎｍの絶縁膜１２によって、
第１及び第２浮遊ゲート電極１７ａ及び１７ｂから電気
的に絶縁されている。
は、第１浮遊ゲート電極１７ａが設けられ、ゲート絶縁
膜の第２部分１３ｂ上には第２浮遊ゲート電極１７ｂが
設けられている。また、ゲート絶縁膜の第３部分１３ｃ
上には、制御ゲート電極１４が設けられている。制御ゲ
ート電極１４は、厚さ２０ｎｍの絶縁膜１２によって、
第１及び第２浮遊ゲート電極１７ａ及び１７ｂから電気
的に絶縁されている。
【０１２７】第２ゲート絶縁膜の第１部分１３０ａ上に
は、第３浮遊ゲート電極１７ｃが設けられ、第２ゲート
絶縁膜の第２部分１３０ｂ上には第４浮遊ゲート電極１
７ｄが設けられている。
は、第３浮遊ゲート電極１７ｃが設けられ、第２ゲート
絶縁膜の第２部分１３０ｂ上には第４浮遊ゲート電極１
７ｄが設けられている。
【０１２８】第３浮遊ゲート電極１７ｃ及び第４浮遊ゲ
ート電極１７ｄは、それぞれ、絶縁膜（厚さ： ２０ｎ
ｍ）５０ａ及び５０ｂによって、第１及び第２浮遊ゲー
ト電極１７ａ及び１７ｂから電気的に絶縁されている。
ート電極１７ｄは、それぞれ、絶縁膜（厚さ： ２０ｎ
ｍ）５０ａ及び５０ｂによって、第１及び第２浮遊ゲー
ト電極１７ａ及び１７ｂから電気的に絶縁されている。
【０１２９】更に、本メモリセルはシリコン基板１１上
に形成された層間絶縁膜１８によって覆われている。層
間絶縁膜１８中には、ソース領域２４及びドレイン領域
２５に到達するコンタクトホールが設けられている。ま
た、基板１１上には、コンタクトホールを介してソース
領域２４にコンタクトするソース電極２０Ｓと、ドレイ
ン領域２５にコンタクトするドレイン電極２０Ｄが設け
られている。
に形成された層間絶縁膜１８によって覆われている。層
間絶縁膜１８中には、ソース領域２４及びドレイン領域
２５に到達するコンタクトホールが設けられている。ま
た、基板１１上には、コンタクトホールを介してソース
領域２４にコンタクトするソース電極２０Ｓと、ドレイ
ン領域２５にコンタクトするドレイン電極２０Ｄが設け
られている。
【０１３０】本実施例によれば、第３及び第４浮遊ゲー
ト電極１７ｃ及び１７ｄが、それぞれ、薄い第２ゲート
絶縁膜を介して、ソース領域２４及びドレイン領域２５
に対向している。このため、第３及び第４浮遊ゲート電
極１７ｃ及び１７ｄは、それぞれ、ソース領域２４及び
ドレイン領域２５から第２のゲート絶縁膜を介して電子
を受け取ることができる。言い替えれば、第１及び第２
浮遊ゲート電極１７ａ及び１７ｂと第３及び第４浮遊ゲ
ート電極１７ｃ及び１７ｄとの間を、電荷は、移動しな
い。
ト電極１７ｃ及び１７ｄが、それぞれ、薄い第２ゲート
絶縁膜を介して、ソース領域２４及びドレイン領域２５
に対向している。このため、第３及び第４浮遊ゲート電
極１７ｃ及び１７ｄは、それぞれ、ソース領域２４及び
ドレイン領域２５から第２のゲート絶縁膜を介して電子
を受け取ることができる。言い替えれば、第１及び第２
浮遊ゲート電極１７ａ及び１７ｂと第３及び第４浮遊ゲ
ート電極１７ｃ及び１７ｄとの間を、電荷は、移動しな
い。
【０１３１】以下に、図１９（ａ）、（ｂ）、図２０
（ａ）から（ｃ）を参照して、本メモリセルの動作を説
明する。
（ａ）から（ｃ）を参照して、本メモリセルの動作を説
明する。
【０１３２】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間に容量結合によって、増
加する。制御ゲート電極１４に印加する電圧の立ち上が
り時間を１から２ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図１８
（ａ）に示されるように、ソース領域２４にある電子
が、第１ゲート絶縁膜の第１部分１３ａ中をトンネリン
グして通り抜け、浮遊ゲート電極１７ａへ注入される。
このとき、第１ゲート絶縁膜の第２の部分１３ｂ、第２
ゲート絶縁膜には、ＦＮ電流が流れない。それは、１０
ボルトの電位を制御ゲート電極１４に与えても、第１ゲ
ート絶縁膜の第２の部分１３ｂ及び第２ゲート絶縁膜で
はＦＮ電流がほとんど流れない厚さに、それらの膜の厚
さが設定されているからである。浮遊ゲート電極１７ａ
に電子が注入された後、制御ゲート電極１４の電位を１
０ボルトより低下させても、浮遊ゲート電極１７ａは絶
縁膜に囲まれているため、浮遊ゲート電極１７ａに注入
された電子は保持される。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ及び１７ｂの電位
は、制御ゲート電極１４との間に容量結合によって、増
加する。制御ゲート電極１４に印加する電圧の立ち上が
り時間を１から２ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図１８
（ａ）に示されるように、ソース領域２４にある電子
が、第１ゲート絶縁膜の第１部分１３ａ中をトンネリン
グして通り抜け、浮遊ゲート電極１７ａへ注入される。
このとき、第１ゲート絶縁膜の第２の部分１３ｂ、第２
ゲート絶縁膜には、ＦＮ電流が流れない。それは、１０
ボルトの電位を制御ゲート電極１４に与えても、第１ゲ
ート絶縁膜の第２の部分１３ｂ及び第２ゲート絶縁膜で
はＦＮ電流がほとんど流れない厚さに、それらの膜の厚
さが設定されているからである。浮遊ゲート電極１７ａ
に電子が注入された後、制御ゲート電極１４の電位を１
０ボルトより低下させても、浮遊ゲート電極１７ａは絶
縁膜に囲まれているため、浮遊ゲート電極１７ａに注入
された電子は保持される。
【０１３３】次に、浮遊ゲート電極１７ａ及び１７ｂへ
電子を注入する場合を説明する。この場合、制御ゲート
電極１４、ソース領域２４及びドレイン領域２５に、そ
れぞれ、１２．５ボルト、０ボルト及び０ボルトの電位
を与える。すると、ソース領域２４及びドレイン領域２
５に対する浮遊ゲート電極１７ａ及び１７ｂの電位が、
両方とも、ＦＮ電流発生に必要な電位レベルに上昇す
る。制御ゲート電極１４に印加する電圧の立ち上がり時
間を１から２ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図１９
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１ゲート絶縁膜の第１部分及
び第２部分中をトンネリングして通り抜け、浮遊ゲート
電極１７ａ及び１７ｂへ注入される。浮遊ゲート電極１
７ａ及び１７ｂに電子が注入された後、制御ゲート電極
１４の電位を１２．５ボルトより低下させても、浮遊ゲ
ート電極は絶縁膜に囲まれているため、注入された電子
は保持される。
電子を注入する場合を説明する。この場合、制御ゲート
電極１４、ソース領域２４及びドレイン領域２５に、そ
れぞれ、１２．５ボルト、０ボルト及び０ボルトの電位
を与える。すると、ソース領域２４及びドレイン領域２
５に対する浮遊ゲート電極１７ａ及び１７ｂの電位が、
両方とも、ＦＮ電流発生に必要な電位レベルに上昇す
る。制御ゲート電極１４に印加する電圧の立ち上がり時
間を１から２ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極１７ａ及び１７ｂの電位は、例え
ば、１５ボルト程度にまで上昇する。その結果、図１９
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１ゲート絶縁膜の第１部分及
び第２部分中をトンネリングして通り抜け、浮遊ゲート
電極１７ａ及び１７ｂへ注入される。浮遊ゲート電極１
７ａ及び１７ｂに電子が注入された後、制御ゲート電極
１４の電位を１２．５ボルトより低下させても、浮遊ゲ
ート電極は絶縁膜に囲まれているため、注入された電子
は保持される。
【０１３４】次に、制御ゲート電極１４、ソース領域２
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ｃ及び１７ｄの電位は、制御ゲート電極１４との間に
容量結合によって、増加する。制御ゲート電極１４に印
加する電圧の立ち上がり時間を１から２ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極１７ｃ及
び１７ｄの電位は、例えば、１７．５ボルト程度にまで
上昇する。その結果、図２０（ａ）に示されるように、
ソース領域２４にある電子が、第１ゲート絶縁膜の第２
部分１３ａ中をトンネリングして通り抜け、第１浮遊ゲ
ート電極１７ａへ注入される。この時、同時に、ドレイ
ン領域２５の電子は、第１ゲート絶縁膜の第２部分１３
ａ及び第２ゲート絶縁膜の第２部分１３０ｂ中をトンネ
リングして通り抜け、それぞれ、第２及び第４浮遊ゲー
ト電極１７ｂ及び１７ｄへ注入される。このとき、第２
ゲート絶縁膜の第１の部分１３０ａには、ＦＮ電流が流
れない。それは、１５ボルトの電位を制御ゲート電極１
４に与えても、第２ゲート絶縁膜の第２の部分１３０ａ
ではＦＮ電流がほとんど流れない厚さに、第２ゲート絶
縁膜の第２部分１３０ａの厚さが設定されているからで
ある。浮遊ゲート電極１７ａ、１７ｂ及び１７ｄに電子
が注入された後、制御ゲート電極１４の電位を１５ボル
トより低下させても、浮遊ゲート電極１７ａ、１７ｂ及
び１７ｄに注入された電子は保持される。
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ｃ及び１７ｄの電位は、制御ゲート電極１４との間に
容量結合によって、増加する。制御ゲート電極１４に印
加する電圧の立ち上がり時間を１から２ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極１７ｃ及
び１７ｄの電位は、例えば、１７．５ボルト程度にまで
上昇する。その結果、図２０（ａ）に示されるように、
ソース領域２４にある電子が、第１ゲート絶縁膜の第２
部分１３ａ中をトンネリングして通り抜け、第１浮遊ゲ
ート電極１７ａへ注入される。この時、同時に、ドレイ
ン領域２５の電子は、第１ゲート絶縁膜の第２部分１３
ａ及び第２ゲート絶縁膜の第２部分１３０ｂ中をトンネ
リングして通り抜け、それぞれ、第２及び第４浮遊ゲー
ト電極１７ｂ及び１７ｄへ注入される。このとき、第２
ゲート絶縁膜の第１の部分１３０ａには、ＦＮ電流が流
れない。それは、１５ボルトの電位を制御ゲート電極１
４に与えても、第２ゲート絶縁膜の第２の部分１３０ａ
ではＦＮ電流がほとんど流れない厚さに、第２ゲート絶
縁膜の第２部分１３０ａの厚さが設定されているからで
ある。浮遊ゲート電極１７ａ、１７ｂ及び１７ｄに電子
が注入された後、制御ゲート電極１４の電位を１５ボル
トより低下させても、浮遊ゲート電極１７ａ、１７ｂ及
び１７ｄに注入された電子は保持される。
【０１３５】次に、４つの浮遊ゲート電極１７ａ、１７
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例え
ば、２０ボルト程度にまで上昇する。その結果、図２０
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１及び第２ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄへ注入される。浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄに電子が注入
された後、制御ゲート電極１４の電位を２０ボルトより
低下させても、注入された電子は保持される。
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例え
ば、２０ボルト程度にまで上昇する。その結果、図２０
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１及び第２ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄへ注入される。浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄに電子が注入
された後、制御ゲート電極１４の電位を２０ボルトより
低下させても、注入された電子は保持される。
【０１３６】このようにして、本実施例のメモリセルに
よれば、５値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される（図２０（ｃ））。
よれば、５値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される（図２０（ｃ））。
【０１３７】次に、図１８（ａ）から図１８（ｄ）を参
照して、上記メモリセルを製造する方法を説明する。
照して、上記メモリセルを製造する方法を説明する。
【０１３８】まず、第１ゲート酸化膜の第３部分１３ｃ
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（第１ゲート絶縁膜の第３部分１３ｃ）及びそ
の上の制御ゲート電極１４は、図１８（ａ）に示される
ように、シリコン基板１１のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（第１ゲート絶縁膜の第３部分１３ｃ）及びそ
の上の制御ゲート電極１４は、図１８（ａ）に示される
ように、シリコン基板１１のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
【０１３９】次に、制御ゲート電極１４をマスクとし
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
【０１４０】浮遊ゲート電極１３ａ及び１３ｂと制御ゲ
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）１
２を、制御ゲート電極１４の側面に形成した後、シリコ
ン基板１１の露出する表面上に薄い酸化膜（厚さ：１０
ｎｍ）を形成する。この薄い酸化膜は、第１ゲート絶縁
膜の第１部分１３ａと、第２部分１３ｂの一部と、第２
ゲート絶縁膜の一部を構成することとなる。
ート電極１４とを分離する絶縁膜（厚さ：１５ｎｍ）１
２を、制御ゲート電極１４の側面に形成した後、シリコ
ン基板１１の露出する表面上に薄い酸化膜（厚さ：１０
ｎｍ）を形成する。この薄い酸化膜は、第１ゲート絶縁
膜の第１部分１３ａと、第２部分１３ｂの一部と、第２
ゲート絶縁膜の一部を構成することとなる。
【０１４１】この薄い酸化膜のうち、ドレイン領域２５
の上に位置する部分の上に、他の薄い絶縁膜を選択的に
堆積し、それによって、第１ゲート絶縁膜の第１部分１
３ａよりも厚い第２部分１３ｃを形成する。
の上に位置する部分の上に、他の薄い絶縁膜を選択的に
堆積し、それによって、第１ゲート絶縁膜の第１部分１
３ａよりも厚い第２部分１３ｃを形成する。
【０１４２】この後、ＣＶＤ法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１８（ｂ））。
覆うように多結晶シリコン膜をシリコン基板１１上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極１７
ａ及び１７ｂを制御ゲート電極１４の側方に形成する
（図１８（ｂ））。
【０１４３】次に、ＣＶＤ法にて、浮遊ゲート電極１７
ａ及び１７ｂ上に、比較的厚い絶縁膜５０ａ、ｂを形成
する。この絶縁膜５０ａ、ｂは、次に形成する浮遊ゲー
ト電極１７ｃ及び１７ｄと浮遊ゲート電極１７ａ及び１
７ｂとを絶縁分離するためのものである。
ａ及び１７ｂ上に、比較的厚い絶縁膜５０ａ、ｂを形成
する。この絶縁膜５０ａ、ｂは、次に形成する浮遊ゲー
ト電極１７ｃ及び１７ｄと浮遊ゲート電極１７ａ及び１
７ｂとを絶縁分離するためのものである。
【０１４４】この後、ＣＶＤ法にて、第２のゲート絶縁
膜の一部となるべき薄い酸化膜を基板上の薄い酸化膜上
に堆積する。このとき、ソース領域２４上の酸化膜の厚
さを選択的に厚くなるようにする。こうして、第２ゲー
ト絶縁膜１３０ａ及び１３０ｂが形成される。
膜の一部となるべき薄い酸化膜を基板上の薄い酸化膜上
に堆積する。このとき、ソース領域２４上の酸化膜の厚
さを選択的に厚くなるようにする。こうして、第２ゲー
ト絶縁膜１３０ａ及び１３０ｂが形成される。
【０１４５】さらに、ＣＶＤ法にて、多結晶シリコン膜
を第２ゲート絶縁膜を覆うように基板１１上に堆積す
る。このあと、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の第３及び第４浮遊ゲ
ート電極１７ｃ及び１７ｄを制御ゲート電極１４の側方
に形成する（図１８（ｃ））。
を第２ゲート絶縁膜を覆うように基板１１上に堆積す
る。このあと、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極１４の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の第３及び第４浮遊ゲ
ート電極１７ｃ及び１７ｄを制御ゲート電極１４の側方
に形成する（図１８（ｃ））。
【０１４６】この後、通常の技術を用いて、層間絶縁膜
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１８（ｄ）に示される構造が得られる。
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
１８（ｄ）に示される構造が得られる。
【０１４７】（実施例７）図２１（ｄ）は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール（最小寸法）が０．５か
ら１．０μｍのＣＭＯＳプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【０１４８】このメモリセルは、ｐ型シリコン基板１１
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
の上面領域に設けられ、ある距離（約０．２５μｍ）を
隔てて相互に対向しているｎ型ソース領域２４及びｎ型
ドレイン領域２５と、ソース領域２４とドレイン領域２
５との間に位置するチャネル領域とを備えている。ソー
ス領域２４及びドレイン領域２５は、典型的には、厚さ
０．１μｍ程度の不純物拡散領域であり、ｎ型不純物の
表面濃度は１０20から１０21ｃｍ-3である。なお、シリ
コン基板１１には、約１０17ｃｍ-3のｐ型不純物がドー
プされている。
【０１４９】シリコン基板１１上には、第１ゲート絶縁
膜として機能する薄い酸化膜が設けられている。第１ゲ
ート絶縁膜は、ソース領域２４の一部を覆う第１部分
（厚さ：１０ｎｍ）１３ａ、ドレイン領域２５の一部を
覆う第２部分（厚さ：１２．５ｎｍ）１３ｂ、及びチャ
ネル領域を覆う第３部分（厚さ：２０ｎｍ）１３ｃを有
している。第１ゲート絶縁膜の第３部分１３ｃ上には、
制御ゲート１４が設けられており、制御ゲート１４の上
面及び側面は、厚い絶縁膜１２により覆われている。
膜として機能する薄い酸化膜が設けられている。第１ゲ
ート絶縁膜は、ソース領域２４の一部を覆う第１部分
（厚さ：１０ｎｍ）１３ａ、ドレイン領域２５の一部を
覆う第２部分（厚さ：１２．５ｎｍ）１３ｂ、及びチャ
ネル領域を覆う第３部分（厚さ：２０ｎｍ）１３ｃを有
している。第１ゲート絶縁膜の第３部分１３ｃ上には、
制御ゲート１４が設けられており、制御ゲート１４の上
面及び側面は、厚い絶縁膜１２により覆われている。
【０１５０】第１ゲート絶縁膜の第１部分１３ａ及び第
２部分１３ｂを構成する薄い絶縁膜のうち、制御ゲート
１４に近い部分の上には、一対の厚い絶縁膜５５ａ、ｂ
が形成されている。この一対の厚い絶縁膜５５ａ、ｂ上
には、それぞれ、第３及び第４の浮遊ゲート電極１７ｃ
及び１７ｄが設けられている。
２部分１３ｂを構成する薄い絶縁膜のうち、制御ゲート
１４に近い部分の上には、一対の厚い絶縁膜５５ａ、ｂ
が形成されている。この一対の厚い絶縁膜５５ａ、ｂ上
には、それぞれ、第３及び第４の浮遊ゲート電極１７ｃ
及び１７ｄが設けられている。
【０１５１】本実施例では、第１及び第２の浮遊ゲート
電極１７ａ及び１７ｂは、第３及び第４の浮遊ゲート電
極１７ｃ及び１７ｄの外側に形成されている。第１及び
第２の浮遊ゲート電極１７ａ及び１７ｂと、第３及び第
４の浮遊ゲート電極１７ｃ及び１７ｄとの間には、それ
ぞれ、第３及び第４のゲート絶縁膜１３５ａ、１３５ｂ
が設けられている。
電極１７ａ及び１７ｂは、第３及び第４の浮遊ゲート電
極１７ｃ及び１７ｄの外側に形成されている。第１及び
第２の浮遊ゲート電極１７ａ及び１７ｂと、第３及び第
４の浮遊ゲート電極１７ｃ及び１７ｄとの間には、それ
ぞれ、第３及び第４のゲート絶縁膜１３５ａ、１３５ｂ
が設けられている。
【０１５２】なお、本実施例では、第１ゲート絶縁膜の
第１部分１３ａは、第２部分１３ｂよりも薄く、第３ゲ
ート絶縁膜１３５ａは、第４ゲート絶縁膜１３５ｂより
も厚く形成されている。このようにしたのは、このメモ
リセルが５値のデータを記憶できるようにするためであ
る。３値データの記憶のためには、第１ゲート絶縁膜の
第１部分１３ａと第２部分１３ｂとを等しい厚さにし、
かつ、第３ゲート絶縁膜と第４ゲート絶縁膜とを等しい
厚さにすればよい。
第１部分１３ａは、第２部分１３ｂよりも薄く、第３ゲ
ート絶縁膜１３５ａは、第４ゲート絶縁膜１３５ｂより
も厚く形成されている。このようにしたのは、このメモ
リセルが５値のデータを記憶できるようにするためであ
る。３値データの記憶のためには、第１ゲート絶縁膜の
第１部分１３ａと第２部分１３ｂとを等しい厚さにし、
かつ、第３ゲート絶縁膜と第４ゲート絶縁膜とを等しい
厚さにすればよい。
【０１５３】更に、図２１（ｄ）に示されるように、本
メモリセルはシリコン基板１１上に形成された層間絶縁
膜１８によって覆われている。層間絶縁膜１８中には、
ソース領域２４及びドレイン領域２５に到達するコンタ
クトホールが設けられている。また、基板１１上には、
コンタクトホールを介してソース領域２４にコンタクト
するソース電極２０Ｓと、ドレイン領域２５にコンタク
トするドレイン電極２０Ｄが設けられている。
メモリセルはシリコン基板１１上に形成された層間絶縁
膜１８によって覆われている。層間絶縁膜１８中には、
ソース領域２４及びドレイン領域２５に到達するコンタ
クトホールが設けられている。また、基板１１上には、
コンタクトホールを介してソース領域２４にコンタクト
するソース電極２０Ｓと、ドレイン領域２５にコンタク
トするドレイン電極２０Ｄが設けられている。
【０１５４】本実施例によれば、第３及び第４浮遊ゲー
ト電極１７ｃ及び１７ｄは、それぞれ、厚い絶縁膜５５
ａ、５５ｂを介して、ソース領域２４及びドレイン領域
２５に対向している。このため、第３及び第４浮遊ゲー
ト電極１７ｃ及び１７ｄは、それぞれ、第１及び第２浮
遊ゲート電極１７ａ及び１７ｂを介して、ソース領域２
４及びドレイン領域２５から電子を受け取ることができ
る。言い替えれば、第１及び第２浮遊ゲート電極１７ａ
及び１７ｂとソース領域２４及びドレイン領域２５との
間を、電荷は、直接には移動しない。
ト電極１７ｃ及び１７ｄは、それぞれ、厚い絶縁膜５５
ａ、５５ｂを介して、ソース領域２４及びドレイン領域
２５に対向している。このため、第３及び第４浮遊ゲー
ト電極１７ｃ及び１７ｄは、それぞれ、第１及び第２浮
遊ゲート電極１７ａ及び１７ｂを介して、ソース領域２
４及びドレイン領域２５から電子を受け取ることができ
る。言い替えれば、第１及び第２浮遊ゲート電極１７ａ
及び１７ｂとソース領域２４及びドレイン領域２５との
間を、電荷は、直接には移動しない。
【０１５５】以下に、図２２（ａ）、（ｂ）、及び図２
３（ａ）から（ｃ）を参照して、本メモリセルの動作を
説明する。
３（ａ）から（ｃ）を参照して、本メモリセルの動作を
説明する。
【０１５６】まず、書き込み動作を説明する。制御ゲー
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ、
１７ｄの電位は、制御ゲート電極１４との間に容量結合
によって、増加する。制御ゲート電極１４に印加する電
圧の立ち上がり時間を１から２ナノ秒とすると、オーバ
ーシュートにより、浮遊ゲート電極１７ａ、１７ｂ、１
７ｃ及び１７ｄの電位は、例えば、１５ボルト程度にま
で上昇する。その結果、図２２（ａ）に示されるよう
に、ソース領域２４にある電子が、第１ゲート絶縁膜の
第１部分１３ａ中をトンネリングして通り抜け、浮遊ゲ
ート電極１７ａへ注入される。このとき、第１ゲート絶
縁膜の第２の部分１３ｂには、ＦＮ電流が流れない。そ
れは、１０ボルトの電位を制御ゲート電極１４に与えて
も、第１ゲート絶縁膜の第２の部分１３ｂにはＦＮ電流
がほとんど流れない厚さに、第２部分１３ｂの厚さが設
定されているからである。浮遊ゲート電極１７ａに電子
が注入された後、制御ゲート電極１４の電位を１０ボル
トより低下させても、浮遊ゲート電極１７ａは絶縁膜に
囲まれているため、浮遊ゲート電極１７ａに注入された
電子は保持される。
ト電極１４、ソース領域２４（ソース電極２０Ｓ）及び
ドレイン領域２５（ドレイン電極２０Ｄ）に、それぞ
れ、１０ボルト、０ボルト及び０ボルトの電位を与え
る。すると、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ、
１７ｄの電位は、制御ゲート電極１４との間に容量結合
によって、増加する。制御ゲート電極１４に印加する電
圧の立ち上がり時間を１から２ナノ秒とすると、オーバ
ーシュートにより、浮遊ゲート電極１７ａ、１７ｂ、１
７ｃ及び１７ｄの電位は、例えば、１５ボルト程度にま
で上昇する。その結果、図２２（ａ）に示されるよう
に、ソース領域２４にある電子が、第１ゲート絶縁膜の
第１部分１３ａ中をトンネリングして通り抜け、浮遊ゲ
ート電極１７ａへ注入される。このとき、第１ゲート絶
縁膜の第２の部分１３ｂには、ＦＮ電流が流れない。そ
れは、１０ボルトの電位を制御ゲート電極１４に与えて
も、第１ゲート絶縁膜の第２の部分１３ｂにはＦＮ電流
がほとんど流れない厚さに、第２部分１３ｂの厚さが設
定されているからである。浮遊ゲート電極１７ａに電子
が注入された後、制御ゲート電極１４の電位を１０ボル
トより低下させても、浮遊ゲート電極１７ａは絶縁膜に
囲まれているため、浮遊ゲート電極１７ａに注入された
電子は保持される。
【０１５７】次に、浮遊ゲート電極１７ａ及び１７ｂへ
電子を注入する場合を説明する。この場合、制御ゲート
電極１４、ソース領域２４及びドレイン領域２５に、そ
れぞれ、１２．５ボルト、０ボルト及び０ボルトの電位
を与える。すると、ソース領域２４及びドレイン領域２
５に対する浮遊ゲート電極１７ａ及び１７ｂの電位が、
両方とも、ＦＮ電流発生に必要な電位レベルに上昇す
る。制御ゲート電極１４に印加する電圧の立ち上がり時
間を１から２ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７ｄ
の電位は、例えば、１５ボルト程度にまで上昇する。そ
の結果、図２２（ｂ）に示されるように、ソース領域２
４及びドレイン領域２５にある電子が、第１ゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂ中をトンネリン
グして通り抜け、両側の浮遊ゲート電極１７ａ及び１７
ｂへ注入される。浮遊ゲート電極１７ａ及び１７ｂに電
子が注入された後、制御ゲート電極１４の電位を１２．
５ボルトより低下させても、浮遊ゲート電極は絶縁膜に
囲まれているため、注入された電子は保持される。
電子を注入する場合を説明する。この場合、制御ゲート
電極１４、ソース領域２４及びドレイン領域２５に、そ
れぞれ、１２．５ボルト、０ボルト及び０ボルトの電位
を与える。すると、ソース領域２４及びドレイン領域２
５に対する浮遊ゲート電極１７ａ及び１７ｂの電位が、
両方とも、ＦＮ電流発生に必要な電位レベルに上昇す
る。制御ゲート電極１４に印加する電圧の立ち上がり時
間を１から２ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極１７ａ、１７ｂ、１７ｃ及び１７ｄ
の電位は、例えば、１５ボルト程度にまで上昇する。そ
の結果、図２２（ｂ）に示されるように、ソース領域２
４及びドレイン領域２５にある電子が、第１ゲート絶縁
膜の第１部分１３ａ及び第２部分１３ｂ中をトンネリン
グして通り抜け、両側の浮遊ゲート電極１７ａ及び１７
ｂへ注入される。浮遊ゲート電極１７ａ及び１７ｂに電
子が注入された後、制御ゲート電極１４の電位を１２．
５ボルトより低下させても、浮遊ゲート電極は絶縁膜に
囲まれているため、注入された電子は保持される。
【０１５８】次に、制御ゲート電極１４、ソース領域２
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、制御ゲート
電極１４との間に容量結合によって、増加する。制御ゲ
ート電極１４に印加する電圧の立ち上がり時間を１から
２ナノ秒とすると、オーバーシュートにより、浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例
えば、１７．５ボルト程度にまで上昇する。その結果、
図２３（ａ）に示されるように、ソース領域２４にある
電子が、第１ゲート絶縁膜の第２部分１３ａ中をトンネ
リングして通り抜け、第１浮遊ゲート電極１７ａへ注入
される。この時、同時に、ドレイン領域２５の電子は、
第１ゲート絶縁膜の第２部分１３ａ及び第４ゲート絶縁
膜中をトンネリングして通り抜け、それぞれ、第２及び
第４浮遊ゲート電極１７ｂ及び１７ｄへ注入される。こ
のとき、第３ゲート絶縁膜には、ＦＮ電流が流れない。
それは、１５ボルトの電位を制御ゲート電極１４に与え
ても、第３ゲート絶縁膜ではＦＮ電流がほとんど流れな
い厚さに、第２ゲート絶縁膜の第２部分１３０ａの厚さ
が設定されているからである。浮遊ゲート電極１７ａ、
１７ｂ及び１７ｄに電子が注入された後、制御ゲート電
極１４の電位を１５ボルトより低下させても、浮遊ゲー
ト電極１７ａ、１７ｂ及び１７ｄに注入された電子は保
持される。
４（ソース電極２０Ｓ）及びドレイン領域２５（ドレイ
ン電極２０Ｄ）に、それぞれ、１５ボルト、０ボルト及
び０ボルトの電位を与える。すると、浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、制御ゲート
電極１４との間に容量結合によって、増加する。制御ゲ
ート電極１４に印加する電圧の立ち上がり時間を１から
２ナノ秒とすると、オーバーシュートにより、浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例
えば、１７．５ボルト程度にまで上昇する。その結果、
図２３（ａ）に示されるように、ソース領域２４にある
電子が、第１ゲート絶縁膜の第２部分１３ａ中をトンネ
リングして通り抜け、第１浮遊ゲート電極１７ａへ注入
される。この時、同時に、ドレイン領域２５の電子は、
第１ゲート絶縁膜の第２部分１３ａ及び第４ゲート絶縁
膜中をトンネリングして通り抜け、それぞれ、第２及び
第４浮遊ゲート電極１７ｂ及び１７ｄへ注入される。こ
のとき、第３ゲート絶縁膜には、ＦＮ電流が流れない。
それは、１５ボルトの電位を制御ゲート電極１４に与え
ても、第３ゲート絶縁膜ではＦＮ電流がほとんど流れな
い厚さに、第２ゲート絶縁膜の第２部分１３０ａの厚さ
が設定されているからである。浮遊ゲート電極１７ａ、
１７ｂ及び１７ｄに電子が注入された後、制御ゲート電
極１４の電位を１５ボルトより低下させても、浮遊ゲー
ト電極１７ａ、１７ｂ及び１７ｄに注入された電子は保
持される。
【０１５９】次に、４つの浮遊ゲート電極１７ａ、１７
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例え
ば、２０ボルト程度にまで上昇する。その結果、図２３
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１及び第２ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄへ注入される。浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄに電子が注入
された後、制御ゲート電極１４の電位を２０ボルトより
低下させても、注入された電子は保持される。
ｂ、１７ｃ及び１７ｄに電子を注入する場合を説明す
る。この場合、制御ゲート電極１４、ソース領域２４及
びドレイン領域２５に、それぞれ、１７．５ボルト、０
ボルト及び０ボルトの電位を与える。すると、ソース領
域２４及びドレイン領域２５に対する浮遊ゲート電極１
７ａ、１７ｂ、１７ｃ及び１７ｄの電位が、すべて、Ｆ
Ｎ電流発生に必要な電位レベルに上昇する。制御ゲート
電極１４に印加する電圧の立ち上がり時間を１から２ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極１７ａ、１７ｂ、１７ｃ及び１７ｄの電位は、例え
ば、２０ボルト程度にまで上昇する。その結果、図２３
（ｂ）に示されるように、ソース領域２４及びドレイン
領域２５にある電子が、第１及び第２ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極１７
ａ、１７ｂ、１７ｃ及び１７ｄへ注入される。浮遊ゲー
ト電極１７ａ、１７ｂ、１７ｃ及び１７ｄに電子が注入
された後、制御ゲート電極１４の電位を２０ボルトより
低下させても、注入された電子は保持される。
【０１６０】このようにして、本実施例のメモリセルに
よれば、５値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される（図２３（ｃ））。
よれば、５値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される（図２３（ｃ））。
【０１６１】次に、図２１（ａ）から図２１（ｄ）を参
照して、上記メモリセルを製造する方法を説明する。
照して、上記メモリセルを製造する方法を説明する。
【０１６２】まず、第１ゲート酸化膜の第３部分１３ｃ
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（第１ゲート絶縁膜の第３部分１３ｃ）及びそ
の上の制御ゲート電極１４は、図２１（ａ）に示される
ように、シリコン基板１１のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
となる比較的厚い酸化膜（厚さ：２０ｎｍ）をシリコン
基板１１の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をＣＶＤ法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極１４を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極１４の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜（第１ゲート絶縁膜の第３部分１３ｃ）及びそ
の上の制御ゲート電極１４は、図２１（ａ）に示される
ように、シリコン基板１１のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
【０１６３】次に、制御ゲート電極１４をマスクとし
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板１１の表面に注入し、高
濃度不純物拡散領域（ソース領域２４及びドレイン領域
２５）を制御ゲート電極１４に対して自己整合的に形成
する。
【０１６４】浮遊ゲート電極１７ａ及び１７ｂと制御ゲ
ート電極１４とを分離する絶縁膜（厚さ：２０ｎｍ）１
２を、制御ゲート電極１４の側面に形成した後、シリコ
ン基板１１の露出する表面上に薄い酸化膜（厚さ： １
０ｎｍ）を形成する。この薄い酸化膜は、第１ゲート絶
縁膜の第１部分１３ａと、第２部分１３ｂの一部を構成
する膜である。この後、ＣＶＤ法にて、ドレイン領域２
５の上方に薄い酸化膜を選択的に堆積し、それによっ
て、第１ゲート絶縁膜の第２部分１３ｂを形成する。
ート電極１４とを分離する絶縁膜（厚さ：２０ｎｍ）１
２を、制御ゲート電極１４の側面に形成した後、シリコ
ン基板１１の露出する表面上に薄い酸化膜（厚さ： １
０ｎｍ）を形成する。この薄い酸化膜は、第１ゲート絶
縁膜の第１部分１３ａと、第２部分１３ｂの一部を構成
する膜である。この後、ＣＶＤ法にて、ドレイン領域２
５の上方に薄い酸化膜を選択的に堆積し、それによっ
て、第１ゲート絶縁膜の第２部分１３ｂを形成する。
【０１６５】次に、厚い酸化膜５５ａ、５５ｂを第１ゲ
ート絶縁膜の第１部分１３ａ及び第２部分１３ｂを覆う
ようにして基板１１上に形成する。この厚い酸化膜５５
ａ、５５ｂは、第３及び第４浮遊ゲート電極１７ｃ及び
１７ｄと、基板１１とを絶縁分離するものである。
ート絶縁膜の第１部分１３ａ及び第２部分１３ｂを覆う
ようにして基板１１上に形成する。この厚い酸化膜５５
ａ、５５ｂは、第３及び第４浮遊ゲート電極１７ｃ及び
１７ｄと、基板１１とを絶縁分離するものである。
【０１６６】この後、ＣＶＤ法にて、上記厚い酸化膜５
５ａ、５５ｂを覆うように多結晶シリコン膜をシリコン
基板１１上に堆積する。次に、異方性の高いエッチング
技術によって、マスクを用いずに、この多結晶シリコン
膜をその上面からエッチングすることにより、制御ゲー
ト電極１４の側方部以外の領域に位置する多結晶シリコ
ン膜を除去し、それによって、サイドウォール型の浮遊
ゲート電極１７ｃ及び１７ｄを制御ゲート電極１４の側
方に形成する（図２１（ｂ））。
５ａ、５５ｂを覆うように多結晶シリコン膜をシリコン
基板１１上に堆積する。次に、異方性の高いエッチング
技術によって、マスクを用いずに、この多結晶シリコン
膜をその上面からエッチングすることにより、制御ゲー
ト電極１４の側方部以外の領域に位置する多結晶シリコ
ン膜を除去し、それによって、サイドウォール型の浮遊
ゲート電極１７ｃ及び１７ｄを制御ゲート電極１４の側
方に形成する（図２１（ｂ））。
【０１６７】次に、ＣＶＤ法にて、浮遊ゲート電極１７
ａ及び１７ｂ上に、それぞれ、第３及び第４ゲート絶縁
膜１３５ａ、１３５ｂを形成する。この実施例では、第
３ゲート絶縁膜１３５ａを、第４ゲート絶縁膜１３５ｂ
よりも厚く形成する。
ａ及び１７ｂ上に、それぞれ、第３及び第４ゲート絶縁
膜１３５ａ、１３５ｂを形成する。この実施例では、第
３ゲート絶縁膜１３５ａを、第４ゲート絶縁膜１３５ｂ
よりも厚く形成する。
【０１６８】さらに、ＣＶＤ法にて、多結晶シリコン膜
を第３及び第４ゲート絶縁膜１３５ａ、１３５ｂを覆う
ように基板１１上に堆積する。このあと、異方性の高い
エッチング技術によって、マスクを用いずに、この多結
晶シリコン膜をその上面からエッチングすることによ
り、制御ゲート電極１４の側方部以外の領域に位置する
多結晶シリコン膜を除去し、それによって、サイドウォ
ール型の第１及び第２浮遊ゲート電極１７ａ及び１７ｂ
を制御ゲート電極１４の側方に形成する（図２１
（ｃ））。
を第３及び第４ゲート絶縁膜１３５ａ、１３５ｂを覆う
ように基板１１上に堆積する。このあと、異方性の高い
エッチング技術によって、マスクを用いずに、この多結
晶シリコン膜をその上面からエッチングすることによ
り、制御ゲート電極１４の側方部以外の領域に位置する
多結晶シリコン膜を除去し、それによって、サイドウォ
ール型の第１及び第２浮遊ゲート電極１７ａ及び１７ｂ
を制御ゲート電極１４の側方に形成する（図２１
（ｃ））。
【０１６９】この後、通常の技術を用いて、層間絶縁膜
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
２１（ｄ）に示される構造が得られる。
１８の堆積、コンタクトホールの形成、ソース電極２０
Ｓ及びドレイン電極２０Ｄの形成等の工程を行って、図
２１（ｄ）に示される構造が得られる。
【０１７０】
【発明の効果】本発明によれば、ソース領域及びドレイ
ン領域の上方に設けられた浮遊ゲート電極が、制御ゲー
ト電極に容量結合され、制御ゲート電極に印加する電圧
を調整することにより、所望の浮遊ゲート電極にソース
領域及び／またはドレイン領域から電荷が注入される。
その結果、ソース領域及び／またはドレイン領域の拡散
層抵抗が、その上方に位置する浮遊ゲート電極の蓄積す
る電荷の量に応じて、変化し、データ読み出し時におい
て、ドレイン電流の大小を検出すれば、ソース領域また
はドレイン領域の抵抗の変化を検知することができる。
ン領域の上方に設けられた浮遊ゲート電極が、制御ゲー
ト電極に容量結合され、制御ゲート電極に印加する電圧
を調整することにより、所望の浮遊ゲート電極にソース
領域及び／またはドレイン領域から電荷が注入される。
その結果、ソース領域及び／またはドレイン領域の拡散
層抵抗が、その上方に位置する浮遊ゲート電極の蓄積す
る電荷の量に応じて、変化し、データ読み出し時におい
て、ドレイン電流の大小を検出すれば、ソース領域また
はドレイン領域の抵抗の変化を検知することができる。
【０１７１】このように、本発明によれば、単独で多値
データを記憶することのできる側壁蓄積型不揮発性メモ
リセルが提供される。また、制御ゲート電極下のゲート
絶縁膜中にホットエレクトロンが注入されにくいので、
データの読みだしについて高い信頼性が実現される。
データを記憶することのできる側壁蓄積型不揮発性メモ
リセルが提供される。また、制御ゲート電極下のゲート
絶縁膜中にホットエレクトロンが注入されにくいので、
データの読みだしについて高い信頼性が実現される。
【図１】（ａ）から（ｃ）は、本発明による不揮発性メ
モリセルを製造する工程を示す断面図
モリセルを製造する工程を示す断面図
【図２】（ａ）から（ｃ）は、メモリセルの動作を説明
するための図
するための図
【図３】図１（ｃ）に示されるメモリセルにおけるドレ
イン電流（ＩD）とドレイン電圧（ＶD）との関係を示す
特性図
イン電流（ＩD）とドレイン電圧（ＶD）との関係を示す
特性図
【図４】（ａ）から（ｃ）は、本発明による他の不揮発
性メモリセルを製造する工程を示す断面図
性メモリセルを製造する工程を示す断面図
【図５】図４（ｃ）に示されるメモリセルの動作を説明
するための図
するための図
【図６】図４（ｃ）に示されるメモリセルの浮遊ゲート
電極が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電
極に印加する電圧（ＶCG）との関係を示す特性図
電極が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電
極に印加する電圧（ＶCG）との関係を示す特性図
【図７】図４（ｃ）に示されるメモリセルにおけるドレ
イン電流（ＩD）とドレイン電圧（ＶD）との関係を示す
特性図
イン電流（ＩD）とドレイン電圧（ＶD）との関係を示す
特性図
【図８】従来の側壁蓄積型不揮発性メモリセル例を示す
断面図
断面図
【図９】（ａ）及び（ｂ）は、図１の不揮発性メモリセ
ルの改良例を示す断面図
ルの改良例を示す断面図
【図１０】本発明による更に他の不揮発性メモリセルを
示す断面図
示す断面図
【図１１】（ａ）から（ｄ）は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図１２】（ａ）及び（ｂ）は、図１１（ｄ）に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図１３】本発明による他の不揮発性メモリセルを示す
断面図
断面図
【図１４】（ａ）及び（ｂ）は、図１３に示されるメモ
リセルの動作を説明するための図
リセルの動作を説明するための図
【図１５】（ａ）から（ｃ）は、図１３に示されるメモ
リセルの動作を説明するための図
リセルの動作を説明するための図
【図１６】図１３に示されるメモリセルの浮遊ゲート電
極が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電極
に印加する電圧（ＶCG）との関係を示す特性図
極が蓄積する電荷の量（Ｑ（ｃ））と、制御ゲート電極
に印加する電圧（ＶCG）との関係を示す特性図
【図１７】図１３に示されるメモリセルにおけるドレイ
ン電流（ＩD）とドレイン電圧（ＶD）との関係を示す特
性図
ン電流（ＩD）とドレイン電圧（ＶD）との関係を示す特
性図
【図１８】（ａ）から（ｄ）は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図１９】（ａ）及び（ｂ）は、図１８（ｄ）に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図２０】（ａ）から（ｃ）は、図１８（ｄ）に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図２１】（ａ）から（ｄ）は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図２２】（ａ）及び（ｂ）は、図２１（ｄ）に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図２３】（ａ）から（ｃ）は、図２１（ｄ）に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
１１ ｐ型シリコン基板 １２ ゲート絶縁膜の第３部分 １３ａ ゲート絶縁膜の第１部分 １３ｂ ゲート絶縁膜の第２部分 １４ 制御ゲート電極 １７ａ 第１浮遊ゲート電極 １７ｂ 第２浮遊ゲート電極 １８ 層間絶縁膜 ２０Ｓ ソース電極 ２０Ｄ ドレイン電極 ２４ ｎ型ソース領域 ２５ ｎ型ドレイン領域 ３１ 寄生抵抗
Claims (20)
- 【請求項１】 上面領域を有する第１導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している一対の第２導電型不純物拡散領域
と、 該半導体層の該上面領域に設けられ、該一対の不純物拡
散領域の間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該一対の不純物拡散領域の少なくとも一部
を覆う薄部、及び該チャネル領域を覆う厚部を有するゲ
ート絶縁膜と、 該ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、 該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲート電
極から電気的に絶縁された制御ゲート電極と、 該制御ゲート電極と該浮遊ゲート電極との間に設けら
れ、該制御ゲート電極と該浮遊ゲート電極とを容量結合
する絶縁膜と、 を備えた不揮発性メモリセルであって、 データの書き込み時においては、該制御ゲート電極に印
加される電圧に応じて、該不純物拡散領域にある電荷の
一部が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲー
ト電極へ注入され、それによって、該不純物拡散領域の
電気抵抗を変化させることのできる、不揮発性メモリセ
ル。 - 【請求項２】 上面領域を有する第１導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第２導電型ソース領域及び第２導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第１
部分、該ドレイン領域の少なくとも一部を覆う第２部
分、及び該チャネル領域を覆う第３部分を有する第１ゲ
ート絶縁膜と、 該第１ゲート絶縁膜の該第１部分上に設けられた第１浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第２部分上に設けられた第２浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第３部分上に設けられ、該第１
及び第２浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該制御ゲート電極と該第１浮遊ゲート電極との間に設け
られ、該制御ゲート電極と該第１浮遊ゲート電極とを容
量結合する第１絶縁膜と、 該制御ゲート電極と該第２浮遊ゲート電極との間に設け
られ、該制御ゲート電極と該第２浮遊ゲート電極とを容
量結合する第２絶縁膜と、 を備えた不揮発性メモリセルであって、 該第１絶縁膜による容量結合の程度は、該第２絶縁膜に
よる容量結合の程度とは異なっており、 データの書き込み時においては、該制御ゲート電極に印
加される電圧に応じて、該ソース領域及び／又は該ドレ
イン領域にある電荷の一部が、該１絶縁膜の該第１部分
及び／又は該第２部分を通して、該第１浮遊ゲート電極
及び／又は該第２浮遊ゲート電極へ注入される、不揮発
性メモリセル。 - 【請求項３】 前記第１絶縁膜の厚さは、前記第２絶縁
膜の厚さと異なる、請求項２に記載の不揮発性メモリセ
ル。 - 【請求項４】 前記第１絶縁膜の誘電率は、前記第２絶
縁膜の誘電率と異なる、請求項２に記載の不揮発性メモ
リセル。 - 【請求項５】 前記第１及び第２浮遊ゲート電極を覆う
ように設けられた第２ゲート絶縁膜であって、該第１浮
遊ゲート電極を覆う第１部分、及び該第２浮遊ゲート電
極を覆う第２部分を有する第２ゲート絶縁膜と、 該第２ゲート絶縁膜の該第１部分上に設けられた第３の
浮遊ゲート電極と、 該第２ゲート絶縁膜の該第２部分上に設けられた第４の
浮遊ゲート電極と、 を備え、 該第３及び第４の浮遊ゲート電極は、該制御ゲート電極
に容量結合しており、 前記データの書き込み時においては、該制御ゲート電極
に印加された電圧に応じて、前記ソース領域及び／又は
前記ドレイン領域にある電荷の一部が、前記１ゲート絶
縁膜の前記第１部分及び／又は前記第２部分を通して、
該第１浮遊ゲート電極及び／又は該第２浮遊ゲート電極
へ注入され、また、該２ゲート絶縁膜の該第１部分及び
／又は該第２部分を通して、該第３浮遊ゲート電極及び
／又は該第４浮遊ゲート電極へ注入される、請求項１に
記載の不揮発性メモリセル。 - 【請求項６】 上面領域を有する第１導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第２導電型ソース領域及び第２導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第１
部分、該ドレイン領域の少なくとも一部を覆う第２部
分、及び該チャネル領域を覆う第３部分を有する第１ゲ
ート絶縁膜と、 該第１ゲート絶縁膜の該第１部分上に設けられた第１浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第２部分上に設けられた第２浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第３部分上に設けられ、該第１
及び第２浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該第１及び第２浮遊ゲート電極を覆うように設けられた
第２ゲート絶縁膜であって、該第１浮遊ゲート電極を覆
う第１部分、及び該第２浮遊ゲート電極を覆う第２部分
を有する第２ゲート絶縁膜と、 該第２ゲート絶縁膜の該第１部分上に設けられた第３浮
遊ゲート電極と、 該第２ゲート絶縁膜の該第２部分上に設けられた第４浮
遊ゲート電極と、 を備え、 該第１、第２、第３及び第４の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び／又は該ドレ
イン領域にある電荷の一部が、該１ゲート絶縁膜の該第
１部分及び／又は該第２部分を通して、該第１浮遊ゲー
ト電極及び／又は該第２浮遊ゲート電極へ注入され、ま
た、該２ゲート絶縁膜の該第１部分及び／又は該第２部
分を通して、該第３浮遊ゲート電極及び／又は該第４浮
遊ゲート電極へ注入される、不揮発性メモリセル。 - 【請求項７】 前記第１ゲート絶縁膜の前記第１部分の
厚さと前記第２部分の厚さとが等しい請求項６に記載の
不揮発性メモリセル。 - 【請求項８】 前記第２ゲート絶縁膜の前記第１部分の
厚さと前記第２部分の厚さとが等しい請求項６に記載の
不揮発性メモリセル。 - 【請求項９】 前記第１ゲート絶縁膜の前記第１部分の
厚さよりも前記第２部分の厚さが厚い請求項６に記載の
不揮発性メモリセル。 - 【請求項１０】 前記第２ゲート絶縁膜の前記第２部分
の厚さよりも前記第１部分の厚さが厚い請求項９に記載
の不揮発性メモリセル。 - 【請求項１１】 前記制御ゲート電極が前記チャネル領
域を完全に覆っている請求項７に記載の不揮発性メモリ
セル。 - 【請求項１２】 前記制御ゲート電極が前記チャネル領
域の一部を覆っており、前記第１及び第２浮遊ゲート電
極の少なくとも一方が該チャネル領域の他の一部を覆っ
ている請求項７に記載の不揮発性メモリセル。 - 【請求項１３】 上面領域を有する第１導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第２導電型ソース領域及び第２導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、 該半導体層の該上面領域上に設けられた第２ゲート絶縁
膜であって、該ソース領域の他の一部を覆う第１部分、
及び該ドレイン領域の他の一部を覆う第２部分を有する
第２ゲート絶縁膜と、 該第１ゲート絶縁膜の該第１部分上に設けられた第１浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第２部分上に設けられた第２浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第３部分上に設けられ、該第１
及び第２浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該第２ゲート絶縁膜の該第１部分上に設けられた第３浮
遊ゲート電極と、 該第２ゲート絶縁膜の該第２部分上に設けられた第４浮
遊ゲート電極と、 を備え、 該第１、第２、第３及び第４の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び／又は該ドレ
イン領域にある電荷の一部が、該１ゲート絶縁膜の該第
１部分及び／又は該第２部分を通して、該第１浮遊ゲー
ト電極及び／又は該第２浮遊ゲート電極へ注入され、ま
た、該２ゲート絶縁膜の該第１部分及び／又は該第２部
分を通して、該第３浮遊ゲート電極及び／又は該第４浮
遊ゲート電極へ注入される、不揮発性メモリセル。 - 【請求項１４】 前記第１ゲート絶縁膜の前記第１部分
の厚さと前記第２部分の厚さとが等しい請求項１３に記
載の不揮発性メモリセル。 - 【請求項１５】 前記第２ゲート絶縁膜の前記第１部分
の厚さと前記第２部分の厚さとが等しい請求項１３に記
載の不揮発性メモリセル。 - 【請求項１６】 前記第１ゲート絶縁膜の前記第１部分
の厚さよりも前記第２部分の厚さが厚い請求項１３に記
載の不揮発性メモリセル。 - 【請求項１７】 前記第２ゲート絶縁膜の前記第２部分
の厚さよりも前記第１部分の厚さが厚い請求項１６に記
載の不揮発性メモリセル。 - 【請求項１８】 前記制御ゲート電極が前記チャネル領
域を完全に覆っている請求項１３に記載の不揮発性メモ
リセル。 - 【請求項１９】 前記制御ゲート電極が前記チャネル領
域の一部を覆っており、前記第１及び第２浮遊ゲート電
極の少なくとも一方が該チャネル領域の他の一部を覆っ
ている請求項１３に記載の不揮発性メモリセル。 - 【請求項２０】 上面領域を有する第１導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第２導電型ソース領域及び第２導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第１ゲート絶縁
膜であって、該ソース領域の一部を覆う第１部分、該ド
レイン領域の一部を覆う第２部分、及び該チャネル領域
を覆う第３部分を有する第１ゲート絶縁膜と、 該半導体層の該上面領域上に設けられた絶縁膜であっ
て、該ソース領域の他の一部を覆う第１部分、及び該ド
レイン領域の他の一部を覆う第２部分を有する絶縁膜
と、 該第１ゲート絶縁膜の該第１部分上に設けられた第１浮
遊ゲート電極と、 該第１ゲート絶縁膜の該第２部分上に設けられた第２浮
遊ゲート電極と、 該絶縁膜の該第１部分上に設けられた第３浮遊ゲート電
極と、 該絶縁膜の該第２部分上に設けられた第４浮遊ゲート電
極と、 該第１浮遊ゲート電極と該第３浮遊ゲート電極との間に
設けられた第３ゲート絶縁膜と、 該第２浮遊ゲート電極と該第４浮遊ゲート電極との間に
設けられた第４ゲート絶縁膜と、を備えており、 該第１、第２、第３及び第４の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び／又は該ドレ
イン領域にある電荷の一部が、該１ゲート絶縁膜の該第
１部分及び／又は該第２部分を通して、該第１浮遊ゲー
ト電極及び／又は該第２浮遊ゲート電極へ注入され、ま
た、該３ゲート絶縁及び／又は該第４ゲート絶縁膜を通
して、該第３浮遊ゲート電極及び／又は該第４浮遊ゲー
ト電極へ注入される、不揮発性メモリセル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06080519A JP3136895B2 (ja) | 1993-08-19 | 1994-04-19 | 不揮発性メモリセル |
| US08/245,253 US5424979A (en) | 1992-10-02 | 1994-05-17 | Non-volatile memory cell |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20500893 | 1993-08-19 | ||
| JP5-205008 | 1993-08-19 | ||
| JP06080519A JP3136895B2 (ja) | 1993-08-19 | 1994-04-19 | 不揮発性メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111292A true JPH07111292A (ja) | 1995-04-25 |
| JP3136895B2 JP3136895B2 (ja) | 2001-02-19 |
Family
ID=26421517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06080519A Expired - Fee Related JP3136895B2 (ja) | 1992-10-02 | 1994-04-19 | 不揮発性メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136895B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
-
1994
- 1994-04-19 JP JP06080519A patent/JP3136895B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
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| Publication number | Publication date |
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| JP3136895B2 (ja) | 2001-02-19 |
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