JPH07111292A - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
- Publication number
- JPH07111292A JPH07111292A JP6080519A JP8051994A JPH07111292A JP H07111292 A JPH07111292 A JP H07111292A JP 6080519 A JP6080519 A JP 6080519A JP 8051994 A JP8051994 A JP 8051994A JP H07111292 A JPH07111292 A JP H07111292A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- floating gate
- region
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】 ソース24及びドレイン25の上方に浮遊ゲ
ート電極17a、17b、17c及び17dが設けられ
ており、これらが制御ゲート電極14に容量結合されて
いる。制御ゲート電極14に印加する電圧を調整するこ
とにより、浮遊ゲート電極17a、17b、17c、1
7dのうちの選択された電極にソース24及び/または
ドレイン25から電荷が注入され、それによってソース
24及び/またはドレイン25の拡散層抵抗を不揮発的
に変化させる。 【効果】 制御ゲート電極14に印加する電圧とゲート
絶縁膜13a、13b、130a、130bの厚さとを
調節することにより、何れかの浮遊ゲート電極に電荷を
蓄積させ、それによってソース24及びドレイン25の
拡散層抵抗を変化させることができる。一つのメモリセ
ルに記憶させられるデータの多値化を図ることができ
る。
ート電極17a、17b、17c及び17dが設けられ
ており、これらが制御ゲート電極14に容量結合されて
いる。制御ゲート電極14に印加する電圧を調整するこ
とにより、浮遊ゲート電極17a、17b、17c、1
7dのうちの選択された電極にソース24及び/または
ドレイン25から電荷が注入され、それによってソース
24及び/またはドレイン25の拡散層抵抗を不揮発的
に変化させる。 【効果】 制御ゲート電極14に印加する電圧とゲート
絶縁膜13a、13b、130a、130bの厚さとを
調節することにより、何れかの浮遊ゲート電極に電荷を
蓄積させ、それによってソース24及びドレイン25の
拡散層抵抗を変化させることができる。一つのメモリセ
ルに記憶させられるデータの多値化を図ることができ
る。
Description
【0001】
【産業上の利用分野】本発明は、側壁蓄積型の不揮発性
メモリセルに関し、特に、電気的にデータの書き込み/
消去が可能な読みだし専用記憶装置(EEPROM)の
ための不揮発性メモリセルに関する。
メモリセルに関し、特に、電気的にデータの書き込み/
消去が可能な読みだし専用記憶装置(EEPROM)の
ための不揮発性メモリセルに関する。
【0002】
【従来の技術】 不揮発性メモリセルには
EEPROMの他に、電気的にデータの書き込みが可
能ではあるが、データの消去は電気的に実行されない読
みだし専用記憶装置(EPROM)がある。
EEPROMの他に、電気的にデータの書き込みが可
能ではあるが、データの消去は電気的に実行されない読
みだし専用記憶装置(EPROM)がある。
【0003】図8は、EPROMのための側壁蓄積形不
揮発性メモリセル80を示している。このような側壁蓄
積型不揮発性メモリセル80は、米国特許第5051793号
に開示されている。
揮発性メモリセル80を示している。このような側壁蓄
積型不揮発性メモリセル80は、米国特許第5051793号
に開示されている。
【0004】このメモリセル80は、P型シリコン基板
81と、基板81中に形成されたソース領域82及びド
レイン領域83と、基板81上に形成された均一な厚さ
のゲート絶縁膜84と、ゲート絶縁膜84上に形成され
た浮遊ゲート電極85a及び85b並びに制御ゲート電
極86と、を備えている。浮遊ゲート電極85a及び8
5bは、制御ゲート電極86の一対の側壁(サイドウォ
ール)のように、制御ゲート電極86の両側に位置して
いる。浮遊ゲート電極85a及び85bと制御ゲート電
極86とは、両者の間に位置する絶縁膜によって、相互
に電気的に絶縁されている。制御ゲート電極86の幅
(チャネル長方向のサイズ)は、チャネル長よりも短
く、浮遊ゲート電極85a及び85bの一部はチャネル
の一部を覆っている。
81と、基板81中に形成されたソース領域82及びド
レイン領域83と、基板81上に形成された均一な厚さ
のゲート絶縁膜84と、ゲート絶縁膜84上に形成され
た浮遊ゲート電極85a及び85b並びに制御ゲート電
極86と、を備えている。浮遊ゲート電極85a及び8
5bは、制御ゲート電極86の一対の側壁(サイドウォ
ール)のように、制御ゲート電極86の両側に位置して
いる。浮遊ゲート電極85a及び85bと制御ゲート電
極86とは、両者の間に位置する絶縁膜によって、相互
に電気的に絶縁されている。制御ゲート電極86の幅
(チャネル長方向のサイズ)は、チャネル長よりも短
く、浮遊ゲート電極85a及び85bの一部はチャネル
の一部を覆っている。
【0005】ソース領域82の電位に対してドレイン領
域83の電位を充分に高くすると、ソース領域82とド
レイン領域83との間に形成された電位勾配(電界)に
従って、ソース領域82から出た電子が、ドレイン領域
83の方向に加速される。高速を得た電子は、ドレイン
領域83の近傍においてアバランシェ崩壊を引き起こ
し、多数の高エネルギ電子(ホットエレクトロン)を発
生させる。発生したホットエレクトロンの一部は、ゲー
ト絶縁膜84の電位障壁を乗り越えて、ドレイン領域8
3側の浮遊ゲート電極85bに注入される。電荷(電
子)が浮遊ゲート電極85bに注入されると、浮遊ゲー
ト電極85bの電位が低下し、それによって、メモリセ
ルのトランジスタ閾値が増加することになる。
域83の電位を充分に高くすると、ソース領域82とド
レイン領域83との間に形成された電位勾配(電界)に
従って、ソース領域82から出た電子が、ドレイン領域
83の方向に加速される。高速を得た電子は、ドレイン
領域83の近傍においてアバランシェ崩壊を引き起こ
し、多数の高エネルギ電子(ホットエレクトロン)を発
生させる。発生したホットエレクトロンの一部は、ゲー
ト絶縁膜84の電位障壁を乗り越えて、ドレイン領域8
3側の浮遊ゲート電極85bに注入される。電荷(電
子)が浮遊ゲート電極85bに注入されると、浮遊ゲー
ト電極85bの電位が低下し、それによって、メモリセ
ルのトランジスタ閾値が増加することになる。
【0006】こうして、各メモリセルは、その閾値に応
じて、電気的に安定な2個の状態(論理「high」ま
たは論理「low」)を取り得る。その結果、各メモリ
セルは、1ビット情報を記憶することができる。例え
ば、マトリクス状に配列された複数の不揮発性メモリセ
ルのうち、所望のメモリセルの閾値を選択的に高くし
て、他のメモリセルの閾値を低くすることによって、任
意の情報を記憶することができる。
じて、電気的に安定な2個の状態(論理「high」ま
たは論理「low」)を取り得る。その結果、各メモリ
セルは、1ビット情報を記憶することができる。例え
ば、マトリクス状に配列された複数の不揮発性メモリセ
ルのうち、所望のメモリセルの閾値を選択的に高くし
て、他のメモリセルの閾値を低くすることによって、任
意の情報を記憶することができる。
【0007】
【発明が解決しようとする課題】上述の側壁蓄積形の不
揮発性メモリセルには、つぎのような問題がある。
揮発性メモリセルには、つぎのような問題がある。
【0008】データの読みだしエラーを防止するために
は、浮遊ゲート電極85bに注入される電荷の量を増加
すればよい。そのためには、ドレイン領域83の近傍の
電界を強くする必要がある。この電界を強くするには、
ドレイン領域83に対して高い電圧を印加する必要があ
る。しかし、このような高い電圧をドレイン領域83に
印加すると、n型のドレイン領域83とp型の基板81
とが形成するPN接合の空乏層が、ソース領域82に向
かって深く延びてしまう。すると、アバランシェ崩壊に
よって発生したホットエレクトロンは、ゲート絶縁膜8
4のうちの制御ゲート電極86の直下部分に注入されて
しまう。このようなホットエロクトロン注入を避けるた
めには、ドレイン領域83に印加する電圧を低減する必
要がある。しかし、そのようにすると、浮遊ゲート電極
85bに注入される電荷の量(書き込み容量)が減少す
るので、データの読みだしエラーが生じるおそれがあ
る。
は、浮遊ゲート電極85bに注入される電荷の量を増加
すればよい。そのためには、ドレイン領域83の近傍の
電界を強くする必要がある。この電界を強くするには、
ドレイン領域83に対して高い電圧を印加する必要があ
る。しかし、このような高い電圧をドレイン領域83に
印加すると、n型のドレイン領域83とp型の基板81
とが形成するPN接合の空乏層が、ソース領域82に向
かって深く延びてしまう。すると、アバランシェ崩壊に
よって発生したホットエレクトロンは、ゲート絶縁膜8
4のうちの制御ゲート電極86の直下部分に注入されて
しまう。このようなホットエロクトロン注入を避けるた
めには、ドレイン領域83に印加する電圧を低減する必
要がある。しかし、そのようにすると、浮遊ゲート電極
85bに注入される電荷の量(書き込み容量)が減少す
るので、データの読みだしエラーが生じるおそれがあ
る。
【0009】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、書き込み容
量の大きな側壁蓄積型不揮発性メモリセルを提供するこ
とにある。
れたものであり、その目的とするところは、書き込み容
量の大きな側壁蓄積型不揮発性メモリセルを提供するこ
とにある。
【0010】
【課題を解決するための手段】本発明の不揮発性メモリ
セルは、上面領域を有する第1導電型半導体層と、該半
導体層の該上面領域に設けられ、ある距離を隔てて相互
に対向している一対の第2導電型不純物拡散領域と、該
半導体層の該上面領域に設けられ、該一対の不純物拡散
領域の間に位置するチャネル領域と、該半導体層の該上
面領域上に設けられた第1ゲート絶縁膜であって、該一
対の不純物拡散領域の少なくとも一部を覆う薄部、及び
該チャネル領域を覆う厚部を有するゲート絶縁膜と、該
ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲー
ト電極から電気的に絶縁された制御ゲート電極と、該制
御ゲート電極と該浮遊ゲート電極との間に設けられ、該
制御ゲート電極と該浮遊ゲート電極とを容量結合する絶
縁膜と、を備えた不揮発性メモリセルであって、データ
の書き込み時においては、該制御ゲート電極に印加され
る電圧に応じて、該不純物拡散領域にある電荷の一部
が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲート電
極へ注入され、それによって、該不純物拡散領域の抵抗
を変化させることができ、そのことにより上記目的が達
成される。
セルは、上面領域を有する第1導電型半導体層と、該半
導体層の該上面領域に設けられ、ある距離を隔てて相互
に対向している一対の第2導電型不純物拡散領域と、該
半導体層の該上面領域に設けられ、該一対の不純物拡散
領域の間に位置するチャネル領域と、該半導体層の該上
面領域上に設けられた第1ゲート絶縁膜であって、該一
対の不純物拡散領域の少なくとも一部を覆う薄部、及び
該チャネル領域を覆う厚部を有するゲート絶縁膜と、該
ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲー
ト電極から電気的に絶縁された制御ゲート電極と、該制
御ゲート電極と該浮遊ゲート電極との間に設けられ、該
制御ゲート電極と該浮遊ゲート電極とを容量結合する絶
縁膜と、を備えた不揮発性メモリセルであって、データ
の書き込み時においては、該制御ゲート電極に印加され
る電圧に応じて、該不純物拡散領域にある電荷の一部
が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲート電
極へ注入され、それによって、該不純物拡散領域の抵抗
を変化させることができ、そのことにより上記目的が達
成される。
【0011】本発明の他の不揮発性メモリセルは、上面
領域を有する第1導電型半導体層と、該半導体層の該上
面領域に設けられ、ある距離を隔てて相互に対向してい
る第2導電型ソース領域及び第2導電型ドレイン領域
と、該半導体層の該上面領域に設けられ、該ソース領域
と該ドレイン領域との間に位置するチャネル領域と、該
半導体層の該上面領域上に設けられた第1ゲート絶縁膜
であって、該ソース領域の少なくとも一部を覆う第1部
分、該ドレイン領域の少なくとも一部を覆う第2部分、
及び該チャネル領域を覆う第3部分を有する第1ゲート
絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設けら
れた第1浮遊ゲート電極と、該第1ゲート絶縁膜の該第
2部分上に設けられた第2浮遊ゲート電極と、該第1ゲ
ート絶縁膜の該第3部分上に設けられ、該第1及び第2
浮遊ゲート電極から電気的に絶縁された制御ゲート電極
と、該制御ゲート電極と該第1浮遊ゲート電極との間に
設けられ、該制御ゲート電極と該第1浮遊ゲート電極と
を容量結合する第1絶縁膜と、該制御ゲート電極と該第
2浮遊ゲート電極との間に設けられ、該制御ゲート電極
と該第2浮遊ゲート電極とを容量結合する第2絶縁膜
と、を備えた不揮発性メモリセルであって、該第1絶縁
膜による容量結合の程度は、該第2絶縁膜による容量結
合の程度とは異なっており、データの書き込み時におい
ては、該制御ゲート電極に印加される電圧に応じて、該
ソース領域及び/又は該ドレイン領域にある電荷の一部
が、該1絶縁膜の該第1部分及び/又は該第2部分を通
して、該第1浮遊ゲート電極及び/又は該第2浮遊ゲー
ト電極へ注入され、そのことにより上記目的が達成され
る。
領域を有する第1導電型半導体層と、該半導体層の該上
面領域に設けられ、ある距離を隔てて相互に対向してい
る第2導電型ソース領域及び第2導電型ドレイン領域
と、該半導体層の該上面領域に設けられ、該ソース領域
と該ドレイン領域との間に位置するチャネル領域と、該
半導体層の該上面領域上に設けられた第1ゲート絶縁膜
であって、該ソース領域の少なくとも一部を覆う第1部
分、該ドレイン領域の少なくとも一部を覆う第2部分、
及び該チャネル領域を覆う第3部分を有する第1ゲート
絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設けら
れた第1浮遊ゲート電極と、該第1ゲート絶縁膜の該第
2部分上に設けられた第2浮遊ゲート電極と、該第1ゲ
ート絶縁膜の該第3部分上に設けられ、該第1及び第2
浮遊ゲート電極から電気的に絶縁された制御ゲート電極
と、該制御ゲート電極と該第1浮遊ゲート電極との間に
設けられ、該制御ゲート電極と該第1浮遊ゲート電極と
を容量結合する第1絶縁膜と、該制御ゲート電極と該第
2浮遊ゲート電極との間に設けられ、該制御ゲート電極
と該第2浮遊ゲート電極とを容量結合する第2絶縁膜
と、を備えた不揮発性メモリセルであって、該第1絶縁
膜による容量結合の程度は、該第2絶縁膜による容量結
合の程度とは異なっており、データの書き込み時におい
ては、該制御ゲート電極に印加される電圧に応じて、該
ソース領域及び/又は該ドレイン領域にある電荷の一部
が、該1絶縁膜の該第1部分及び/又は該第2部分を通
して、該第1浮遊ゲート電極及び/又は該第2浮遊ゲー
ト電極へ注入され、そのことにより上記目的が達成され
る。
【0012】ある実施態様では、前記第1絶縁膜の厚さ
は、前記第2絶縁膜の厚さと異なる。
は、前記第2絶縁膜の厚さと異なる。
【0013】ある実施態様では、前記第1絶縁膜の誘電
率は、前記第2絶縁膜の誘電率と異なる。
率は、前記第2絶縁膜の誘電率と異なる。
【0014】ある実施態様では、前記第1及び第2浮遊
ゲート電極を覆うように設けられた第2ゲート絶縁膜で
あって、該第1浮遊ゲート電極を覆う第1部分、及び該
第2浮遊ゲート電極を覆う第2部分を有する第2ゲート
絶縁膜と、該第2ゲート絶縁膜の該第1部分上に設けら
れた第3の浮遊ゲート電極と、該第2ゲート絶縁膜の該
第2部分上に設けられた第4の浮遊ゲート電極と、を備
え、該第3及び第4の浮遊ゲート電極は、該制御ゲート
電極に容量結合しており、前記データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
前記ソース領域及び/又は前記ドレイン領域にある電荷
の一部が、前記1ゲート絶縁膜の前記第1部分及び/又
は前記第2部分を通して、該第1浮遊ゲート電極及び/
又は該第2浮遊ゲート電極へ注入され、また、該2ゲー
ト絶縁膜の該第1部分及び/又は該第2部分を通して、
該第3浮遊ゲート電極及び/又は該第4浮遊ゲート電極
へ注入される。
ゲート電極を覆うように設けられた第2ゲート絶縁膜で
あって、該第1浮遊ゲート電極を覆う第1部分、及び該
第2浮遊ゲート電極を覆う第2部分を有する第2ゲート
絶縁膜と、該第2ゲート絶縁膜の該第1部分上に設けら
れた第3の浮遊ゲート電極と、該第2ゲート絶縁膜の該
第2部分上に設けられた第4の浮遊ゲート電極と、を備
え、該第3及び第4の浮遊ゲート電極は、該制御ゲート
電極に容量結合しており、前記データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
前記ソース領域及び/又は前記ドレイン領域にある電荷
の一部が、前記1ゲート絶縁膜の前記第1部分及び/又
は前記第2部分を通して、該第1浮遊ゲート電極及び/
又は該第2浮遊ゲート電極へ注入され、また、該2ゲー
ト絶縁膜の該第1部分及び/又は該第2部分を通して、
該第3浮遊ゲート電極及び/又は該第4浮遊ゲート電極
へ注入される。
【0015】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第1
部分、該ドレイン領域の少なくとも一部を覆う第2部
分、及び該チャネル領域を覆う第3部分を有する第1ゲ
ート絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設
けられた第1浮遊ゲート電極と、該第1ゲート絶縁膜の
該第2部分上に設けられた第2浮遊ゲート電極と、該第
1ゲート絶縁膜の該第3部分上に設けられ、該第1及び
第2浮遊ゲート電極から電気的に絶縁された制御ゲート
電極と、該第1及び第2浮遊ゲート電極を覆うように設
けられた第2ゲート絶縁膜であって、該第1浮遊ゲート
電極を覆う第1部分、及び該第2浮遊ゲート電極を覆う
第2部分を有する第2ゲート絶縁膜と、該第2ゲート絶
縁膜の該第1部分上に設けられた第3浮遊ゲート電極
と、該第2ゲート絶縁膜の該第2部分上に設けられた第
4浮遊ゲート電極と、を備え、該第1、第2、第3及び
第4の浮遊ゲート電極は、該制御ゲート電極に容量結合
しており、データの書き込み時においては、該制御ゲー
ト電極に印加された電圧に応じて、該ソース領域及び/
又は該ドレイン領域にある電荷の一部が、該1ゲート絶
縁膜の該第1部分及び/又は該第2部分を通して、該第
1浮遊ゲート電極及び/又は該第2浮遊ゲート電極へ注
入され、また、該2ゲート絶縁膜の該第1部分及び/又
は該第2部分を通して、該第3浮遊ゲート電極及び/又
は該第4浮遊ゲート電極へ注入され、そのことにより上
記目的が達成される。
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第1
部分、該ドレイン領域の少なくとも一部を覆う第2部
分、及び該チャネル領域を覆う第3部分を有する第1ゲ
ート絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設
けられた第1浮遊ゲート電極と、該第1ゲート絶縁膜の
該第2部分上に設けられた第2浮遊ゲート電極と、該第
1ゲート絶縁膜の該第3部分上に設けられ、該第1及び
第2浮遊ゲート電極から電気的に絶縁された制御ゲート
電極と、該第1及び第2浮遊ゲート電極を覆うように設
けられた第2ゲート絶縁膜であって、該第1浮遊ゲート
電極を覆う第1部分、及び該第2浮遊ゲート電極を覆う
第2部分を有する第2ゲート絶縁膜と、該第2ゲート絶
縁膜の該第1部分上に設けられた第3浮遊ゲート電極
と、該第2ゲート絶縁膜の該第2部分上に設けられた第
4浮遊ゲート電極と、を備え、該第1、第2、第3及び
第4の浮遊ゲート電極は、該制御ゲート電極に容量結合
しており、データの書き込み時においては、該制御ゲー
ト電極に印加された電圧に応じて、該ソース領域及び/
又は該ドレイン領域にある電荷の一部が、該1ゲート絶
縁膜の該第1部分及び/又は該第2部分を通して、該第
1浮遊ゲート電極及び/又は該第2浮遊ゲート電極へ注
入され、また、該2ゲート絶縁膜の該第1部分及び/又
は該第2部分を通して、該第3浮遊ゲート電極及び/又
は該第4浮遊ゲート電極へ注入され、そのことにより上
記目的が達成される。
【0016】ある実施態様では、前記第1ゲート絶縁膜
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
【0017】ある実施態様では、前記第2ゲート絶縁膜
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
【0018】ある実施例態様では、前記第1ゲート絶縁
膜の前記第1部分の厚さよりも前記第2部分の厚さが厚
い。
膜の前記第1部分の厚さよりも前記第2部分の厚さが厚
い。
【0019】ある実施態様では、前記第2ゲート絶縁膜
の前記第2部分の厚さよりも前記第1部分の厚さが厚
い。
の前記第2部分の厚さよりも前記第1部分の厚さが厚
い。
【0020】ある実施態様では、前記制御ゲート電極が
前記チャネル領域を完全に覆っている。
前記チャネル領域を完全に覆っている。
【0021】ある実施態様では、前記制御ゲート電極が
前記チャネル領域の一部を覆っており、前記第1及び第
2浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っている。
前記チャネル領域の一部を覆っており、前記第1及び第
2浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っている。
【0022】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた第2ゲート絶縁膜であっ
て、該ソース領域の他の一部を覆う第1部分、及び該ド
レイン領域の他の一部を覆う第2部分を有する第2ゲー
ト絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設け
られた第1浮遊ゲート電極と、該第1ゲート絶縁膜の該
第2部分上に設けられた第2浮遊ゲート電極と、該第1
ゲート絶縁膜の該第3部分上に設けられ、該第1及び第
2浮遊ゲート電極から電気的に絶縁された制御ゲート電
極と、該第2ゲート絶縁膜の該第1部分上に設けられた
第3浮遊ゲート電極と、該第2ゲート絶縁膜の該第2部
分上に設けられた第4浮遊ゲート電極と、を備え、該第
1、第2、第3及び第4の浮遊ゲート電極は、該制御ゲ
ート電極に容量結合しており、データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
該ソース領域及び/又は該ドレイン領域にある電荷の一
部が、該1ゲート絶縁膜の該第1部分及び/又は該第2
部分を通して、該第1浮遊ゲート電極及び/又は該第2
浮遊ゲート電極へ注入され、また、該2ゲート絶縁膜の
該第1部分及び/又は該第2部分を通して、該第3浮遊
ゲート電極及び/又は該第4浮遊ゲート電極へ注入さ
れ、そのことにより上記目的が達成される。
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた第2ゲート絶縁膜であっ
て、該ソース領域の他の一部を覆う第1部分、及び該ド
レイン領域の他の一部を覆う第2部分を有する第2ゲー
ト絶縁膜と、該第1ゲート絶縁膜の該第1部分上に設け
られた第1浮遊ゲート電極と、該第1ゲート絶縁膜の該
第2部分上に設けられた第2浮遊ゲート電極と、該第1
ゲート絶縁膜の該第3部分上に設けられ、該第1及び第
2浮遊ゲート電極から電気的に絶縁された制御ゲート電
極と、該第2ゲート絶縁膜の該第1部分上に設けられた
第3浮遊ゲート電極と、該第2ゲート絶縁膜の該第2部
分上に設けられた第4浮遊ゲート電極と、を備え、該第
1、第2、第3及び第4の浮遊ゲート電極は、該制御ゲ
ート電極に容量結合しており、データの書き込み時にお
いては、該制御ゲート電極に印加された電圧に応じて、
該ソース領域及び/又は該ドレイン領域にある電荷の一
部が、該1ゲート絶縁膜の該第1部分及び/又は該第2
部分を通して、該第1浮遊ゲート電極及び/又は該第2
浮遊ゲート電極へ注入され、また、該2ゲート絶縁膜の
該第1部分及び/又は該第2部分を通して、該第3浮遊
ゲート電極及び/又は該第4浮遊ゲート電極へ注入さ
れ、そのことにより上記目的が達成される。
【0023】ある実施態様では、前記第1ゲート絶縁膜
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
【0024】ある実施態様では、前記第2ゲート絶縁膜
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
の前記第1部分の厚さと前記第2部分の厚さとが等し
い。
【0025】ある実施態様では、前記第1ゲート絶縁膜
の前記第1部分の厚さよりも前記第2部分の厚さが厚
い。
の前記第1部分の厚さよりも前記第2部分の厚さが厚
い。
【0026】ある実施態様では、前記第2ゲート絶縁膜
の前記第2部分の厚さよりも前記第1部分の厚さが厚
い。
の前記第2部分の厚さよりも前記第1部分の厚さが厚
い。
【0027】ある実施態様では、前記制御ゲート電極が
前記チャネル領域を完全に覆っている。
前記チャネル領域を完全に覆っている。
【0028】ある実施態様では、前記制御ゲート電極が
前記チャネル領域の一部を覆っており、前記第1及び第
2浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っているる。
前記チャネル領域の一部を覆っており、前記第1及び第
2浮遊ゲート電極の少なくとも一方が該チャネル領域の
他の一部を覆っているる。
【0029】本発明の更に他の不揮発性メモリセルは、
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた絶縁膜であって、該ソー
ス領域の他の一部を覆う第1部分、及び該ドレイン領域
の他の一部を覆う第2部分を有する絶縁膜と、該第1ゲ
ート絶縁膜の該第1部分上に設けられた第1浮遊ゲート
電極と、該第1ゲート絶縁膜の該第2部分上に設けられ
た第2浮遊ゲート電極と、該絶縁膜の該第1部分上に設
けられた第3浮遊ゲート電極と、該絶縁膜の該第2部分
上に設けられた第4浮遊ゲート電極と、該第1浮遊ゲー
ト電極と該第3浮遊ゲート電極との間に設けられた第3
ゲート絶縁膜と、該第2浮遊ゲート電極と該第4浮遊ゲ
ート電極との間に設けられた第4ゲート絶縁膜と、を備
えており、該第1、第2、第3及び第4の浮遊ゲート電
極は、該制御ゲート電極に容量結合しており、データの
書き込み時においては、該制御ゲート電極に印加された
電圧に応じて、該ソース領域及び/又は該ドレイン領域
にある電荷の一部が、該1ゲート絶縁膜の該第1部分及
び/又は該第2部分を通して、該第1浮遊ゲート電極及
び/又は該第2浮遊ゲート電極へ注入され、また、該3
ゲート絶縁及び/又は該第4ゲート絶縁膜を通して、該
第3浮遊ゲート電極及び/又は該第4浮遊ゲート電極へ
注入され、そのことにより上記目的が達成される。
上面領域を有する第1導電型半導体層と、該半導体層の
該上面領域に設けられ、ある距離を隔てて相互に対向し
ている第2導電型ソース領域及び第2導電型ドレイン領
域と、該半導体層の該上面領域に設けられ、該ソース領
域と該ドレイン領域との間に位置するチャネル領域と、
該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、該半導体
層の該上面領域上に設けられた絶縁膜であって、該ソー
ス領域の他の一部を覆う第1部分、及び該ドレイン領域
の他の一部を覆う第2部分を有する絶縁膜と、該第1ゲ
ート絶縁膜の該第1部分上に設けられた第1浮遊ゲート
電極と、該第1ゲート絶縁膜の該第2部分上に設けられ
た第2浮遊ゲート電極と、該絶縁膜の該第1部分上に設
けられた第3浮遊ゲート電極と、該絶縁膜の該第2部分
上に設けられた第4浮遊ゲート電極と、該第1浮遊ゲー
ト電極と該第3浮遊ゲート電極との間に設けられた第3
ゲート絶縁膜と、該第2浮遊ゲート電極と該第4浮遊ゲ
ート電極との間に設けられた第4ゲート絶縁膜と、を備
えており、該第1、第2、第3及び第4の浮遊ゲート電
極は、該制御ゲート電極に容量結合しており、データの
書き込み時においては、該制御ゲート電極に印加された
電圧に応じて、該ソース領域及び/又は該ドレイン領域
にある電荷の一部が、該1ゲート絶縁膜の該第1部分及
び/又は該第2部分を通して、該第1浮遊ゲート電極及
び/又は該第2浮遊ゲート電極へ注入され、また、該3
ゲート絶縁及び/又は該第4ゲート絶縁膜を通して、該
第3浮遊ゲート電極及び/又は該第4浮遊ゲート電極へ
注入され、そのことにより上記目的が達成される。
【0030】
【作用】ソース領域及びドレイン領域の上方に設けられ
た浮遊ゲート電極は、制御ゲート電極に容量結合されて
いる。制御ゲート電極に印加する電圧を調整することに
より、所望の浮遊ゲート電極にソース領域及び/または
ドレイン領域から電荷が注入される。ソース領域及び/
またはドレイン領域の拡散層抵抗は、その上方に位置す
る浮遊ゲート電極の蓄積する電荷の量に応じて、変化す
る。このため、データ読み出し時において、ドレイン電
流の大小を検出すれば、ソース領域またはドレイン領域
の抵抗の変化を検知することができ、それによって、浮
遊ゲート電極の電荷蓄積状態を知ることが可能である。
浮遊ゲート電極の数を複数とし、また、電荷の横切るべ
きゲート絶縁膜の厚さを調節することにより、多値デー
タを不揮発的に記憶することができる。このように、ソ
ース領域及び/またはドレイン領域の拡散層抵抗を、浮
遊ゲート電極の電荷蓄積状態に応じて、変化させる点に
おいて、本発明の作用は、チャネル領域の反転しきい値
を変化させる従来の不揮発性メモリセルの作用とは異な
っている。
た浮遊ゲート電極は、制御ゲート電極に容量結合されて
いる。制御ゲート電極に印加する電圧を調整することに
より、所望の浮遊ゲート電極にソース領域及び/または
ドレイン領域から電荷が注入される。ソース領域及び/
またはドレイン領域の拡散層抵抗は、その上方に位置す
る浮遊ゲート電極の蓄積する電荷の量に応じて、変化す
る。このため、データ読み出し時において、ドレイン電
流の大小を検出すれば、ソース領域またはドレイン領域
の抵抗の変化を検知することができ、それによって、浮
遊ゲート電極の電荷蓄積状態を知ることが可能である。
浮遊ゲート電極の数を複数とし、また、電荷の横切るべ
きゲート絶縁膜の厚さを調節することにより、多値デー
タを不揮発的に記憶することができる。このように、ソ
ース領域及び/またはドレイン領域の拡散層抵抗を、浮
遊ゲート電極の電荷蓄積状態に応じて、変化させる点に
おいて、本発明の作用は、チャネル領域の反転しきい値
を変化させる従来の不揮発性メモリセルの作用とは異な
っている。
【0031】
(実施例1)図1(c)は、本発明による側壁蓄積型不
揮発性メモリセルの断面構造を示している。以下、設計
ルール(最小寸法)が0.5から1.0μmのCMOS
プロセスを用いて製造されたメモリセルについて、本発
明を説明する。
揮発性メモリセルの断面構造を示している。以下、設計
ルール(最小寸法)が0.5から1.0μmのCMOS
プロセスを用いて製造されたメモリセルについて、本発
明を説明する。
【0032】このメモリセルは、p型シリコン基板11
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
【0033】シリコン基板11上には、ゲート絶縁膜が
設けられている。このゲート絶縁膜は、ソース領域24
を覆う第1部分(厚さ:10nm)13a、ドレイン領
域25を覆う第2部分(厚さ:10nm)13b、及び
チャネル領域を覆う第3部分(厚さ:20nm)12を
有している。本実施例では、ゲート絶縁膜の第1部分1
3a及び第2部分13bは、相互に等しい厚さを有して
おり、何れも、ゲート絶縁膜の第3部分13cよりも薄
い。ゲート絶縁膜の第1部分13a及び第2部分13b
の厚さは、ファウラーノードハイム電流(FN電流)が
流れ得る厚さ(約5nm)以上の厚さであればよい。ゲ
ート絶縁膜の第3部分13cの厚さは、第1部分13a
及び第2部分13bよりも厚ければよい。また、ゲート
絶縁膜の第3部分13cは、酸化膜とシリコン窒化膜の
多層構造を有していてもよい。
設けられている。このゲート絶縁膜は、ソース領域24
を覆う第1部分(厚さ:10nm)13a、ドレイン領
域25を覆う第2部分(厚さ:10nm)13b、及び
チャネル領域を覆う第3部分(厚さ:20nm)12を
有している。本実施例では、ゲート絶縁膜の第1部分1
3a及び第2部分13bは、相互に等しい厚さを有して
おり、何れも、ゲート絶縁膜の第3部分13cよりも薄
い。ゲート絶縁膜の第1部分13a及び第2部分13b
の厚さは、ファウラーノードハイム電流(FN電流)が
流れ得る厚さ(約5nm)以上の厚さであればよい。ゲ
ート絶縁膜の第3部分13cの厚さは、第1部分13a
及び第2部分13bよりも厚ければよい。また、ゲート
絶縁膜の第3部分13cは、酸化膜とシリコン窒化膜の
多層構造を有していてもよい。
【0034】ゲート絶縁膜の第1部分13a上には、第
1浮遊ゲート電極17aが設けられ、ゲート絶縁膜の第
2部分13b上には第2浮遊ゲート電極17bが設けら
れている。また、ゲート絶縁膜の第3部分13c上に
は、制御ゲート電極14が設けられている。制御ゲート
電極14は、厚さ15nmの絶縁膜によって、第1及び
第2浮遊ゲート電極17a及び17bから電気的に絶縁
されている。制御ゲート電極14、浮遊ゲート電極17
a及び17bは、典型的には多結晶シリコンやポリサイ
ド等から形成され得る。
1浮遊ゲート電極17aが設けられ、ゲート絶縁膜の第
2部分13b上には第2浮遊ゲート電極17bが設けら
れている。また、ゲート絶縁膜の第3部分13c上に
は、制御ゲート電極14が設けられている。制御ゲート
電極14は、厚さ15nmの絶縁膜によって、第1及び
第2浮遊ゲート電極17a及び17bから電気的に絶縁
されている。制御ゲート電極14、浮遊ゲート電極17
a及び17bは、典型的には多結晶シリコンやポリサイ
ド等から形成され得る。
【0035】本実施例の制御ゲート電極14のゲート長
(チャネル長方向に沿って測定した長さ)は約0.25
μmであり、ゲート幅(チャネル長方向に垂直な方向沿
って測定した長さ)は約2μmである。また、浮遊ゲー
ト電極17a及び17bのゲート長は、約0.1から
0.15μmであり、ゲート幅は制御ゲート電極14の
ゲート幅に等しい。
(チャネル長方向に沿って測定した長さ)は約0.25
μmであり、ゲート幅(チャネル長方向に垂直な方向沿
って測定した長さ)は約2μmである。また、浮遊ゲー
ト電極17a及び17bのゲート長は、約0.1から
0.15μmであり、ゲート幅は制御ゲート電極14の
ゲート幅に等しい。
【0036】図1(c)に示されるように、本メモリセ
ルはシリコン基板11上に形成された層間絶縁膜18に
よって覆われている。層間絶縁膜18中には、ソース領
域24及びドレイン領域25に到達するコンタクトホー
ルが設けられている。また、基板11上には、コンタク
トホールを介してソース領域24にコンタクトするソー
ス電極20Sと、ドレイン領域25にコンタクトするド
レイン電極20Dが設けられている。
ルはシリコン基板11上に形成された層間絶縁膜18に
よって覆われている。層間絶縁膜18中には、ソース領
域24及びドレイン領域25に到達するコンタクトホー
ルが設けられている。また、基板11上には、コンタク
トホールを介してソース領域24にコンタクトするソー
ス電極20Sと、ドレイン領域25にコンタクトするド
レイン電極20Dが設けられている。
【0037】以下に、図2(a)から図2(c)を参照
して、本メモリセルの動作を説明する。
して、本メモリセルの動作を説明する。
【0038】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、ソース領域24及びドレイン領域25に対
する制御ゲート電極14の電位が10ボルトに上昇す
る。浮遊ゲート電極17a及び17bの電位は、制御ゲ
ート電極14との間の容量結合によって、FN電流発生
に必要なレベルに増加する。より具体的には、例えば、
約1から2ナノ秒程度の立ち上がり時間で、制御ゲート
電極14の電位を0ボルトから10ボルトに上昇させる
と、浮遊ゲート電極17a及び17bの電位は、「オー
バーシュート」によって、一時的に15ボルト程度にま
で上昇する。その結果、図2(a)に示されるように、
ソース領域24及びドレイン領域25にある電子が、そ
れぞれ、ゲート絶縁膜の第1及び第2部分中をトンネリ
ングして通り抜け、制御ゲート電極14の両側にある浮
遊ゲート電極17a及び17bへ注入される。浮遊ゲー
ト電極17a及び17bに電子が注入された後、制御ゲ
ート電極14の電位を10ボルトより低下させても、浮
遊ゲート電極17a及び17bの各々は絶縁膜に囲まれ
ているため、注入された電子は浮遊ゲート電極17a及
び17b中に保持される。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、ソース領域24及びドレイン領域25に対
する制御ゲート電極14の電位が10ボルトに上昇す
る。浮遊ゲート電極17a及び17bの電位は、制御ゲ
ート電極14との間の容量結合によって、FN電流発生
に必要なレベルに増加する。より具体的には、例えば、
約1から2ナノ秒程度の立ち上がり時間で、制御ゲート
電極14の電位を0ボルトから10ボルトに上昇させる
と、浮遊ゲート電極17a及び17bの電位は、「オー
バーシュート」によって、一時的に15ボルト程度にま
で上昇する。その結果、図2(a)に示されるように、
ソース領域24及びドレイン領域25にある電子が、そ
れぞれ、ゲート絶縁膜の第1及び第2部分中をトンネリ
ングして通り抜け、制御ゲート電極14の両側にある浮
遊ゲート電極17a及び17bへ注入される。浮遊ゲー
ト電極17a及び17bに電子が注入された後、制御ゲ
ート電極14の電位を10ボルトより低下させても、浮
遊ゲート電極17a及び17bの各々は絶縁膜に囲まれ
ているため、注入された電子は浮遊ゲート電極17a及
び17b中に保持される。
【0039】複数のメモリセルのうち、特定のメモリセ
ルの制御ゲート電極14に対して、選択的に10ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極14に対しては、0ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極17a及
び17bのみに電子を蓄積させることができる。
ルの制御ゲート電極14に対して、選択的に10ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極14に対しては、0ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極17a及
び17bのみに電子を蓄積させることができる。
【0040】次に、読み出し動作を説明する。制御ゲー
ト電極14、ソース領域24及びドレイン領域25に、
それぞれ、5ボルト、0ボルト及び1ボルトの電位を与
える。本実施例では、メモリセルトランジスタの閾値が
5ボルトよりも低い値(例えば1ボルト)に設定されて
いるため、図2(b)に示されるように、ソース領域2
4とドレイン領域25との間に伝導チャネル29が形成
される。その結果、ソース領域24から電子がドレイン
領域25に移動し、ある大きさのドレイン電流が得られ
る。
ト電極14、ソース領域24及びドレイン領域25に、
それぞれ、5ボルト、0ボルト及び1ボルトの電位を与
える。本実施例では、メモリセルトランジスタの閾値が
5ボルトよりも低い値(例えば1ボルト)に設定されて
いるため、図2(b)に示されるように、ソース領域2
4とドレイン領域25との間に伝導チャネル29が形成
される。その結果、ソース領域24から電子がドレイン
領域25に移動し、ある大きさのドレイン電流が得られ
る。
【0041】本実施例では、浮遊ゲート電極17a及び
17bは、チャネル領域の外側に位置しているため、浮
遊ゲート電極17a及び17bが電子を蓄積していない
ときのメモリセルトランジスタの閾値と、浮遊ゲート電
極17a及び17bが電子を蓄積しているときの閾値は
実質的に等しい。このため、何れの場合も、ソース領域
24とドレイン領域25との間に、同様の伝導チャネル
29が形成され、何れの場合も、ソース領域24からド
レイン領域25に電子が移動し、ドレイン電流が得られ
る。しかし、図2(b)に示されるように、浮遊ゲート
電極17a及び17bが電子を蓄積している場合、その
蓄積電子の存在が、ソース領域24及びドレイン領域2
5の拡散層抵抗(寄生抵抗31)を増加させる。その結
果、浮遊ゲート電極17a及び17bが電子を蓄積して
いる場合のドレイン電流は、浮遊ゲート電極17a及び
17bが電子を蓄積していない場合のドレイン電流より
も低くなる。図3は、ドレイン電流(ID)とドレイン
電圧(VD)との関係を示している。図3からわかるよ
うに、ドレイン電流の大きさに応じて、データの”0”
及び”1”が識別される。
17bは、チャネル領域の外側に位置しているため、浮
遊ゲート電極17a及び17bが電子を蓄積していない
ときのメモリセルトランジスタの閾値と、浮遊ゲート電
極17a及び17bが電子を蓄積しているときの閾値は
実質的に等しい。このため、何れの場合も、ソース領域
24とドレイン領域25との間に、同様の伝導チャネル
29が形成され、何れの場合も、ソース領域24からド
レイン領域25に電子が移動し、ドレイン電流が得られ
る。しかし、図2(b)に示されるように、浮遊ゲート
電極17a及び17bが電子を蓄積している場合、その
蓄積電子の存在が、ソース領域24及びドレイン領域2
5の拡散層抵抗(寄生抵抗31)を増加させる。その結
果、浮遊ゲート電極17a及び17bが電子を蓄積して
いる場合のドレイン電流は、浮遊ゲート電極17a及び
17bが電子を蓄積していない場合のドレイン電流より
も低くなる。図3は、ドレイン電流(ID)とドレイン
電圧(VD)との関係を示している。図3からわかるよ
うに、ドレイン電流の大きさに応じて、データの”0”
及び”1”が識別される。
【0042】上述したように、本発明による側壁蓄積型
不揮発性メモリセルでは、メモリセルトランジスタの閾
値の大小によって、1ビットの情報が記憶されるのでな
い。本発明では、浮遊ゲート電極17a及び17bの直
下に位置するソース領域24及びドレイン領域25の寄
生抵抗の大小によって、1ビットの情報が記憶される。
浮遊ゲート電極17a及び17bが多数の電子を蓄積し
ているとき、その電子が形成する電界の影響で、浮遊ゲ
ート電極17a及び17bの近傍におけるソース領域2
4及びドレイン領域25中の電子が減少し、その領域の
電気抵抗を増加させると考えられる。ソース領域24及
びドレイン領域25の寄生抵抗の大小に応じて、ドレイ
ン電流の大きさが変化するため、ドレイン電流の大小に
よってデータを識別することができる。
不揮発性メモリセルでは、メモリセルトランジスタの閾
値の大小によって、1ビットの情報が記憶されるのでな
い。本発明では、浮遊ゲート電極17a及び17bの直
下に位置するソース領域24及びドレイン領域25の寄
生抵抗の大小によって、1ビットの情報が記憶される。
浮遊ゲート電極17a及び17bが多数の電子を蓄積し
ているとき、その電子が形成する電界の影響で、浮遊ゲ
ート電極17a及び17bの近傍におけるソース領域2
4及びドレイン領域25中の電子が減少し、その領域の
電気抵抗を増加させると考えられる。ソース領域24及
びドレイン領域25の寄生抵抗の大小に応じて、ドレイ
ン電流の大きさが変化するため、ドレイン電流の大小に
よってデータを識別することができる。
【0043】データの読み出しを実用的に実行するため
には、データが書き込まれた状態でのドレイン電流は、
データが書き込まれていない状態のドレイン電流の80
パーセント以下の大きさを有する必要があると考えられ
る。また、データの読み出しを誤り無く実行するために
は、データが書き込まれた状態でのドレイン電流は、デ
ータが書き込まれていない状態のドレイン電流の70パ
ーセント以下の大きさを有することが好ましい。
には、データが書き込まれた状態でのドレイン電流は、
データが書き込まれていない状態のドレイン電流の80
パーセント以下の大きさを有する必要があると考えられ
る。また、データの読み出しを誤り無く実行するために
は、データが書き込まれた状態でのドレイン電流は、デ
ータが書き込まれていない状態のドレイン電流の70パ
ーセント以下の大きさを有することが好ましい。
【0044】浮遊ゲート電極17a及び17bの電荷の
蓄積/非蓄積に応じて、ドレイン電流の変化を大きくさ
せるには、例えば、浮遊ゲート電極17a及び17bの
ゲート長を長くし、ゲート絶縁膜の第1及び第2部分の
厚さを薄くする。
蓄積/非蓄積に応じて、ドレイン電流の変化を大きくさ
せるには、例えば、浮遊ゲート電極17a及び17bの
ゲート長を長くし、ゲート絶縁膜の第1及び第2部分の
厚さを薄くする。
【0045】次に、消去動作を説明する。制御ゲート電
極14、ソース領域24及びドレイン領域25に、それ
ぞれ、−10ボルト、0ボルト及び0ボルトの電位を与
える。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間の容量結合によって充分
に低いレベルに低下する。その結果、図2(c)に示さ
れるように、浮遊ゲート電極17a及び17bに蓄積さ
れていた電子は、その浮遊ゲート電極17a及び17b
からソース領域24及びドレイン領域25へ移動(放
出)する。
極14、ソース領域24及びドレイン領域25に、それ
ぞれ、−10ボルト、0ボルト及び0ボルトの電位を与
える。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間の容量結合によって充分
に低いレベルに低下する。その結果、図2(c)に示さ
れるように、浮遊ゲート電極17a及び17bに蓄積さ
れていた電子は、その浮遊ゲート電極17a及び17b
からソース領域24及びドレイン領域25へ移動(放
出)する。
【0046】図8のメモリセルと本実施例のメモリセル
とを比較すると、特に次の点で大きく異なっている。
とを比較すると、特に次の点で大きく異なっている。
【0047】(1)図8のメモリセルでは、チャネル領
域から電子が浮遊ゲート電極85bに注入される。この
ため、図8のメモリセルでは、浮遊ゲート電極85bの
一部がチャネル領域の一部を覆う必要がある。これに対
して、本実施例では、電子が、ソース領域24及びドレ
イン領域25から、それぞれ、浮遊ゲート電極17a及
び17bに注入される。このため、本実施例のメモリセ
ルでは、浮遊ゲート電極17a及び17bの一部がチャ
ネル領域の一部を覆う必要はない。
域から電子が浮遊ゲート電極85bに注入される。この
ため、図8のメモリセルでは、浮遊ゲート電極85bの
一部がチャネル領域の一部を覆う必要がある。これに対
して、本実施例では、電子が、ソース領域24及びドレ
イン領域25から、それぞれ、浮遊ゲート電極17a及
び17bに注入される。このため、本実施例のメモリセ
ルでは、浮遊ゲート電極17a及び17bの一部がチャ
ネル領域の一部を覆う必要はない。
【0048】(2)図8のメモリセルでは、データを書
き込むためには、チャネル領域の端部にてホットエレク
トロンを発生させる必要がある。発生したホットエレク
トロンの一部は、浮遊ゲート電極85bに注入される
が、残りの一部はチャネル領域上のゲート絶縁膜84に
トラップされるおそれがある。これに対して、本実施例
では、電子が、FN伝導メカニズムによって、ソース領
域24及びドレイン領域25から浮遊ゲート電極17a
及び17bに注入される。したがって、データを書き込
むために、ホットエレクトロンの発生は必要でない。従
って、本発明によれば、ホットエレクトロンがゲート絶
縁膜の第3部分13cにトラップされることほとんど無
く、メモリセルの信頼性は劣化しにくい。
き込むためには、チャネル領域の端部にてホットエレク
トロンを発生させる必要がある。発生したホットエレク
トロンの一部は、浮遊ゲート電極85bに注入される
が、残りの一部はチャネル領域上のゲート絶縁膜84に
トラップされるおそれがある。これに対して、本実施例
では、電子が、FN伝導メカニズムによって、ソース領
域24及びドレイン領域25から浮遊ゲート電極17a
及び17bに注入される。したがって、データを書き込
むために、ホットエレクトロンの発生は必要でない。従
って、本発明によれば、ホットエレクトロンがゲート絶
縁膜の第3部分13cにトラップされることほとんど無
く、メモリセルの信頼性は劣化しにくい。
【0049】(3)図8のメモリセルでは、浮遊ゲート
電極の17a及び17b蓄積する電子を電気的に取り除
くことは出来ないので、データを電気的に消去すること
はできない。本実施例のメモリセルでは、FN伝導メカ
ニズムによる電子の注入を採用しているので、データを
電気的に消去することが可能である。
電極の17a及び17b蓄積する電子を電気的に取り除
くことは出来ないので、データを電気的に消去すること
はできない。本実施例のメモリセルでは、FN伝導メカ
ニズムによる電子の注入を採用しているので、データを
電気的に消去することが可能である。
【0050】次に、図1(a)から(c)を参照して、
上記メモリセルを製造する方法を説明する。
上記メモリセルを製造する方法を説明する。
【0051】まず、ゲート酸化膜の第3部分13cとな
る比較的厚い酸化膜(厚さ:20nm)をシリコン基板
11の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をCVD法にて堆積する。フォトリソグラフィ工程
及びエッチング工程によって、この多結晶シリコン膜を
所定の配線形状にパターニングして、制御ゲート電極1
4を形成する。この多結晶シリコン膜をエッチングした
後、連続して、制御ゲート電極14の下方領域以外の領
域に位置する厚い酸化膜も除去する。こうして、厚い酸
化膜(ゲート絶縁膜の第3部分13c)及びその上の制
御ゲート電極14は、図1(a)に示されるように、シ
リコン基板11のうち、メモリセルトランジスタのチャ
ネル領域を覆うこととなる。
る比較的厚い酸化膜(厚さ:20nm)をシリコン基板
11の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をCVD法にて堆積する。フォトリソグラフィ工程
及びエッチング工程によって、この多結晶シリコン膜を
所定の配線形状にパターニングして、制御ゲート電極1
4を形成する。この多結晶シリコン膜をエッチングした
後、連続して、制御ゲート電極14の下方領域以外の領
域に位置する厚い酸化膜も除去する。こうして、厚い酸
化膜(ゲート絶縁膜の第3部分13c)及びその上の制
御ゲート電極14は、図1(a)に示されるように、シ
リコン基板11のうち、メモリセルトランジスタのチャ
ネル領域を覆うこととなる。
【0052】次に、制御ゲート電極14をマスクとし
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
【0053】浮遊ゲート電極13a及び13bと制御ゲ
ート電極14とを分離する絶縁膜(厚さ:15nm)
を、制御ゲート電極14の側面に形成した後、シリコン
基板11の露出する表面上に薄い酸化膜(厚さ:10n
m)を形成する。この薄い酸化膜は、ゲート絶縁膜の第
1部分13a及び第2部分13bである。
ート電極14とを分離する絶縁膜(厚さ:15nm)
を、制御ゲート電極14の側面に形成した後、シリコン
基板11の露出する表面上に薄い酸化膜(厚さ:10n
m)を形成する。この薄い酸化膜は、ゲート絶縁膜の第
1部分13a及び第2部分13bである。
【0054】この後、CVD法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図1(b))。
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図1(b))。
【0055】この後、通常の技術を用いて、層間絶縁膜
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
1(c)に示される構造が得られる。
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
1(c)に示される構造が得られる。
【0056】なお、本実施例では、電荷を蓄積するため
の浮遊ゲート電極として、制御ゲート電極14の両側に
設けた一対のサイドウォール型浮遊ゲート電極17a及
び17bを用いたが、図9(a)に示すように、制御ゲ
ート電極14の片側(ソース領域24上、またはドレイ
ン領域25上)に設けた1つの浮遊ゲート電極17を用
いても良い。この単一の浮遊ゲート電極17による電荷
の蓄積の有無が、その浮遊ゲート電極17の真下に位置
する不純物拡散層の抵抗を変化させ、それによって、デ
ータ読み出し時のドレイン電流の値を検出可能なレベル
で変化させることができる。1つの浮遊ゲート電極17
が電荷を蓄積するタイプの不揮発性メモリセルにおいて
は、1つの浮遊ゲート電極17によってソース抵抗また
はドレイン抵抗を検出可能な範囲で変化させられるよう
に、制御ゲート電極に印加する電圧を大きくするか、ま
たは、浮遊ゲート電極17と拡散層との対向面積を大き
くすることが好ましい。また、浮遊ゲート電極17の形
状は、サイドウォール形状に限られず、図9(a)に示
されているように、浮遊ゲート電極17aが制御ゲート
電極14の上部の一部を覆うように形成されていても良
い。
の浮遊ゲート電極として、制御ゲート電極14の両側に
設けた一対のサイドウォール型浮遊ゲート電極17a及
び17bを用いたが、図9(a)に示すように、制御ゲ
ート電極14の片側(ソース領域24上、またはドレイ
ン領域25上)に設けた1つの浮遊ゲート電極17を用
いても良い。この単一の浮遊ゲート電極17による電荷
の蓄積の有無が、その浮遊ゲート電極17の真下に位置
する不純物拡散層の抵抗を変化させ、それによって、デ
ータ読み出し時のドレイン電流の値を検出可能なレベル
で変化させることができる。1つの浮遊ゲート電極17
が電荷を蓄積するタイプの不揮発性メモリセルにおいて
は、1つの浮遊ゲート電極17によってソース抵抗また
はドレイン抵抗を検出可能な範囲で変化させられるよう
に、制御ゲート電極に印加する電圧を大きくするか、ま
たは、浮遊ゲート電極17と拡散層との対向面積を大き
くすることが好ましい。また、浮遊ゲート電極17の形
状は、サイドウォール形状に限られず、図9(a)に示
されているように、浮遊ゲート電極17aが制御ゲート
電極14の上部の一部を覆うように形成されていても良
い。
【0057】更に、ソース領域24及びドレイン領域2
5上の両方に拡散層抵抗を調整するために、図9(b)
に示すように、制御ゲート電極14の上方にて一体的に
連結された一つの浮遊ゲート電極17が用いてもよい。
5上の両方に拡散層抵抗を調整するために、図9(b)
に示すように、制御ゲート電極14の上方にて一体的に
連結された一つの浮遊ゲート電極17が用いてもよい。
【0058】(実施例2)以下に、図4(a)から図4
(c)を参照して、本発明による他の側壁蓄積型不揮発
性メモリセルを説明する。図4(c)は、このメモリセ
ルの断面構造を示している。図4(c)においては、図
1(c)のメモリセルの各構成要素との同様の構成要素
に、同一の参照番号が付与されている。図1(c)のメ
モリセルと本実施例のメモリセルとの構造上の主要な相
違点は、ゲート絶縁膜の構成にある。以下、このゲート
絶縁膜の構成に焦点を絞って、本実施例の構成を説明す
る。
(c)を参照して、本発明による他の側壁蓄積型不揮発
性メモリセルを説明する。図4(c)は、このメモリセ
ルの断面構造を示している。図4(c)においては、図
1(c)のメモリセルの各構成要素との同様の構成要素
に、同一の参照番号が付与されている。図1(c)のメ
モリセルと本実施例のメモリセルとの構造上の主要な相
違点は、ゲート絶縁膜の構成にある。以下、このゲート
絶縁膜の構成に焦点を絞って、本実施例の構成を説明す
る。
【0059】本実施例のゲート絶縁膜も、ソース領域2
4を覆う第1部分(厚さ:10nm)13a、ドレイン
領域25を覆う第2部分(厚さ:15nm)13b、及
びチャネル領域を覆う第3部分(厚さ:20nm)12
を有している。本実施例のゲート絶縁膜の第1部分13
a及び第2部分13bは、何れも、ゲート絶縁膜の第3
部分13cよりも薄い。この点において、本実施例は、
前述の実施例と同様の構成を有している。ただし、ゲー
ト絶縁膜の第1部分13aが第2部分13bよりも薄い
点で、本実施例の構成は前述の実施例の構成と異なって
いる。本実施例では、ゲート絶縁膜の第2部分13b
は、2層構造を有している。
4を覆う第1部分(厚さ:10nm)13a、ドレイン
領域25を覆う第2部分(厚さ:15nm)13b、及
びチャネル領域を覆う第3部分(厚さ:20nm)12
を有している。本実施例のゲート絶縁膜の第1部分13
a及び第2部分13bは、何れも、ゲート絶縁膜の第3
部分13cよりも薄い。この点において、本実施例は、
前述の実施例と同様の構成を有している。ただし、ゲー
ト絶縁膜の第1部分13aが第2部分13bよりも薄い
点で、本実施例の構成は前述の実施例の構成と異なって
いる。本実施例では、ゲート絶縁膜の第2部分13b
は、2層構造を有している。
【0060】以下に、図5(a)から5(d)を参照し
て、本実施例のメモリセルの動作を説明する。
て、本実施例のメモリセルの動作を説明する。
【0061】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間に容量結合によって、増
加する。制御ゲート電極14に印加する電圧の立ち上が
り時間を1から2ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図5
(a)に示されるように、ソース領域24にある電子
が、ゲート絶縁膜の第1部分13a中をトンネリングし
て通り抜け、浮遊ゲート電極17aへ注入される。この
とき、ゲート絶縁膜の第2の部分13bには、FN電流
が流れない。それは、10ボルトの電位を制御ゲート電
極14に与えても、第2の部分13bではFN電流がほ
とんど流れない厚さに、第2の部分13bの厚さが設定
されているからである。浮遊ゲート電極17aに電子が
注入された後、制御ゲート電極14の電位を10ボルト
より低下させても、浮遊ゲート電極17aは絶縁膜に囲
まれているため、浮遊ゲート電極17aに注入された電
子は保持される。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間に容量結合によって、増
加する。制御ゲート電極14に印加する電圧の立ち上が
り時間を1から2ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図5
(a)に示されるように、ソース領域24にある電子
が、ゲート絶縁膜の第1部分13a中をトンネリングし
て通り抜け、浮遊ゲート電極17aへ注入される。この
とき、ゲート絶縁膜の第2の部分13bには、FN電流
が流れない。それは、10ボルトの電位を制御ゲート電
極14に与えても、第2の部分13bではFN電流がほ
とんど流れない厚さに、第2の部分13bの厚さが設定
されているからである。浮遊ゲート電極17aに電子が
注入された後、制御ゲート電極14の電位を10ボルト
より低下させても、浮遊ゲート電極17aは絶縁膜に囲
まれているため、浮遊ゲート電極17aに注入された電
子は保持される。
【0062】次に、制御ゲート電極14の両側の浮遊ゲ
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、15ボルト、0ボ
ルト及び0ボルトの電位を与える。すると、ソース領域
24及びドレイン領域25に対する浮遊ゲート電極17
a及び17bの電位が、両方とも、FN電流発生に必要
な電位レベルに上昇する。制御ゲート電極14に印加す
る電圧の立ち上がり時間を1から2ナノ秒とすると、オ
ーバーシュートにより、浮遊ゲート電極17a及び17
bの電位は、例えば、20ボルト程度にまで上昇する。
その結果、図5(b)に示されるように、ソース領域2
4及びドレイン領域25にある電子が、ゲート絶縁膜の
第1部分及び第2部分中をトンネリングして通り抜け、
両側の浮遊ゲート電極17a及び17bへ注入される。
浮遊ゲート電極17a及び17bに電子が注入された
後、制御ゲート電極14の電位を15ボルトより低下さ
せても、浮遊ゲート電極は絶縁膜に囲まれているため、
注入された電子は保持される。
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、15ボルト、0ボ
ルト及び0ボルトの電位を与える。すると、ソース領域
24及びドレイン領域25に対する浮遊ゲート電極17
a及び17bの電位が、両方とも、FN電流発生に必要
な電位レベルに上昇する。制御ゲート電極14に印加す
る電圧の立ち上がり時間を1から2ナノ秒とすると、オ
ーバーシュートにより、浮遊ゲート電極17a及び17
bの電位は、例えば、20ボルト程度にまで上昇する。
その結果、図5(b)に示されるように、ソース領域2
4及びドレイン領域25にある電子が、ゲート絶縁膜の
第1部分及び第2部分中をトンネリングして通り抜け、
両側の浮遊ゲート電極17a及び17bへ注入される。
浮遊ゲート電極17a及び17bに電子が注入された
後、制御ゲート電極14の電位を15ボルトより低下さ
せても、浮遊ゲート電極は絶縁膜に囲まれているため、
注入された電子は保持される。
【0063】図6は、浮遊ゲート電極17a及び17b
が蓄積する電荷の量(Q(c))と、制御ゲート電極1
4に電圧(VCG)との関係を示している。電圧VCGが第
1の電圧V1以下のときは、電荷量Q(c)は、電圧V
CGに比例して増加し、電圧V CGが第1の電圧V1に等し
いとき、電荷量Q(c)はQ1に等しくなる。一方、電
圧VCGが第1の電圧V1と第2の電圧V2との間にある
とき、電荷量Q(c)は、電圧VCGに比例して増加し、
電圧VCGが第2の電圧V2に等しいとき、電荷量Q
(c)は、電圧Q2に等しくなる。電圧VCGが第1の電
圧V1と第2の電圧V2との間にあるとき、電圧VCGの
増加につれて電荷量Q(c)が急峻に増加する。この理
由は、電圧VCGが第1の電圧V1未満のとき、一方の浮
遊ゲート電極に対してしか電子が注入されなかったのに
対して、電圧VCGが第1の電圧V1以上になると、両方
の浮遊ゲート電極に対して電子が注入されるようになる
ためである。
が蓄積する電荷の量(Q(c))と、制御ゲート電極1
4に電圧(VCG)との関係を示している。電圧VCGが第
1の電圧V1以下のときは、電荷量Q(c)は、電圧V
CGに比例して増加し、電圧V CGが第1の電圧V1に等し
いとき、電荷量Q(c)はQ1に等しくなる。一方、電
圧VCGが第1の電圧V1と第2の電圧V2との間にある
とき、電荷量Q(c)は、電圧VCGに比例して増加し、
電圧VCGが第2の電圧V2に等しいとき、電荷量Q
(c)は、電圧Q2に等しくなる。電圧VCGが第1の電
圧V1と第2の電圧V2との間にあるとき、電圧VCGの
増加につれて電荷量Q(c)が急峻に増加する。この理
由は、電圧VCGが第1の電圧V1未満のとき、一方の浮
遊ゲート電極に対してしか電子が注入されなかったのに
対して、電圧VCGが第1の電圧V1以上になると、両方
の浮遊ゲート電極に対して電子が注入されるようになる
ためである。
【0064】このように、本実施例のメモリセルトラン
ジスタは、一対の浮遊ゲート電極17a及び17bの一
方だけが電子蓄積状態になるか、それらの両方が電子蓄
積状態になるか、それらの両方が非蓄積状態になるかに
より、3つの状態を取り得る。こうして本実施例によれ
ば、3値論理のデータ”0”、”1”、及び”2”の何
れかを各メモリセルに書き込むことができる。一対の浮
遊ゲート電極17a及び17bの両方又は一方に電子を
注入するためには、ゲート絶縁膜の第1部分の厚さ13
a、第2部分の厚さ13b、制御ゲート電極14に与え
る電位(第1の電位及び第2の電位)の大きさを調整す
る必要がある。すなわち、第1の電位(例えば10ボル
ト)では、一方の浮遊ゲート電極(例えば17a)のみ
に電子が注入され、第2の電位(例えば15ボルト)で
は、両方の浮遊ゲート電極17a及び17bに電子が注
入されるように、第1及び第2の電位並びにゲート絶縁
膜の第1部分13a及び第2部分13bの厚さが決定さ
れる。
ジスタは、一対の浮遊ゲート電極17a及び17bの一
方だけが電子蓄積状態になるか、それらの両方が電子蓄
積状態になるか、それらの両方が非蓄積状態になるかに
より、3つの状態を取り得る。こうして本実施例によれ
ば、3値論理のデータ”0”、”1”、及び”2”の何
れかを各メモリセルに書き込むことができる。一対の浮
遊ゲート電極17a及び17bの両方又は一方に電子を
注入するためには、ゲート絶縁膜の第1部分の厚さ13
a、第2部分の厚さ13b、制御ゲート電極14に与え
る電位(第1の電位及び第2の電位)の大きさを調整す
る必要がある。すなわち、第1の電位(例えば10ボル
ト)では、一方の浮遊ゲート電極(例えば17a)のみ
に電子が注入され、第2の電位(例えば15ボルト)で
は、両方の浮遊ゲート電極17a及び17bに電子が注
入されるように、第1及び第2の電位並びにゲート絶縁
膜の第1部分13a及び第2部分13bの厚さが決定さ
れる。
【0065】次に、読み出し動作を説明する。本実施例
における読みだし動作は、前述の実施例における読みだ
し動作と実質的に同様に行われる。すなわち、制御ゲー
ト電極14、ソース領域24及びドレイン領域25に、
それぞれ、5ボルト、0ボルト及び1ボルトの電位を与
え、図5(c)に示されるように、伝導チャネル29を
形成する。そして、ソース領域24及びドレイン領域2
5の間を流れる電流(ドレイン電流)の大きさを検出す
る。ドレイン電流の大きさは、図5(c)に示されてい
る寄生抵抗31a及び31bの大小に応じて、変化す
る。より詳細に言えば、ドレイン電流は、浮遊ゲート電
極17a及び17bの何れもが電子を蓄積していない場
合、一方が蓄積している場合、両方が蓄積している場合
の順番で大きくなる。図7は、ドレイン電流(ID)と
ドレイン電圧(VD)との関係を示している。図7から
わかるように、ドレイン電流の大きさに応じて、データ
の”0”、”1”及び”2”が識別される。
における読みだし動作は、前述の実施例における読みだ
し動作と実質的に同様に行われる。すなわち、制御ゲー
ト電極14、ソース領域24及びドレイン領域25に、
それぞれ、5ボルト、0ボルト及び1ボルトの電位を与
え、図5(c)に示されるように、伝導チャネル29を
形成する。そして、ソース領域24及びドレイン領域2
5の間を流れる電流(ドレイン電流)の大きさを検出す
る。ドレイン電流の大きさは、図5(c)に示されてい
る寄生抵抗31a及び31bの大小に応じて、変化す
る。より詳細に言えば、ドレイン電流は、浮遊ゲート電
極17a及び17bの何れもが電子を蓄積していない場
合、一方が蓄積している場合、両方が蓄積している場合
の順番で大きくなる。図7は、ドレイン電流(ID)と
ドレイン電圧(VD)との関係を示している。図7から
わかるように、ドレイン電流の大きさに応じて、データ
の”0”、”1”及び”2”が識別される。
【0066】なお、本実施例における消去動作は、図5
(d)に示されるように、前述の実施例における消去動
作と実質的に同じように実行される。ただし、浮遊ゲー
ト電極17a及び17bの両方から電子が放出されるよ
うにするために、制御ゲート電極14の印加する電圧
を、例えば−15ボルトに調整する。
(d)に示されるように、前述の実施例における消去動
作と実質的に同じように実行される。ただし、浮遊ゲー
ト電極17a及び17bの両方から電子が放出されるよ
うにするために、制御ゲート電極14の印加する電圧
を、例えば−15ボルトに調整する。
【0067】次に、図4(a)から(c)を参照して、
上記メモリセルを製造する方法を説明する。
上記メモリセルを製造する方法を説明する。
【0068】まず、ゲート酸化膜の第3部分13cとな
る比較的厚い酸化膜(厚さ:20nm)をシリコン基板
11の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をCVD法にて堆積する。この酸化膜の形成は、信
頼性の観点から、熱酸化法により行うことが好ましい。
更に信頼性を向上させるために、この酸化膜の表面を窒
化してもよい。
る比較的厚い酸化膜(厚さ:20nm)をシリコン基板
11の上面に形成した後、その酸化膜上に多結晶シリコ
ン膜をCVD法にて堆積する。この酸化膜の形成は、信
頼性の観点から、熱酸化法により行うことが好ましい。
更に信頼性を向上させるために、この酸化膜の表面を窒
化してもよい。
【0069】次に、フォトリソグラフィ工程及びエッチ
ング工程によって、上記多結晶シリコン膜を所定の配線
形状にパターニングして、制御ゲート電極14を形成す
る。この多結晶シリコン膜をエッチングした後、連続し
て、制御ゲート電極14の下方領域以外の領域に位置す
る上記酸化膜も除去する。こうして、図4(a)に示さ
れるように、厚い酸化膜(ゲート絶縁膜の第3部分13
c)及びその上の制御ゲート電極14は、シリコン基板
11のうち、メモリセルトランジスタのチャネル領域を
覆うこととなる。
ング工程によって、上記多結晶シリコン膜を所定の配線
形状にパターニングして、制御ゲート電極14を形成す
る。この多結晶シリコン膜をエッチングした後、連続し
て、制御ゲート電極14の下方領域以外の領域に位置す
る上記酸化膜も除去する。こうして、図4(a)に示さ
れるように、厚い酸化膜(ゲート絶縁膜の第3部分13
c)及びその上の制御ゲート電極14は、シリコン基板
11のうち、メモリセルトランジスタのチャネル領域を
覆うこととなる。
【0070】次に、制御ゲート電極14をマスクとし
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
【0071】浮遊ゲート電極17a及び17bと制御ゲ
ート電極14とを分離する絶縁膜を、制御ゲート電極1
4の側面に形成した後、シリコン基板11の露出する表
面上に薄い酸化膜を形成する。この薄い酸化膜は、ゲー
ト絶縁膜の第1部分13a及び第2部分13bである。
ート電極14とを分離する絶縁膜を、制御ゲート電極1
4の側面に形成した後、シリコン基板11の露出する表
面上に薄い酸化膜を形成する。この薄い酸化膜は、ゲー
ト絶縁膜の第1部分13a及び第2部分13bである。
【0072】次に、ゲート絶縁膜の第2部分13bの厚
さを第1部分13aの厚さよりも厚くする工程を行う。
ゲート絶縁膜の第2部分13bの厚さを選択的に厚くす
る方法としては、例えば、次のような方法がある。
さを第1部分13aの厚さよりも厚くする工程を行う。
ゲート絶縁膜の第2部分13bの厚さを選択的に厚くす
る方法としては、例えば、次のような方法がある。
【0073】(1)ゲート絶縁膜の第1部分及び第2部
分を含む領域上に、薄い絶縁膜を形成した後、ゲート絶
縁膜の第2部分上にのみ、エッチングマスクを形成す
る。この後、このエッチングマスクの覆われていない領
域に位置する上記薄い絶縁膜をエッチングすることによ
り、ゲート絶縁膜の第2部分上に上記薄い絶縁膜を残す
ことができる。その結果、ゲート絶縁膜の第2部分の厚
さは、上記薄い絶縁膜の厚さだけ、第1部分の厚さより
も厚くなる。
分を含む領域上に、薄い絶縁膜を形成した後、ゲート絶
縁膜の第2部分上にのみ、エッチングマスクを形成す
る。この後、このエッチングマスクの覆われていない領
域に位置する上記薄い絶縁膜をエッチングすることによ
り、ゲート絶縁膜の第2部分上に上記薄い絶縁膜を残す
ことができる。その結果、ゲート絶縁膜の第2部分の厚
さは、上記薄い絶縁膜の厚さだけ、第1部分の厚さより
も厚くなる。
【0074】(2)ゲート絶縁膜の第2部分13b以外
の領域に、酸化阻止層(例えば、シリコン窒化膜からな
る層)を形成した後、熱酸化工程を行う。この熱酸化工
程によって熱酸化膜が成長し、酸化阻止層に覆われてい
ないゲート酸化膜の第2部分13bの厚さが、その成長
した厚さだけ増加する。
の領域に、酸化阻止層(例えば、シリコン窒化膜からな
る層)を形成した後、熱酸化工程を行う。この熱酸化工
程によって熱酸化膜が成長し、酸化阻止層に覆われてい
ないゲート酸化膜の第2部分13bの厚さが、その成長
した厚さだけ増加する。
【0075】上記何れかの方法によって、ゲート絶縁膜
の第2部分13bの厚さを第1部分13aの厚さよりも
増加させた後、CVD法にて、ゲート絶縁膜の第1及び
第2部分を覆うように多結晶シリコン膜をシリコン基板
11上に堆積する。次に、異方性の高いエッチング技術
によって、マスクを用いずに、この多結晶シリコン膜を
その上面からエッチングすることにより、制御ゲート電
極14の側方部以外の領域に位置する多結晶シリコン膜
を除去し、それによって、サイドウォール型の浮遊ゲー
ト電極17a及び17bを制御ゲート電極14の側方に
形成する(図4(b))。
の第2部分13bの厚さを第1部分13aの厚さよりも
増加させた後、CVD法にて、ゲート絶縁膜の第1及び
第2部分を覆うように多結晶シリコン膜をシリコン基板
11上に堆積する。次に、異方性の高いエッチング技術
によって、マスクを用いずに、この多結晶シリコン膜を
その上面からエッチングすることにより、制御ゲート電
極14の側方部以外の領域に位置する多結晶シリコン膜
を除去し、それによって、サイドウォール型の浮遊ゲー
ト電極17a及び17bを制御ゲート電極14の側方に
形成する(図4(b))。
【0076】この後、通常の技術を用いて、層間絶縁膜
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
4(c)に示される構造が得られる。
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
4(c)に示される構造が得られる。
【0077】(実施例3)以下に、図10を参照して、
本発明による更に他の側壁蓄積型不揮発性メモリセルを
説明する。図10は、このメモリセルの断面構造を示し
ている。図10においては、図1(c)のメモリセルの
各構成要素との同様の構成要素に、同一の参照番号が付
与されている。図1(c)のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、制御ゲート電極
と浮遊ゲート電極の間に設けられた絶縁膜の構成にあ
る。以下、この絶縁膜の構成に焦点を絞って、本実施例
の構成を説明する。
本発明による更に他の側壁蓄積型不揮発性メモリセルを
説明する。図10は、このメモリセルの断面構造を示し
ている。図10においては、図1(c)のメモリセルの
各構成要素との同様の構成要素に、同一の参照番号が付
与されている。図1(c)のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、制御ゲート電極
と浮遊ゲート電極の間に設けられた絶縁膜の構成にあ
る。以下、この絶縁膜の構成に焦点を絞って、本実施例
の構成を説明する。
【0078】第1浮遊ゲート電極17aと制御ゲート電
極14との間に設けられている絶縁膜の厚さは、17.
5nmである。一方、第2浮遊ゲート電極17bと制御
ゲート電極14との間に設けられている絶縁膜の厚さ
は、15nmである。第1浮遊ゲート電極17aと制御
ゲート電極14との間に設けられている絶縁膜は、2層
構造を有しており、2層目は、制御ゲート電極の左側に
設けられた絶縁性サイドウォール(厚さ:2.5nm)
22である。制御ゲート電極14の側にだけ絶縁性サイ
ドウォール22を形成するためには、まず、公知の方法
により制御ゲート電極14の両側に絶縁性サイドウォー
ルを形成した後、右側のサイドウォールを露出させるパ
ターンのフォトレジストを用いて、右側のサイドウォー
ルを選択的にエッチングすればよい。この選択的なエッ
チングを制御性良く行うためには、制御ゲート電極14
を直接に覆っている絶縁膜12の材料とは異なる材料か
ら絶縁性サイドウォール22を形成することが好まし
い。
極14との間に設けられている絶縁膜の厚さは、17.
5nmである。一方、第2浮遊ゲート電極17bと制御
ゲート電極14との間に設けられている絶縁膜の厚さ
は、15nmである。第1浮遊ゲート電極17aと制御
ゲート電極14との間に設けられている絶縁膜は、2層
構造を有しており、2層目は、制御ゲート電極の左側に
設けられた絶縁性サイドウォール(厚さ:2.5nm)
22である。制御ゲート電極14の側にだけ絶縁性サイ
ドウォール22を形成するためには、まず、公知の方法
により制御ゲート電極14の両側に絶縁性サイドウォー
ルを形成した後、右側のサイドウォールを露出させるパ
ターンのフォトレジストを用いて、右側のサイドウォー
ルを選択的にエッチングすればよい。この選択的なエッ
チングを制御性良く行うためには、制御ゲート電極14
を直接に覆っている絶縁膜12の材料とは異なる材料か
ら絶縁性サイドウォール22を形成することが好まし
い。
【0079】上記構成によれば、第1浮遊ゲート電極1
7aと制御ゲート電極14との間の容量結合の程度は、
第2浮遊ゲート電極17bと制御ゲート電極14との間
の容量結合の程度と異なることとなる。従って、ある電
位が制御ゲート電極14に与えられたとき、第1浮遊ゲ
ート電極17aの電位と第2浮遊ゲート電極17bの電
位とは、異なる値を示す。このことは、データ書き込み
時において、第1浮遊ゲート電極17aとソース領域2
4との間に位置するゲート絶縁膜13の第1部分13a
に印加される電圧が、第2浮遊ゲート電極17aとドレ
イン領域25との間に位置するゲート絶縁膜13の第1
部分13bに印加される電圧は異なることを意味する。
この点において、本実施例は、第1の実施例と異なって
いる。
7aと制御ゲート電極14との間の容量結合の程度は、
第2浮遊ゲート電極17bと制御ゲート電極14との間
の容量結合の程度と異なることとなる。従って、ある電
位が制御ゲート電極14に与えられたとき、第1浮遊ゲ
ート電極17aの電位と第2浮遊ゲート電極17bの電
位とは、異なる値を示す。このことは、データ書き込み
時において、第1浮遊ゲート電極17aとソース領域2
4との間に位置するゲート絶縁膜13の第1部分13a
に印加される電圧が、第2浮遊ゲート電極17aとドレ
イン領域25との間に位置するゲート絶縁膜13の第1
部分13bに印加される電圧は異なることを意味する。
この点において、本実施例は、第1の実施例と異なって
いる。
【0080】次に、本実施例の不揮発性メモリセルの書
き込み動作を説明する。制御ゲート電極14、ソース領
域24(ソース電極20S)及びドレイン領域25(ド
レイン電極20D)に、それぞれ、10ボルト、0ボル
ト及び0ボルトの電位を与える。すると、浮遊ゲート電
極17a及び17bの電位は、制御ゲート電極14との
間に容量結合によって増加する。その結果、ソース領域
24にある電子が、ゲート絶縁膜の第1部分13a中を
トンネリングして通り抜け、浮遊ゲート電極17aへ注
入される。このとき、ゲート絶縁膜の第2の部分13b
には、FN電流が流れない。それは、10ボルトの電位
を制御ゲート電極14に与えても、浮遊ゲート電極17
bの電位上昇の程度が相対的に小さく、そのため、FN
電流がほとんど流れない大きさの電圧が第2の部分13
bに印加されることとなるからである。浮遊ゲート電極
17aに電子が注入された後、制御ゲート電極14の電
位を10ボルトより低下させても、浮遊ゲート電極17
aは絶縁膜に囲まれているため、浮遊ゲート電極17a
に注入された電子は保持される。
き込み動作を説明する。制御ゲート電極14、ソース領
域24(ソース電極20S)及びドレイン領域25(ド
レイン電極20D)に、それぞれ、10ボルト、0ボル
ト及び0ボルトの電位を与える。すると、浮遊ゲート電
極17a及び17bの電位は、制御ゲート電極14との
間に容量結合によって増加する。その結果、ソース領域
24にある電子が、ゲート絶縁膜の第1部分13a中を
トンネリングして通り抜け、浮遊ゲート電極17aへ注
入される。このとき、ゲート絶縁膜の第2の部分13b
には、FN電流が流れない。それは、10ボルトの電位
を制御ゲート電極14に与えても、浮遊ゲート電極17
bの電位上昇の程度が相対的に小さく、そのため、FN
電流がほとんど流れない大きさの電圧が第2の部分13
bに印加されることとなるからである。浮遊ゲート電極
17aに電子が注入された後、制御ゲート電極14の電
位を10ボルトより低下させても、浮遊ゲート電極17
aは絶縁膜に囲まれているため、浮遊ゲート電極17a
に注入された電子は保持される。
【0081】次に、制御ゲート電極14の両側の浮遊ゲ
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、15ボルト、0ボ
ルト及び0ボルトの電位を与える。すると、ソース領域
24及びドレイン領域25に対する浮遊ゲート電極17
a及び17bの電位が、両方とも、FN電流発生に必要
な電位レベルに上昇する。その結果、ソース領域24及
びドレイン領域25にある電子が、ゲート絶縁膜の第1
部分及び第2部分中をトンネリングして通り抜け、両側
の浮遊ゲート電極17a及び17bへ注入される。浮遊
ゲート電極17a及び17bに電子が注入された後、制
御ゲート電極14の電位を15ボルトより低下させて
も、浮遊ゲート電極は絶縁膜に囲まれているため、注入
された電子は保持される。
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、15ボルト、0ボ
ルト及び0ボルトの電位を与える。すると、ソース領域
24及びドレイン領域25に対する浮遊ゲート電極17
a及び17bの電位が、両方とも、FN電流発生に必要
な電位レベルに上昇する。その結果、ソース領域24及
びドレイン領域25にある電子が、ゲート絶縁膜の第1
部分及び第2部分中をトンネリングして通り抜け、両側
の浮遊ゲート電極17a及び17bへ注入される。浮遊
ゲート電極17a及び17bに電子が注入された後、制
御ゲート電極14の電位を15ボルトより低下させて
も、浮遊ゲート電極は絶縁膜に囲まれているため、注入
された電子は保持される。
【0082】このように、本実施例のメモリセルトラン
ジスタは、前述の実施例と同様に、一対の浮遊ゲート電
極17a及び17bの一方だけが電子蓄積状態になる
か、それらの両方が電子蓄積状態になるか、それらの両
方が非蓄積状態になるかにより、3つの状態を取り得
る。こうして本実施例によれば、3値論理のデータ”
0”、”1”、及び”2”の何れかを各メモリセルに書
き込むことができる。
ジスタは、前述の実施例と同様に、一対の浮遊ゲート電
極17a及び17bの一方だけが電子蓄積状態になる
か、それらの両方が電子蓄積状態になるか、それらの両
方が非蓄積状態になるかにより、3つの状態を取り得
る。こうして本実施例によれば、3値論理のデータ”
0”、”1”、及び”2”の何れかを各メモリセルに書
き込むことができる。
【0083】本実施例における読みだし動作は、前述の
実施例における読みだし動作(図5(a)から図5
(d)参照)と実質的に同様に行われる。また、本実施
例における消去動作も、前述の実施例における消去動作
と実質的に同じように実行される。
実施例における読みだし動作(図5(a)から図5
(d)参照)と実質的に同様に行われる。また、本実施
例における消去動作も、前述の実施例における消去動作
と実質的に同じように実行される。
【0084】本実施例のメモリセルを製造する方法と、
第1の実施例のメモリセルを製造する方法とを比較した
場合、相違するのは、本実施例のメモリセルを製造する
方法が、第1及び第2浮遊ゲート電極17a及び17b
を形成する工程の前に、ソース側の絶縁膜の厚さだけ
を、選択的に、厚くする工程を有していることにある。
第1の実施例のメモリセルを製造する方法とを比較した
場合、相違するのは、本実施例のメモリセルを製造する
方法が、第1及び第2浮遊ゲート電極17a及び17b
を形成する工程の前に、ソース側の絶縁膜の厚さだけ
を、選択的に、厚くする工程を有していることにある。
【0085】本実施例では、制御ゲート電極14と第1
浮遊ゲート電極17aとを容量結合する絶縁膜の厚さ
と、制御ゲート電極14と第2浮遊ゲート電極17bと
を容量結合する絶縁膜の厚さと、相互に異なるようにし
ている。そのことにより、制御ゲート電極14と第1浮
遊ゲート電極17aとの間の容量結合の程度と、制御ゲ
ート電極14と第1浮遊ゲート電極17aとの間の容量
結合の程度とを異なるものとしている。
浮遊ゲート電極17aとを容量結合する絶縁膜の厚さ
と、制御ゲート電極14と第2浮遊ゲート電極17bと
を容量結合する絶縁膜の厚さと、相互に異なるようにし
ている。そのことにより、制御ゲート電極14と第1浮
遊ゲート電極17aとの間の容量結合の程度と、制御ゲ
ート電極14と第1浮遊ゲート電極17aとの間の容量
結合の程度とを異なるものとしている。
【0086】制御ゲート電極14と第1浮遊ゲート電極
17aとの間の容量結合の程度と、制御ゲート電極14
と第1浮遊ゲート電極17aとの間の容量結合の程度と
を異なるものとするためには、絶縁膜の厚さを異らなし
める他に、左右の絶縁膜の誘電率を変化させてもよい。
17aとの間の容量結合の程度と、制御ゲート電極14
と第1浮遊ゲート電極17aとの間の容量結合の程度と
を異なるものとするためには、絶縁膜の厚さを異らなし
める他に、左右の絶縁膜の誘電率を変化させてもよい。
【0087】(実施例4)図11(d)は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【0088】このメモリセルは、p型シリコン基板11
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
【0089】シリコン基板11上には、第1ゲート絶縁
膜が設けられている。この第1ゲート絶縁膜は、ソース
領域24を覆う第1部分(厚さ:10nm)13a、ド
レイン領域25を覆う第2部分(厚さ:10nm)13
b、及びチャネル領域を覆う第3部分(厚さ:20n
m)12を有している。本実施例では、第1ゲート絶縁
膜の第1部分13a及び第2部分13bは、相互に等し
い厚さを有している。第1ゲート絶縁膜の第1部分13
a及び第2部分13bの厚さは、ファウラーノードハイ
ム電流(FN電流)が流れ得る厚さ(約5nm)以上の
厚さであればよい。 第1ゲート絶縁膜の第1部分13
a上には、第1浮遊ゲート電極17aが設けられ、第1
ゲート絶縁膜の第2部分13b上には第2浮遊ゲート電
極17bが設けられている。また、第1ゲート絶縁膜の
第3部分13c上には、制御ゲート電極14が設けられ
ている。制御ゲート電極14は、絶縁膜によって、第1
及び第2浮遊ゲート電極17a及び17bから電気的に
絶縁されている。制御ゲート電極14、浮遊ゲート電極
17a及び17bは、典型的には多結晶シリコンやポリ
サイド等から形成され得る。
膜が設けられている。この第1ゲート絶縁膜は、ソース
領域24を覆う第1部分(厚さ:10nm)13a、ド
レイン領域25を覆う第2部分(厚さ:10nm)13
b、及びチャネル領域を覆う第3部分(厚さ:20n
m)12を有している。本実施例では、第1ゲート絶縁
膜の第1部分13a及び第2部分13bは、相互に等し
い厚さを有している。第1ゲート絶縁膜の第1部分13
a及び第2部分13bの厚さは、ファウラーノードハイ
ム電流(FN電流)が流れ得る厚さ(約5nm)以上の
厚さであればよい。 第1ゲート絶縁膜の第1部分13
a上には、第1浮遊ゲート電極17aが設けられ、第1
ゲート絶縁膜の第2部分13b上には第2浮遊ゲート電
極17bが設けられている。また、第1ゲート絶縁膜の
第3部分13c上には、制御ゲート電極14が設けられ
ている。制御ゲート電極14は、絶縁膜によって、第1
及び第2浮遊ゲート電極17a及び17bから電気的に
絶縁されている。制御ゲート電極14、浮遊ゲート電極
17a及び17bは、典型的には多結晶シリコンやポリ
サイド等から形成され得る。
【0090】本実施例の制御ゲート電極14のゲート長
(チャネル長方向に沿って測定した長さ)は約0.25
μmであり、ゲート幅(チャネル長方向に垂直な方向沿
って測定した長さ)は約2μmである。また、浮遊ゲー
ト電極17a及び17bのゲート長は、約0.1から
0.15μmであり、ゲート幅は制御ゲート電極14の
ゲート幅に等しい。
(チャネル長方向に沿って測定した長さ)は約0.25
μmであり、ゲート幅(チャネル長方向に垂直な方向沿
って測定した長さ)は約2μmである。また、浮遊ゲー
ト電極17a及び17bのゲート長は、約0.1から
0.15μmであり、ゲート幅は制御ゲート電極14の
ゲート幅に等しい。
【0091】本実施例のメモリセルは、更に、第1浮遊
ゲート電極17a及び第2浮遊ゲート電極17bを覆う
第2ゲート絶縁膜を有している。この第2ゲート絶縁膜
は、第1浮遊ゲート電極17aを覆う第1部分(厚さ:
12.5nm)130aと第2浮遊ゲート電極17bを
覆う第2部分(厚さ:12.5nm)130bとに分割
されている。更に、第2ゲート絶縁膜の第1部分130
a上には、第3の浮遊ゲート電極17cが設けられてお
り、第2ゲート絶縁膜の第2部分130b上には、第4
浮遊ゲート電極第17dが設けられている。
ゲート電極17a及び第2浮遊ゲート電極17bを覆う
第2ゲート絶縁膜を有している。この第2ゲート絶縁膜
は、第1浮遊ゲート電極17aを覆う第1部分(厚さ:
12.5nm)130aと第2浮遊ゲート電極17bを
覆う第2部分(厚さ:12.5nm)130bとに分割
されている。更に、第2ゲート絶縁膜の第1部分130
a上には、第3の浮遊ゲート電極17cが設けられてお
り、第2ゲート絶縁膜の第2部分130b上には、第4
浮遊ゲート電極第17dが設けられている。
【0092】なお、第3及び第4浮遊ゲート電極17c
及び17dは、第2ゲート絶縁膜の第3部分130c及
び絶縁膜12によって、制御ゲート電極14に容量結合
されている。第2及び第3の浮遊ゲート電極17c及び
17dも、典型的には多結晶シリコン等から形成され得
る。
及び17dは、第2ゲート絶縁膜の第3部分130c及
び絶縁膜12によって、制御ゲート電極14に容量結合
されている。第2及び第3の浮遊ゲート電極17c及び
17dも、典型的には多結晶シリコン等から形成され得
る。
【0093】第1ゲート絶縁膜の第3部分13cの厚さ
は、第1ゲート絶縁膜の第1部分13aと第2ゲート絶
縁膜の第1部分130aの合計厚さよりも厚ければよ
い。
は、第1ゲート絶縁膜の第1部分13aと第2ゲート絶
縁膜の第1部分130aの合計厚さよりも厚ければよ
い。
【0094】図11(d)に示されるように、本メモリ
セルはシリコン基板11上に形成された層間絶縁膜18
によって覆われている。層間絶縁膜18中には、ソース
領域24及びドレイン領域25に到達するコンタクトホ
ールが設けられている。また、基板11上には、コンタ
クトホールを介してソース領域24にコンタクトするソ
ース電極20Sと、ドレイン領域25にコンタクトする
ドレイン電極20Dが設けられている。
セルはシリコン基板11上に形成された層間絶縁膜18
によって覆われている。層間絶縁膜18中には、ソース
領域24及びドレイン領域25に到達するコンタクトホ
ールが設けられている。また、基板11上には、コンタ
クトホールを介してソース領域24にコンタクトするソ
ース電極20Sと、ドレイン領域25にコンタクトする
ドレイン電極20Dが設けられている。
【0095】次に、図11(a)から(d)を参照し
て、上記メモリセルを製造する方法を説明する。
て、上記メモリセルを製造する方法を説明する。
【0096】まず、第1ゲート酸化膜の第3部分13c
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(ゲート絶縁膜の第3部分13c)及びその上
の制御ゲート電極14は、図11(a)に示されるよう
に、シリコン基板11のうち、メモリセルトランジスタ
のチャネル領域を覆うこととなる。
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(ゲート絶縁膜の第3部分13c)及びその上
の制御ゲート電極14は、図11(a)に示されるよう
に、シリコン基板11のうち、メモリセルトランジスタ
のチャネル領域を覆うこととなる。
【0097】次に、制御ゲート電極14をマスクとし
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
【0098】浮遊ゲート電極17a及び17bと制御ゲ
ート電極14とを分離する絶縁膜(厚さ:15nm)1
2を、制御ゲート電極14の側面及び上面に形成した
後、シリコン基板11の露出する表面上に薄い酸化膜
(厚さ:10nm)を形成する。この薄い酸化膜は、第
1ゲート絶縁膜の第1部分13a及び第2部分13bで
ある。
ート電極14とを分離する絶縁膜(厚さ:15nm)1
2を、制御ゲート電極14の側面及び上面に形成した
後、シリコン基板11の露出する表面上に薄い酸化膜
(厚さ:10nm)を形成する。この薄い酸化膜は、第
1ゲート絶縁膜の第1部分13a及び第2部分13bで
ある。
【0099】この後、CVD法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図11(b))。
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図11(b))。
【0100】次に、CVD法にて、第2のゲート絶縁膜
となるべき酸化膜をシリコン基板11上に堆積した後、
さらに、CVD法にて、多結晶シリコン膜をシリコン基
板11上に堆積する。このあと、異方性の高いエッチン
グ技術によって、マスクを用いずに、この多結晶シリコ
ン膜をその上面からエッチングすることにより、制御ゲ
ート電極14の側方部以外の領域に位置する多結晶シリ
コン膜を除去し、それによって、サイドウォール型の第
3及び第4浮遊ゲート電極17a及び17bを制御ゲー
ト電極14の側方に形成する(図11(d))。
となるべき酸化膜をシリコン基板11上に堆積した後、
さらに、CVD法にて、多結晶シリコン膜をシリコン基
板11上に堆積する。このあと、異方性の高いエッチン
グ技術によって、マスクを用いずに、この多結晶シリコ
ン膜をその上面からエッチングすることにより、制御ゲ
ート電極14の側方部以外の領域に位置する多結晶シリ
コン膜を除去し、それによって、サイドウォール型の第
3及び第4浮遊ゲート電極17a及び17bを制御ゲー
ト電極14の側方に形成する(図11(d))。
【0101】この後、通常の技術を用いて、層間絶縁膜
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
11(d)に示される構造が得られる。
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
11(d)に示される構造が得られる。
【0102】以下に、図12(a)及び図12(b)を
参照して、本メモリセルの動作を説明する。
参照して、本メモリセルの動作を説明する。
【0103】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、ソース領域24及びドレイン領域25に対
する制御ゲート電極14の電位が10ボルトに上昇す
る。浮遊ゲート電極17a及び17bの電位は、制御ゲ
ート電極14との間の容量結合によって、FN電流発生
に必要なレベルに増加する。その結果、図12(a)に
示されるように、ソース領域24及びドレイン領域25
にある電子が、それぞれ、ゲート絶縁膜の第1及び第2
部分中をトンネリングして通り抜け、制御ゲート電極1
4の両側にある浮遊ゲート電極17a及び17bへ注入
される。浮遊ゲート電極17a及び17bに電子が注入
された後、制御ゲート電極14の電位を10ボルトより
低下させても、浮遊ゲート電極17a及び17bの各々
は絶縁膜に囲まれているため、注入された電子は浮遊ゲ
ート電極17a及び17b中に保持される。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、ソース領域24及びドレイン領域25に対
する制御ゲート電極14の電位が10ボルトに上昇す
る。浮遊ゲート電極17a及び17bの電位は、制御ゲ
ート電極14との間の容量結合によって、FN電流発生
に必要なレベルに増加する。その結果、図12(a)に
示されるように、ソース領域24及びドレイン領域25
にある電子が、それぞれ、ゲート絶縁膜の第1及び第2
部分中をトンネリングして通り抜け、制御ゲート電極1
4の両側にある浮遊ゲート電極17a及び17bへ注入
される。浮遊ゲート電極17a及び17bに電子が注入
された後、制御ゲート電極14の電位を10ボルトより
低下させても、浮遊ゲート電極17a及び17bの各々
は絶縁膜に囲まれているため、注入された電子は浮遊ゲ
ート電極17a及び17b中に保持される。
【0104】複数のメモリセルのうち、特定のメモリセ
ルの制御ゲート電極14に対して、選択的に10ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極14に対しては、0ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極17a及
び17bのみに電子を蓄積させることができる。
ルの制御ゲート電極14に対して、選択的に10ボルト
の電位を与え、選択されなかったメモリセルの制御ゲー
ト電極14に対しては、0ボルトの電位を与える。こう
して、選択されたメモリセルの浮遊ゲート電極17a及
び17bのみに電子を蓄積させることができる。
【0105】次に、制御ゲート電極14、ソース領域2
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、12.5ボルト、0ボル
ト及び0ボルトの電位を与える。すると、ソース領域2
4及びドレイン領域25に対する制御ゲート電極14の
電位が12.5ボルトに上昇する。浮遊ゲート電極17
a、17b、17c及び17dの電位は、制御ゲート電
極14との間の容量結合によって、上昇し、それによっ
て、第1ゲート絶縁膜及び第2ゲート絶縁膜にFN電流
を発生させるに必要なレベルに増加する。その結果、図
12(b)に示されるように、ソース領域24及びドレ
イン領域25にある電子が、それぞれ、第1ゲート絶縁
膜の第1及び第2部分中をトンネリングして通り抜け、
制御ゲート電極14の両側にある浮遊ゲート電極17a
及び17bへ注入された後、更に、第2ゲート絶縁膜の
第1及び第2部分130a及び130b中をトンネリン
グして通り抜け、第3及び第4の浮遊ゲート電極17c
及び17dへ注入される。
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、12.5ボルト、0ボル
ト及び0ボルトの電位を与える。すると、ソース領域2
4及びドレイン領域25に対する制御ゲート電極14の
電位が12.5ボルトに上昇する。浮遊ゲート電極17
a、17b、17c及び17dの電位は、制御ゲート電
極14との間の容量結合によって、上昇し、それによっ
て、第1ゲート絶縁膜及び第2ゲート絶縁膜にFN電流
を発生させるに必要なレベルに増加する。その結果、図
12(b)に示されるように、ソース領域24及びドレ
イン領域25にある電子が、それぞれ、第1ゲート絶縁
膜の第1及び第2部分中をトンネリングして通り抜け、
制御ゲート電極14の両側にある浮遊ゲート電極17a
及び17bへ注入された後、更に、第2ゲート絶縁膜の
第1及び第2部分130a及び130b中をトンネリン
グして通り抜け、第3及び第4の浮遊ゲート電極17c
及び17dへ注入される。
【0106】本実施例のメモリセルは、第1ゲート絶縁
膜の第3部分13cの厚さは、第1ゲート絶縁膜の第1
部分の厚さ13a(または第2部分の厚さ13b)と第
2ゲート絶縁膜の第1部分の厚さ130a(または第2
部分の厚さ130b)の総和よりも厚くなるように製造
されている。
膜の第3部分13cの厚さは、第1ゲート絶縁膜の第1
部分の厚さ13a(または第2部分の厚さ13b)と第
2ゲート絶縁膜の第1部分の厚さ130a(または第2
部分の厚さ130b)の総和よりも厚くなるように製造
されている。
【0107】浮遊ゲート電極17a、17b、17c及
び17dに電子が注入された後、制御ゲート電極14の
電位を10ボルトより低下させても、浮遊ゲート電極1
7a、17b、17c及び17dの各々は絶縁膜に囲ま
れているため、注入された電子は浮遊ゲート電極17
a、17b、17c及び17d中に保持される。
び17dに電子が注入された後、制御ゲート電極14の
電位を10ボルトより低下させても、浮遊ゲート電極1
7a、17b、17c及び17dの各々は絶縁膜に囲ま
れているため、注入された電子は浮遊ゲート電極17
a、17b、17c及び17d中に保持される。
【0108】このように、本実施例のメモリセルトラン
ジスタは、一対の浮遊ゲート電極17a及び17bが電
子蓄積状態になるか、または、一対の浮遊ゲート電極1
7a、17b、17c及び17dが電子蓄積状態になる
か、それらの両方が非蓄積状態になるかにより、3つの
状態を取り得る。こうして本実施例によれば、3値論理
のデータ”0”、”1”、及び”2”の何れかを各メモ
リセルに書き込むことができる。
ジスタは、一対の浮遊ゲート電極17a及び17bが電
子蓄積状態になるか、または、一対の浮遊ゲート電極1
7a、17b、17c及び17dが電子蓄積状態になる
か、それらの両方が非蓄積状態になるかにより、3つの
状態を取り得る。こうして本実施例によれば、3値論理
のデータ”0”、”1”、及び”2”の何れかを各メモ
リセルに書き込むことができる。
【0109】本実施例のメモリセルについて、蓄積電荷
と印加電圧との間の関係は、図6に示されるような関係
と同様であり。ドレイン電流とドレイン電圧との間の関
係は、図7に示され関係と同様である。こうして、本実
施例における読みだし動作は、前述の実施例における読
みだし動作と実質的に同様に行われる。また、本実施例
における消去動作も、前述の実施例における消去動作と
実質的に同じように実行される。
と印加電圧との間の関係は、図6に示されるような関係
と同様であり。ドレイン電流とドレイン電圧との間の関
係は、図7に示され関係と同様である。こうして、本実
施例における読みだし動作は、前述の実施例における読
みだし動作と実質的に同様に行われる。また、本実施例
における消去動作も、前述の実施例における消去動作と
実質的に同じように実行される。
【0110】(実施例5)以下に、図13を参照して、
本発明による他の側壁蓄積型不揮発性メモリセルを説明
する。図13は、このメモリセルの断面構造を示してい
る。図13においては、図11(d)のメモリセルの各
構成要素との同様の構成要素に、同一の参照番号が付与
されている。図11(d)のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、第1及び第2の
ゲート絶縁膜の構成にある。以下、これらのゲート絶縁
膜の構成に焦点を絞って、本実施例の構成を説明する。
本発明による他の側壁蓄積型不揮発性メモリセルを説明
する。図13は、このメモリセルの断面構造を示してい
る。図13においては、図11(d)のメモリセルの各
構成要素との同様の構成要素に、同一の参照番号が付与
されている。図11(d)のメモリセルと本実施例のメ
モリセルとの構造上の主要な相違点は、第1及び第2の
ゲート絶縁膜の構成にある。以下、これらのゲート絶縁
膜の構成に焦点を絞って、本実施例の構成を説明する。
【0111】本実施例の第1ゲート絶縁膜は、図11
(d)のメモリセルと同様に、ソース領域24を覆う第
1部分(厚さ:10nm)13a、ドレイン領域25を
覆う第2部分(厚さ:12.5nm)13b、及びチャ
ネル領域を覆う第3部分(厚さ:20nm)12を有し
ている。また、本実施例の第1ゲート絶縁膜の第1部分
13a及び第2部分13bは、何れも、第1ゲート絶縁
膜の第3部分13cよりも薄い。この点において、本実
施例は、前述の実施例と同様の構成を有している。しか
し、本メモリセルでは、第1ゲート絶縁膜の第1部分1
3aが第2部分13bよりも薄い点で、本実施例の構成
は前述の実施例の構成と異なっている。本実施例の第1
ゲート絶縁膜の第2部分13bは、2層構造を有してい
る。
(d)のメモリセルと同様に、ソース領域24を覆う第
1部分(厚さ:10nm)13a、ドレイン領域25を
覆う第2部分(厚さ:12.5nm)13b、及びチャ
ネル領域を覆う第3部分(厚さ:20nm)12を有し
ている。また、本実施例の第1ゲート絶縁膜の第1部分
13a及び第2部分13bは、何れも、第1ゲート絶縁
膜の第3部分13cよりも薄い。この点において、本実
施例は、前述の実施例と同様の構成を有している。しか
し、本メモリセルでは、第1ゲート絶縁膜の第1部分1
3aが第2部分13bよりも薄い点で、本実施例の構成
は前述の実施例の構成と異なっている。本実施例の第1
ゲート絶縁膜の第2部分13bは、2層構造を有してい
る。
【0112】また、本実施例の第2ゲート絶縁膜は、第
1浮遊ゲート電極を覆う第1部分(厚さ:17.5n
m)及び第2浮遊ゲート電極を覆う第2部分(厚さ:1
5nm)を有しているが、第1部分の厚さは、第2部分
の厚さよりも厚い。第2ゲート絶縁膜の第1部分は、2
層構造を有している。
1浮遊ゲート電極を覆う第1部分(厚さ:17.5n
m)及び第2浮遊ゲート電極を覆う第2部分(厚さ:1
5nm)を有しているが、第1部分の厚さは、第2部分
の厚さよりも厚い。第2ゲート絶縁膜の第1部分は、2
層構造を有している。
【0113】以下に、図14(a)、(b)、図15
(a)から(c)を参照して、本メモリセルの動作を説
明する。
(a)から(c)を参照して、本メモリセルの動作を説
明する。
【0114】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a、17b、17c及
び17dの電位は、制御ゲート電極14との間に容量結
合によって、増加する。制御ゲート電極14に印加する
電圧の立ち上がり時間を1から2ナノ秒とすると、オー
バーシュートにより、浮遊ゲート電極17a、17b、
17c及び17dの電位は、例えば、15ボルト程度に
まで上昇する。その結果、図14(a)に示されるよう
に、ソース領域24にある電子が、第1ゲート絶縁膜の
第1部分13a中をトンネリングして通り抜け、浮遊ゲ
ート電極17aへ注入される。このとき、第1ゲート絶
縁膜の第2の部分13bには、FN電流が流れない。そ
れは、10ボルトの電位を制御ゲート電極14に与えて
も、第2の部分13bではFN電流がほとんど流れない
厚さに、第2の部分13bの厚さが設定されているから
である。浮遊ゲート電極17aに電子が注入された後、
制御ゲート電極14の電位を10ボルトより低下させて
も、浮遊ゲート電極17aは絶縁膜に囲まれているた
め、浮遊ゲート電極17aに注入された電子は保持され
る。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a、17b、17c及
び17dの電位は、制御ゲート電極14との間に容量結
合によって、増加する。制御ゲート電極14に印加する
電圧の立ち上がり時間を1から2ナノ秒とすると、オー
バーシュートにより、浮遊ゲート電極17a、17b、
17c及び17dの電位は、例えば、15ボルト程度に
まで上昇する。その結果、図14(a)に示されるよう
に、ソース領域24にある電子が、第1ゲート絶縁膜の
第1部分13a中をトンネリングして通り抜け、浮遊ゲ
ート電極17aへ注入される。このとき、第1ゲート絶
縁膜の第2の部分13bには、FN電流が流れない。そ
れは、10ボルトの電位を制御ゲート電極14に与えて
も、第2の部分13bではFN電流がほとんど流れない
厚さに、第2の部分13bの厚さが設定されているから
である。浮遊ゲート電極17aに電子が注入された後、
制御ゲート電極14の電位を10ボルトより低下させて
も、浮遊ゲート電極17aは絶縁膜に囲まれているた
め、浮遊ゲート電極17aに注入された電子は保持され
る。
【0115】次に、制御ゲート電極14の両側の浮遊ゲ
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、12.5ボルト、
0ボルト及び0ボルトの電位を与える。すると、ソース
領域24及びドレイン領域25に対する浮遊ゲート電極
17a、17b、17c及び17dの電位が上昇する。
制御ゲート電極14に印加する電圧の立ち上がり時間を
1から2ナノ秒とすると、オーバーシュートにより、浮
遊ゲート電極17a、17b、17c及び17dの電位
は、例えば、15ボルト程度にまで上昇する。その結
果、図14(b)に示されるように、ソース領域24及
びドレイン領域25にある電子が、第1ゲート絶縁膜の
第1部分13a及び第2部分13b中をトンネリングし
て通り抜け、両側の浮遊ゲート電極17a及び17bへ
注入される。このとき、電子は、第2ゲート絶縁膜の存
在により、浮遊ゲート電極17c及び17dには注入さ
れないように構成されている。浮遊ゲート電極17a及
び17bに電子が注入された後、制御ゲート電極14の
電位を12.5ボルトより低下させても、浮遊ゲート電
極は絶縁膜に囲まれているため、注入された電子は保持
される。
ート電極17a及び17bへ電子を注入する場合を説明
する。この場合、制御ゲート電極14、ソース領域24
及びドレイン領域25に、それぞれ、12.5ボルト、
0ボルト及び0ボルトの電位を与える。すると、ソース
領域24及びドレイン領域25に対する浮遊ゲート電極
17a、17b、17c及び17dの電位が上昇する。
制御ゲート電極14に印加する電圧の立ち上がり時間を
1から2ナノ秒とすると、オーバーシュートにより、浮
遊ゲート電極17a、17b、17c及び17dの電位
は、例えば、15ボルト程度にまで上昇する。その結
果、図14(b)に示されるように、ソース領域24及
びドレイン領域25にある電子が、第1ゲート絶縁膜の
第1部分13a及び第2部分13b中をトンネリングし
て通り抜け、両側の浮遊ゲート電極17a及び17bへ
注入される。このとき、電子は、第2ゲート絶縁膜の存
在により、浮遊ゲート電極17c及び17dには注入さ
れないように構成されている。浮遊ゲート電極17a及
び17bに電子が注入された後、制御ゲート電極14の
電位を12.5ボルトより低下させても、浮遊ゲート電
極は絶縁膜に囲まれているため、注入された電子は保持
される。
【0116】次に、制御ゲート電極14、ソース領域2
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7c及び17dの電位は、制御ゲート電極14との間に
容量結合によって、増加する。制御ゲート電極14に印
加する電圧の立ち上がり時間を1から2ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極17c及
び17dの電位は、例えば、17.5ボルト程度にまで
上昇する。その結果、図15(a)に示されるように、
ソース領域24にある電子が、第1ゲート絶縁膜の第2
部分13a中をトンネリングして通り抜け、第1浮遊ゲ
ート電極17aへ注入される。この時、同時に、ドレイ
ン領域25の電子は、第1ゲート絶縁膜の第2部分13
a及び第2ゲート絶縁膜の第2部分130b中をトンネ
リングして通り抜け、第2及び第4浮遊ゲート電極17
b及び17dへ注入される。このとき、第2ゲート絶縁
膜の第1の部分130aには、FN電流が流れない。そ
れは、15ボルトの電位を制御ゲート電極14に与えて
も、第2ゲート絶縁膜の第2の部分130aではFN電
流がほとんど流れない厚さに、第2ゲート絶縁膜の第2
部分130aの厚さが設定されているからである。浮遊
ゲート電極17a、17b及び17dに電子が注入され
た後、制御ゲート電極14の電位を15ボルトより低下
させても、浮遊ゲート電極17a、17b及び17dに
注入された電子は保持される。
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7c及び17dの電位は、制御ゲート電極14との間に
容量結合によって、増加する。制御ゲート電極14に印
加する電圧の立ち上がり時間を1から2ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極17c及
び17dの電位は、例えば、17.5ボルト程度にまで
上昇する。その結果、図15(a)に示されるように、
ソース領域24にある電子が、第1ゲート絶縁膜の第2
部分13a中をトンネリングして通り抜け、第1浮遊ゲ
ート電極17aへ注入される。この時、同時に、ドレイ
ン領域25の電子は、第1ゲート絶縁膜の第2部分13
a及び第2ゲート絶縁膜の第2部分130b中をトンネ
リングして通り抜け、第2及び第4浮遊ゲート電極17
b及び17dへ注入される。このとき、第2ゲート絶縁
膜の第1の部分130aには、FN電流が流れない。そ
れは、15ボルトの電位を制御ゲート電極14に与えて
も、第2ゲート絶縁膜の第2の部分130aではFN電
流がほとんど流れない厚さに、第2ゲート絶縁膜の第2
部分130aの厚さが設定されているからである。浮遊
ゲート電極17a、17b及び17dに電子が注入され
た後、制御ゲート電極14の電位を15ボルトより低下
させても、浮遊ゲート電極17a、17b及び17dに
注入された電子は保持される。
【0117】次に、4つの浮遊ゲート電極17a、17
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a及び17bの電位は、例えば、20ボルト程度
にまで上昇する。その結果、図15(b)に示されるよ
うに、ソース領域24及びドレイン領域25にある電子
が、第1及び第2ゲート絶縁膜をトンネリングして通り
抜け、浮遊ゲート電極17a、17b、17c及び17
dへ注入される。浮遊ゲート電極17a、17b、17
c及び17dに電子が注入された後、制御ゲート電極1
4の電位を20ボルトより低下させても、注入された電
子は保持される。
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a及び17bの電位は、例えば、20ボルト程度
にまで上昇する。その結果、図15(b)に示されるよ
うに、ソース領域24及びドレイン領域25にある電子
が、第1及び第2ゲート絶縁膜をトンネリングして通り
抜け、浮遊ゲート電極17a、17b、17c及び17
dへ注入される。浮遊ゲート電極17a、17b、17
c及び17dに電子が注入された後、制御ゲート電極1
4の電位を20ボルトより低下させても、注入された電
子は保持される。
【0118】図16及び図17は、本実施例についての
グラフであり、図6及び図7のグラフに対応している。
これらの図15及び図16に示されるように、本実施例
のメモリセルによれば、5値のデータを記憶することが
可能となる。
グラフであり、図6及び図7のグラフに対応している。
これらの図15及び図16に示されるように、本実施例
のメモリセルによれば、5値のデータを記憶することが
可能となる。
【0119】なお、消去動作は、前述の実施例における
消去動作と実質的に同じように実行される(図15
(c))。
消去動作と実質的に同じように実行される(図15
(c))。
【0120】本メモリセルを製造する方法と、図12
(a)から図12Eに示す製造方法との相違点は、本実
施例のメモリセルの第1及び第2ゲート絶縁膜を形成す
る工程が、第1部分または第2部分の厚さを選択的に厚
くするか、または薄くする工程を含んでいる点にある。
(a)から図12Eに示す製造方法との相違点は、本実
施例のメモリセルの第1及び第2ゲート絶縁膜を形成す
る工程が、第1部分または第2部分の厚さを選択的に厚
くするか、または薄くする工程を含んでいる点にある。
【0121】(実施例6)図18(d)は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【0122】このメモリセルは、p型シリコン基板11
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
【0123】シリコン基板11上には、第1ゲート絶縁
膜が設けられている。この第1ゲート絶縁膜は、ソース
領域24の一部を覆う第1部分(厚さ:10nm)13
a、ドレイン領域25の一部を覆う第2部分(厚さ:1
0nm)13b、及びチャネル領域を覆う第3部分(厚
さ:20nm)12を有している。
膜が設けられている。この第1ゲート絶縁膜は、ソース
領域24の一部を覆う第1部分(厚さ:10nm)13
a、ドレイン領域25の一部を覆う第2部分(厚さ:1
0nm)13b、及びチャネル領域を覆う第3部分(厚
さ:20nm)12を有している。
【0124】更に、シリコン基板11上には、第2ゲー
ト絶縁膜が設けられている。この第2ゲート絶縁膜は、
ソース領域24の他の一部を覆う第1部分(厚さ:15
nm)130a、及びドレイン領域25の他の一部を覆
う第2部分(厚さ:17.5nm)130bを有してい
る。
ト絶縁膜が設けられている。この第2ゲート絶縁膜は、
ソース領域24の他の一部を覆う第1部分(厚さ:15
nm)130a、及びドレイン領域25の他の一部を覆
う第2部分(厚さ:17.5nm)130bを有してい
る。
【0125】本実施例では、第1ゲート絶縁膜の第1部
分13aは、第2部分(2層構造)13bよりも薄く、
第2ゲート絶縁膜の第1部分(2層構造)130aは、
第2部分(3層構造)130bよりも薄く形成されてい
る。このようにしたのは、このメモリセルが5値のデー
タを記憶できるようにするためである。3値データの記
憶のためには、第1ゲート絶縁膜の第1部分13aと第
2部分13bとを等しい厚さにし、かつ、第2ゲート絶
縁膜の第1部分130aと第2部分130bとを等しい
厚さにすればよい。
分13aは、第2部分(2層構造)13bよりも薄く、
第2ゲート絶縁膜の第1部分(2層構造)130aは、
第2部分(3層構造)130bよりも薄く形成されてい
る。このようにしたのは、このメモリセルが5値のデー
タを記憶できるようにするためである。3値データの記
憶のためには、第1ゲート絶縁膜の第1部分13aと第
2部分13bとを等しい厚さにし、かつ、第2ゲート絶
縁膜の第1部分130aと第2部分130bとを等しい
厚さにすればよい。
【0126】第1ゲート絶縁膜の第1部分13a上に
は、第1浮遊ゲート電極17aが設けられ、ゲート絶縁
膜の第2部分13b上には第2浮遊ゲート電極17bが
設けられている。また、ゲート絶縁膜の第3部分13c
上には、制御ゲート電極14が設けられている。制御ゲ
ート電極14は、厚さ20nmの絶縁膜12によって、
第1及び第2浮遊ゲート電極17a及び17bから電気
的に絶縁されている。
は、第1浮遊ゲート電極17aが設けられ、ゲート絶縁
膜の第2部分13b上には第2浮遊ゲート電極17bが
設けられている。また、ゲート絶縁膜の第3部分13c
上には、制御ゲート電極14が設けられている。制御ゲ
ート電極14は、厚さ20nmの絶縁膜12によって、
第1及び第2浮遊ゲート電極17a及び17bから電気
的に絶縁されている。
【0127】第2ゲート絶縁膜の第1部分130a上に
は、第3浮遊ゲート電極17cが設けられ、第2ゲート
絶縁膜の第2部分130b上には第4浮遊ゲート電極1
7dが設けられている。
は、第3浮遊ゲート電極17cが設けられ、第2ゲート
絶縁膜の第2部分130b上には第4浮遊ゲート電極1
7dが設けられている。
【0128】第3浮遊ゲート電極17c及び第4浮遊ゲ
ート電極17dは、それぞれ、絶縁膜(厚さ: 20n
m)50a及び50bによって、第1及び第2浮遊ゲー
ト電極17a及び17bから電気的に絶縁されている。
ート電極17dは、それぞれ、絶縁膜(厚さ: 20n
m)50a及び50bによって、第1及び第2浮遊ゲー
ト電極17a及び17bから電気的に絶縁されている。
【0129】更に、本メモリセルはシリコン基板11上
に形成された層間絶縁膜18によって覆われている。層
間絶縁膜18中には、ソース領域24及びドレイン領域
25に到達するコンタクトホールが設けられている。ま
た、基板11上には、コンタクトホールを介してソース
領域24にコンタクトするソース電極20Sと、ドレイ
ン領域25にコンタクトするドレイン電極20Dが設け
られている。
に形成された層間絶縁膜18によって覆われている。層
間絶縁膜18中には、ソース領域24及びドレイン領域
25に到達するコンタクトホールが設けられている。ま
た、基板11上には、コンタクトホールを介してソース
領域24にコンタクトするソース電極20Sと、ドレイ
ン領域25にコンタクトするドレイン電極20Dが設け
られている。
【0130】本実施例によれば、第3及び第4浮遊ゲー
ト電極17c及び17dが、それぞれ、薄い第2ゲート
絶縁膜を介して、ソース領域24及びドレイン領域25
に対向している。このため、第3及び第4浮遊ゲート電
極17c及び17dは、それぞれ、ソース領域24及び
ドレイン領域25から第2のゲート絶縁膜を介して電子
を受け取ることができる。言い替えれば、第1及び第2
浮遊ゲート電極17a及び17bと第3及び第4浮遊ゲ
ート電極17c及び17dとの間を、電荷は、移動しな
い。
ト電極17c及び17dが、それぞれ、薄い第2ゲート
絶縁膜を介して、ソース領域24及びドレイン領域25
に対向している。このため、第3及び第4浮遊ゲート電
極17c及び17dは、それぞれ、ソース領域24及び
ドレイン領域25から第2のゲート絶縁膜を介して電子
を受け取ることができる。言い替えれば、第1及び第2
浮遊ゲート電極17a及び17bと第3及び第4浮遊ゲ
ート電極17c及び17dとの間を、電荷は、移動しな
い。
【0131】以下に、図19(a)、(b)、図20
(a)から(c)を参照して、本メモリセルの動作を説
明する。
(a)から(c)を参照して、本メモリセルの動作を説
明する。
【0132】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間に容量結合によって、増
加する。制御ゲート電極14に印加する電圧の立ち上が
り時間を1から2ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図18
(a)に示されるように、ソース領域24にある電子
が、第1ゲート絶縁膜の第1部分13a中をトンネリン
グして通り抜け、浮遊ゲート電極17aへ注入される。
このとき、第1ゲート絶縁膜の第2の部分13b、第2
ゲート絶縁膜には、FN電流が流れない。それは、10
ボルトの電位を制御ゲート電極14に与えても、第1ゲ
ート絶縁膜の第2の部分13b及び第2ゲート絶縁膜で
はFN電流がほとんど流れない厚さに、それらの膜の厚
さが設定されているからである。浮遊ゲート電極17a
に電子が注入された後、制御ゲート電極14の電位を1
0ボルトより低下させても、浮遊ゲート電極17aは絶
縁膜に囲まれているため、浮遊ゲート電極17aに注入
された電子は保持される。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a及び17bの電位
は、制御ゲート電極14との間に容量結合によって、増
加する。制御ゲート電極14に印加する電圧の立ち上が
り時間を1から2ナノ秒とすると、オーバーシュートに
より、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図18
(a)に示されるように、ソース領域24にある電子
が、第1ゲート絶縁膜の第1部分13a中をトンネリン
グして通り抜け、浮遊ゲート電極17aへ注入される。
このとき、第1ゲート絶縁膜の第2の部分13b、第2
ゲート絶縁膜には、FN電流が流れない。それは、10
ボルトの電位を制御ゲート電極14に与えても、第1ゲ
ート絶縁膜の第2の部分13b及び第2ゲート絶縁膜で
はFN電流がほとんど流れない厚さに、それらの膜の厚
さが設定されているからである。浮遊ゲート電極17a
に電子が注入された後、制御ゲート電極14の電位を1
0ボルトより低下させても、浮遊ゲート電極17aは絶
縁膜に囲まれているため、浮遊ゲート電極17aに注入
された電子は保持される。
【0133】次に、浮遊ゲート電極17a及び17bへ
電子を注入する場合を説明する。この場合、制御ゲート
電極14、ソース領域24及びドレイン領域25に、そ
れぞれ、12.5ボルト、0ボルト及び0ボルトの電位
を与える。すると、ソース領域24及びドレイン領域2
5に対する浮遊ゲート電極17a及び17bの電位が、
両方とも、FN電流発生に必要な電位レベルに上昇す
る。制御ゲート電極14に印加する電圧の立ち上がり時
間を1から2ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図19
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1ゲート絶縁膜の第1部分及
び第2部分中をトンネリングして通り抜け、浮遊ゲート
電極17a及び17bへ注入される。浮遊ゲート電極1
7a及び17bに電子が注入された後、制御ゲート電極
14の電位を12.5ボルトより低下させても、浮遊ゲ
ート電極は絶縁膜に囲まれているため、注入された電子
は保持される。
電子を注入する場合を説明する。この場合、制御ゲート
電極14、ソース領域24及びドレイン領域25に、そ
れぞれ、12.5ボルト、0ボルト及び0ボルトの電位
を与える。すると、ソース領域24及びドレイン領域2
5に対する浮遊ゲート電極17a及び17bの電位が、
両方とも、FN電流発生に必要な電位レベルに上昇す
る。制御ゲート電極14に印加する電圧の立ち上がり時
間を1から2ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極17a及び17bの電位は、例え
ば、15ボルト程度にまで上昇する。その結果、図19
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1ゲート絶縁膜の第1部分及
び第2部分中をトンネリングして通り抜け、浮遊ゲート
電極17a及び17bへ注入される。浮遊ゲート電極1
7a及び17bに電子が注入された後、制御ゲート電極
14の電位を12.5ボルトより低下させても、浮遊ゲ
ート電極は絶縁膜に囲まれているため、注入された電子
は保持される。
【0134】次に、制御ゲート電極14、ソース領域2
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7c及び17dの電位は、制御ゲート電極14との間に
容量結合によって、増加する。制御ゲート電極14に印
加する電圧の立ち上がり時間を1から2ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極17c及
び17dの電位は、例えば、17.5ボルト程度にまで
上昇する。その結果、図20(a)に示されるように、
ソース領域24にある電子が、第1ゲート絶縁膜の第2
部分13a中をトンネリングして通り抜け、第1浮遊ゲ
ート電極17aへ注入される。この時、同時に、ドレイ
ン領域25の電子は、第1ゲート絶縁膜の第2部分13
a及び第2ゲート絶縁膜の第2部分130b中をトンネ
リングして通り抜け、それぞれ、第2及び第4浮遊ゲー
ト電極17b及び17dへ注入される。このとき、第2
ゲート絶縁膜の第1の部分130aには、FN電流が流
れない。それは、15ボルトの電位を制御ゲート電極1
4に与えても、第2ゲート絶縁膜の第2の部分130a
ではFN電流がほとんど流れない厚さに、第2ゲート絶
縁膜の第2部分130aの厚さが設定されているからで
ある。浮遊ゲート電極17a、17b及び17dに電子
が注入された後、制御ゲート電極14の電位を15ボル
トより低下させても、浮遊ゲート電極17a、17b及
び17dに注入された電子は保持される。
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7c及び17dの電位は、制御ゲート電極14との間に
容量結合によって、増加する。制御ゲート電極14に印
加する電圧の立ち上がり時間を1から2ナノ秒とする
と、オーバーシュートにより、浮遊ゲート電極17c及
び17dの電位は、例えば、17.5ボルト程度にまで
上昇する。その結果、図20(a)に示されるように、
ソース領域24にある電子が、第1ゲート絶縁膜の第2
部分13a中をトンネリングして通り抜け、第1浮遊ゲ
ート電極17aへ注入される。この時、同時に、ドレイ
ン領域25の電子は、第1ゲート絶縁膜の第2部分13
a及び第2ゲート絶縁膜の第2部分130b中をトンネ
リングして通り抜け、それぞれ、第2及び第4浮遊ゲー
ト電極17b及び17dへ注入される。このとき、第2
ゲート絶縁膜の第1の部分130aには、FN電流が流
れない。それは、15ボルトの電位を制御ゲート電極1
4に与えても、第2ゲート絶縁膜の第2の部分130a
ではFN電流がほとんど流れない厚さに、第2ゲート絶
縁膜の第2部分130aの厚さが設定されているからで
ある。浮遊ゲート電極17a、17b及び17dに電子
が注入された後、制御ゲート電極14の電位を15ボル
トより低下させても、浮遊ゲート電極17a、17b及
び17dに注入された電子は保持される。
【0135】次に、4つの浮遊ゲート電極17a、17
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a、17b、17c及び17dの電位は、例え
ば、20ボルト程度にまで上昇する。その結果、図20
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1及び第2ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極17
a、17b、17c及び17dへ注入される。浮遊ゲー
ト電極17a、17b、17c及び17dに電子が注入
された後、制御ゲート電極14の電位を20ボルトより
低下させても、注入された電子は保持される。
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a、17b、17c及び17dの電位は、例え
ば、20ボルト程度にまで上昇する。その結果、図20
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1及び第2ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極17
a、17b、17c及び17dへ注入される。浮遊ゲー
ト電極17a、17b、17c及び17dに電子が注入
された後、制御ゲート電極14の電位を20ボルトより
低下させても、注入された電子は保持される。
【0136】このようにして、本実施例のメモリセルに
よれば、5値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される(図20(c))。
よれば、5値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される(図20(c))。
【0137】次に、図18(a)から図18(d)を参
照して、上記メモリセルを製造する方法を説明する。
照して、上記メモリセルを製造する方法を説明する。
【0138】まず、第1ゲート酸化膜の第3部分13c
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(第1ゲート絶縁膜の第3部分13c)及びそ
の上の制御ゲート電極14は、図18(a)に示される
ように、シリコン基板11のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(第1ゲート絶縁膜の第3部分13c)及びそ
の上の制御ゲート電極14は、図18(a)に示される
ように、シリコン基板11のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
【0139】次に、制御ゲート電極14をマスクとし
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
【0140】浮遊ゲート電極13a及び13bと制御ゲ
ート電極14とを分離する絶縁膜(厚さ:15nm)1
2を、制御ゲート電極14の側面に形成した後、シリコ
ン基板11の露出する表面上に薄い酸化膜(厚さ:10
nm)を形成する。この薄い酸化膜は、第1ゲート絶縁
膜の第1部分13aと、第2部分13bの一部と、第2
ゲート絶縁膜の一部を構成することとなる。
ート電極14とを分離する絶縁膜(厚さ:15nm)1
2を、制御ゲート電極14の側面に形成した後、シリコ
ン基板11の露出する表面上に薄い酸化膜(厚さ:10
nm)を形成する。この薄い酸化膜は、第1ゲート絶縁
膜の第1部分13aと、第2部分13bの一部と、第2
ゲート絶縁膜の一部を構成することとなる。
【0141】この薄い酸化膜のうち、ドレイン領域25
の上に位置する部分の上に、他の薄い絶縁膜を選択的に
堆積し、それによって、第1ゲート絶縁膜の第1部分1
3aよりも厚い第2部分13cを形成する。
の上に位置する部分の上に、他の薄い絶縁膜を選択的に
堆積し、それによって、第1ゲート絶縁膜の第1部分1
3aよりも厚い第2部分13cを形成する。
【0142】この後、CVD法にて、上記薄い酸化膜を
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図18(b))。
覆うように多結晶シリコン膜をシリコン基板11上に堆
積する。次に、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の浮遊ゲート電極17
a及び17bを制御ゲート電極14の側方に形成する
(図18(b))。
【0143】次に、CVD法にて、浮遊ゲート電極17
a及び17b上に、比較的厚い絶縁膜50a、bを形成
する。この絶縁膜50a、bは、次に形成する浮遊ゲー
ト電極17c及び17dと浮遊ゲート電極17a及び1
7bとを絶縁分離するためのものである。
a及び17b上に、比較的厚い絶縁膜50a、bを形成
する。この絶縁膜50a、bは、次に形成する浮遊ゲー
ト電極17c及び17dと浮遊ゲート電極17a及び1
7bとを絶縁分離するためのものである。
【0144】この後、CVD法にて、第2のゲート絶縁
膜の一部となるべき薄い酸化膜を基板上の薄い酸化膜上
に堆積する。このとき、ソース領域24上の酸化膜の厚
さを選択的に厚くなるようにする。こうして、第2ゲー
ト絶縁膜130a及び130bが形成される。
膜の一部となるべき薄い酸化膜を基板上の薄い酸化膜上
に堆積する。このとき、ソース領域24上の酸化膜の厚
さを選択的に厚くなるようにする。こうして、第2ゲー
ト絶縁膜130a及び130bが形成される。
【0145】さらに、CVD法にて、多結晶シリコン膜
を第2ゲート絶縁膜を覆うように基板11上に堆積す
る。このあと、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の第3及び第4浮遊ゲ
ート電極17c及び17dを制御ゲート電極14の側方
に形成する(図18(c))。
を第2ゲート絶縁膜を覆うように基板11上に堆積す
る。このあと、異方性の高いエッチング技術によって、
マスクを用いずに、この多結晶シリコン膜をその上面か
らエッチングすることにより、制御ゲート電極14の側
方部以外の領域に位置する多結晶シリコン膜を除去し、
それによって、サイドウォール型の第3及び第4浮遊ゲ
ート電極17c及び17dを制御ゲート電極14の側方
に形成する(図18(c))。
【0146】この後、通常の技術を用いて、層間絶縁膜
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
18(d)に示される構造が得られる。
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
18(d)に示される構造が得られる。
【0147】(実施例7)図21(d)は、本発明によ
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
る更に他の側壁蓄積型不揮発性メモリセルの断面構造を
示している。以下、設計ルール(最小寸法)が0.5か
ら1.0μmのCMOSプロセスを用いて製造されたメ
モリセルについて、本発明を説明する。
【0148】このメモリセルは、p型シリコン基板11
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
の上面領域に設けられ、ある距離(約0.25μm)を
隔てて相互に対向しているn型ソース領域24及びn型
ドレイン領域25と、ソース領域24とドレイン領域2
5との間に位置するチャネル領域とを備えている。ソー
ス領域24及びドレイン領域25は、典型的には、厚さ
0.1μm程度の不純物拡散領域であり、n型不純物の
表面濃度は1020から1021cm-3である。なお、シリ
コン基板11には、約1017cm-3のp型不純物がドー
プされている。
【0149】シリコン基板11上には、第1ゲート絶縁
膜として機能する薄い酸化膜が設けられている。第1ゲ
ート絶縁膜は、ソース領域24の一部を覆う第1部分
(厚さ:10nm)13a、ドレイン領域25の一部を
覆う第2部分(厚さ:12.5nm)13b、及びチャ
ネル領域を覆う第3部分(厚さ:20nm)13cを有
している。第1ゲート絶縁膜の第3部分13c上には、
制御ゲート14が設けられており、制御ゲート14の上
面及び側面は、厚い絶縁膜12により覆われている。
膜として機能する薄い酸化膜が設けられている。第1ゲ
ート絶縁膜は、ソース領域24の一部を覆う第1部分
(厚さ:10nm)13a、ドレイン領域25の一部を
覆う第2部分(厚さ:12.5nm)13b、及びチャ
ネル領域を覆う第3部分(厚さ:20nm)13cを有
している。第1ゲート絶縁膜の第3部分13c上には、
制御ゲート14が設けられており、制御ゲート14の上
面及び側面は、厚い絶縁膜12により覆われている。
【0150】第1ゲート絶縁膜の第1部分13a及び第
2部分13bを構成する薄い絶縁膜のうち、制御ゲート
14に近い部分の上には、一対の厚い絶縁膜55a、b
が形成されている。この一対の厚い絶縁膜55a、b上
には、それぞれ、第3及び第4の浮遊ゲート電極17c
及び17dが設けられている。
2部分13bを構成する薄い絶縁膜のうち、制御ゲート
14に近い部分の上には、一対の厚い絶縁膜55a、b
が形成されている。この一対の厚い絶縁膜55a、b上
には、それぞれ、第3及び第4の浮遊ゲート電極17c
及び17dが設けられている。
【0151】本実施例では、第1及び第2の浮遊ゲート
電極17a及び17bは、第3及び第4の浮遊ゲート電
極17c及び17dの外側に形成されている。第1及び
第2の浮遊ゲート電極17a及び17bと、第3及び第
4の浮遊ゲート電極17c及び17dとの間には、それ
ぞれ、第3及び第4のゲート絶縁膜135a、135b
が設けられている。
電極17a及び17bは、第3及び第4の浮遊ゲート電
極17c及び17dの外側に形成されている。第1及び
第2の浮遊ゲート電極17a及び17bと、第3及び第
4の浮遊ゲート電極17c及び17dとの間には、それ
ぞれ、第3及び第4のゲート絶縁膜135a、135b
が設けられている。
【0152】なお、本実施例では、第1ゲート絶縁膜の
第1部分13aは、第2部分13bよりも薄く、第3ゲ
ート絶縁膜135aは、第4ゲート絶縁膜135bより
も厚く形成されている。このようにしたのは、このメモ
リセルが5値のデータを記憶できるようにするためであ
る。3値データの記憶のためには、第1ゲート絶縁膜の
第1部分13aと第2部分13bとを等しい厚さにし、
かつ、第3ゲート絶縁膜と第4ゲート絶縁膜とを等しい
厚さにすればよい。
第1部分13aは、第2部分13bよりも薄く、第3ゲ
ート絶縁膜135aは、第4ゲート絶縁膜135bより
も厚く形成されている。このようにしたのは、このメモ
リセルが5値のデータを記憶できるようにするためであ
る。3値データの記憶のためには、第1ゲート絶縁膜の
第1部分13aと第2部分13bとを等しい厚さにし、
かつ、第3ゲート絶縁膜と第4ゲート絶縁膜とを等しい
厚さにすればよい。
【0153】更に、図21(d)に示されるように、本
メモリセルはシリコン基板11上に形成された層間絶縁
膜18によって覆われている。層間絶縁膜18中には、
ソース領域24及びドレイン領域25に到達するコンタ
クトホールが設けられている。また、基板11上には、
コンタクトホールを介してソース領域24にコンタクト
するソース電極20Sと、ドレイン領域25にコンタク
トするドレイン電極20Dが設けられている。
メモリセルはシリコン基板11上に形成された層間絶縁
膜18によって覆われている。層間絶縁膜18中には、
ソース領域24及びドレイン領域25に到達するコンタ
クトホールが設けられている。また、基板11上には、
コンタクトホールを介してソース領域24にコンタクト
するソース電極20Sと、ドレイン領域25にコンタク
トするドレイン電極20Dが設けられている。
【0154】本実施例によれば、第3及び第4浮遊ゲー
ト電極17c及び17dは、それぞれ、厚い絶縁膜55
a、55bを介して、ソース領域24及びドレイン領域
25に対向している。このため、第3及び第4浮遊ゲー
ト電極17c及び17dは、それぞれ、第1及び第2浮
遊ゲート電極17a及び17bを介して、ソース領域2
4及びドレイン領域25から電子を受け取ることができ
る。言い替えれば、第1及び第2浮遊ゲート電極17a
及び17bとソース領域24及びドレイン領域25との
間を、電荷は、直接には移動しない。
ト電極17c及び17dは、それぞれ、厚い絶縁膜55
a、55bを介して、ソース領域24及びドレイン領域
25に対向している。このため、第3及び第4浮遊ゲー
ト電極17c及び17dは、それぞれ、第1及び第2浮
遊ゲート電極17a及び17bを介して、ソース領域2
4及びドレイン領域25から電子を受け取ることができ
る。言い替えれば、第1及び第2浮遊ゲート電極17a
及び17bとソース領域24及びドレイン領域25との
間を、電荷は、直接には移動しない。
【0155】以下に、図22(a)、(b)、及び図2
3(a)から(c)を参照して、本メモリセルの動作を
説明する。
3(a)から(c)を参照して、本メモリセルの動作を
説明する。
【0156】まず、書き込み動作を説明する。制御ゲー
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a、17b、17c、
17dの電位は、制御ゲート電極14との間に容量結合
によって、増加する。制御ゲート電極14に印加する電
圧の立ち上がり時間を1から2ナノ秒とすると、オーバ
ーシュートにより、浮遊ゲート電極17a、17b、1
7c及び17dの電位は、例えば、15ボルト程度にま
で上昇する。その結果、図22(a)に示されるよう
に、ソース領域24にある電子が、第1ゲート絶縁膜の
第1部分13a中をトンネリングして通り抜け、浮遊ゲ
ート電極17aへ注入される。このとき、第1ゲート絶
縁膜の第2の部分13bには、FN電流が流れない。そ
れは、10ボルトの電位を制御ゲート電極14に与えて
も、第1ゲート絶縁膜の第2の部分13bにはFN電流
がほとんど流れない厚さに、第2部分13bの厚さが設
定されているからである。浮遊ゲート電極17aに電子
が注入された後、制御ゲート電極14の電位を10ボル
トより低下させても、浮遊ゲート電極17aは絶縁膜に
囲まれているため、浮遊ゲート電極17aに注入された
電子は保持される。
ト電極14、ソース領域24(ソース電極20S)及び
ドレイン領域25(ドレイン電極20D)に、それぞ
れ、10ボルト、0ボルト及び0ボルトの電位を与え
る。すると、浮遊ゲート電極17a、17b、17c、
17dの電位は、制御ゲート電極14との間に容量結合
によって、増加する。制御ゲート電極14に印加する電
圧の立ち上がり時間を1から2ナノ秒とすると、オーバ
ーシュートにより、浮遊ゲート電極17a、17b、1
7c及び17dの電位は、例えば、15ボルト程度にま
で上昇する。その結果、図22(a)に示されるよう
に、ソース領域24にある電子が、第1ゲート絶縁膜の
第1部分13a中をトンネリングして通り抜け、浮遊ゲ
ート電極17aへ注入される。このとき、第1ゲート絶
縁膜の第2の部分13bには、FN電流が流れない。そ
れは、10ボルトの電位を制御ゲート電極14に与えて
も、第1ゲート絶縁膜の第2の部分13bにはFN電流
がほとんど流れない厚さに、第2部分13bの厚さが設
定されているからである。浮遊ゲート電極17aに電子
が注入された後、制御ゲート電極14の電位を10ボル
トより低下させても、浮遊ゲート電極17aは絶縁膜に
囲まれているため、浮遊ゲート電極17aに注入された
電子は保持される。
【0157】次に、浮遊ゲート電極17a及び17bへ
電子を注入する場合を説明する。この場合、制御ゲート
電極14、ソース領域24及びドレイン領域25に、そ
れぞれ、12.5ボルト、0ボルト及び0ボルトの電位
を与える。すると、ソース領域24及びドレイン領域2
5に対する浮遊ゲート電極17a及び17bの電位が、
両方とも、FN電流発生に必要な電位レベルに上昇す
る。制御ゲート電極14に印加する電圧の立ち上がり時
間を1から2ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極17a、17b、17c及び17d
の電位は、例えば、15ボルト程度にまで上昇する。そ
の結果、図22(b)に示されるように、ソース領域2
4及びドレイン領域25にある電子が、第1ゲート絶縁
膜の第1部分13a及び第2部分13b中をトンネリン
グして通り抜け、両側の浮遊ゲート電極17a及び17
bへ注入される。浮遊ゲート電極17a及び17bに電
子が注入された後、制御ゲート電極14の電位を12.
5ボルトより低下させても、浮遊ゲート電極は絶縁膜に
囲まれているため、注入された電子は保持される。
電子を注入する場合を説明する。この場合、制御ゲート
電極14、ソース領域24及びドレイン領域25に、そ
れぞれ、12.5ボルト、0ボルト及び0ボルトの電位
を与える。すると、ソース領域24及びドレイン領域2
5に対する浮遊ゲート電極17a及び17bの電位が、
両方とも、FN電流発生に必要な電位レベルに上昇す
る。制御ゲート電極14に印加する電圧の立ち上がり時
間を1から2ナノ秒とすると、オーバーシュートによ
り、浮遊ゲート電極17a、17b、17c及び17d
の電位は、例えば、15ボルト程度にまで上昇する。そ
の結果、図22(b)に示されるように、ソース領域2
4及びドレイン領域25にある電子が、第1ゲート絶縁
膜の第1部分13a及び第2部分13b中をトンネリン
グして通り抜け、両側の浮遊ゲート電極17a及び17
bへ注入される。浮遊ゲート電極17a及び17bに電
子が注入された後、制御ゲート電極14の電位を12.
5ボルトより低下させても、浮遊ゲート電極は絶縁膜に
囲まれているため、注入された電子は保持される。
【0158】次に、制御ゲート電極14、ソース領域2
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7a、17b、17c及び17dの電位は、制御ゲート
電極14との間に容量結合によって、増加する。制御ゲ
ート電極14に印加する電圧の立ち上がり時間を1から
2ナノ秒とすると、オーバーシュートにより、浮遊ゲー
ト電極17a、17b、17c及び17dの電位は、例
えば、17.5ボルト程度にまで上昇する。その結果、
図23(a)に示されるように、ソース領域24にある
電子が、第1ゲート絶縁膜の第2部分13a中をトンネ
リングして通り抜け、第1浮遊ゲート電極17aへ注入
される。この時、同時に、ドレイン領域25の電子は、
第1ゲート絶縁膜の第2部分13a及び第4ゲート絶縁
膜中をトンネリングして通り抜け、それぞれ、第2及び
第4浮遊ゲート電極17b及び17dへ注入される。こ
のとき、第3ゲート絶縁膜には、FN電流が流れない。
それは、15ボルトの電位を制御ゲート電極14に与え
ても、第3ゲート絶縁膜ではFN電流がほとんど流れな
い厚さに、第2ゲート絶縁膜の第2部分130aの厚さ
が設定されているからである。浮遊ゲート電極17a、
17b及び17dに電子が注入された後、制御ゲート電
極14の電位を15ボルトより低下させても、浮遊ゲー
ト電極17a、17b及び17dに注入された電子は保
持される。
4(ソース電極20S)及びドレイン領域25(ドレイ
ン電極20D)に、それぞれ、15ボルト、0ボルト及
び0ボルトの電位を与える。すると、浮遊ゲート電極1
7a、17b、17c及び17dの電位は、制御ゲート
電極14との間に容量結合によって、増加する。制御ゲ
ート電極14に印加する電圧の立ち上がり時間を1から
2ナノ秒とすると、オーバーシュートにより、浮遊ゲー
ト電極17a、17b、17c及び17dの電位は、例
えば、17.5ボルト程度にまで上昇する。その結果、
図23(a)に示されるように、ソース領域24にある
電子が、第1ゲート絶縁膜の第2部分13a中をトンネ
リングして通り抜け、第1浮遊ゲート電極17aへ注入
される。この時、同時に、ドレイン領域25の電子は、
第1ゲート絶縁膜の第2部分13a及び第4ゲート絶縁
膜中をトンネリングして通り抜け、それぞれ、第2及び
第4浮遊ゲート電極17b及び17dへ注入される。こ
のとき、第3ゲート絶縁膜には、FN電流が流れない。
それは、15ボルトの電位を制御ゲート電極14に与え
ても、第3ゲート絶縁膜ではFN電流がほとんど流れな
い厚さに、第2ゲート絶縁膜の第2部分130aの厚さ
が設定されているからである。浮遊ゲート電極17a、
17b及び17dに電子が注入された後、制御ゲート電
極14の電位を15ボルトより低下させても、浮遊ゲー
ト電極17a、17b及び17dに注入された電子は保
持される。
【0159】次に、4つの浮遊ゲート電極17a、17
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a、17b、17c及び17dの電位は、例え
ば、20ボルト程度にまで上昇する。その結果、図23
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1及び第2ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極17
a、17b、17c及び17dへ注入される。浮遊ゲー
ト電極17a、17b、17c及び17dに電子が注入
された後、制御ゲート電極14の電位を20ボルトより
低下させても、注入された電子は保持される。
b、17c及び17dに電子を注入する場合を説明す
る。この場合、制御ゲート電極14、ソース領域24及
びドレイン領域25に、それぞれ、17.5ボルト、0
ボルト及び0ボルトの電位を与える。すると、ソース領
域24及びドレイン領域25に対する浮遊ゲート電極1
7a、17b、17c及び17dの電位が、すべて、F
N電流発生に必要な電位レベルに上昇する。制御ゲート
電極14に印加する電圧の立ち上がり時間を1から2ナ
ノ秒とすると、オーバーシュートにより、浮遊ゲート電
極17a、17b、17c及び17dの電位は、例え
ば、20ボルト程度にまで上昇する。その結果、図23
(b)に示されるように、ソース領域24及びドレイン
領域25にある電子が、第1及び第2ゲート絶縁膜をそ
れぞれトンネリングして通り抜け、浮遊ゲート電極17
a、17b、17c及び17dへ注入される。浮遊ゲー
ト電極17a、17b、17c及び17dに電子が注入
された後、制御ゲート電極14の電位を20ボルトより
低下させても、注入された電子は保持される。
【0160】このようにして、本実施例のメモリセルに
よれば、5値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される(図23(c))。
よれば、5値のデータを記憶することが可能となる。消
去動作は、前述の実施例における消去動作と実質的に同
じように実行される(図23(c))。
【0161】次に、図21(a)から図21(d)を参
照して、上記メモリセルを製造する方法を説明する。
照して、上記メモリセルを製造する方法を説明する。
【0162】まず、第1ゲート酸化膜の第3部分13c
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(第1ゲート絶縁膜の第3部分13c)及びそ
の上の制御ゲート電極14は、図21(a)に示される
ように、シリコン基板11のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
となる比較的厚い酸化膜(厚さ:20nm)をシリコン
基板11の上面に形成した後、その酸化膜上に多結晶シ
リコン膜をCVD法にて堆積する。フォトリソグラフィ
工程及びエッチング工程によって、この多結晶シリコン
膜を所定の配線形状にパターニングして、制御ゲート電
極14を形成する。この多結晶シリコン膜をエッチング
した後、連続して、制御ゲート電極14の下方領域以外
の領域に位置する厚い酸化膜も除去する。こうして、厚
い酸化膜(第1ゲート絶縁膜の第3部分13c)及びそ
の上の制御ゲート電極14は、図21(a)に示される
ように、シリコン基板11のうち、メモリセルトランジ
スタのチャネル領域を覆うこととなる。
【0163】次に、制御ゲート電極14をマスクとし
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
て、ヒ素イオンをシリコン基板11の表面に注入し、高
濃度不純物拡散領域(ソース領域24及びドレイン領域
25)を制御ゲート電極14に対して自己整合的に形成
する。
【0164】浮遊ゲート電極17a及び17bと制御ゲ
ート電極14とを分離する絶縁膜(厚さ:20nm)1
2を、制御ゲート電極14の側面に形成した後、シリコ
ン基板11の露出する表面上に薄い酸化膜(厚さ: 1
0nm)を形成する。この薄い酸化膜は、第1ゲート絶
縁膜の第1部分13aと、第2部分13bの一部を構成
する膜である。この後、CVD法にて、ドレイン領域2
5の上方に薄い酸化膜を選択的に堆積し、それによっ
て、第1ゲート絶縁膜の第2部分13bを形成する。
ート電極14とを分離する絶縁膜(厚さ:20nm)1
2を、制御ゲート電極14の側面に形成した後、シリコ
ン基板11の露出する表面上に薄い酸化膜(厚さ: 1
0nm)を形成する。この薄い酸化膜は、第1ゲート絶
縁膜の第1部分13aと、第2部分13bの一部を構成
する膜である。この後、CVD法にて、ドレイン領域2
5の上方に薄い酸化膜を選択的に堆積し、それによっ
て、第1ゲート絶縁膜の第2部分13bを形成する。
【0165】次に、厚い酸化膜55a、55bを第1ゲ
ート絶縁膜の第1部分13a及び第2部分13bを覆う
ようにして基板11上に形成する。この厚い酸化膜55
a、55bは、第3及び第4浮遊ゲート電極17c及び
17dと、基板11とを絶縁分離するものである。
ート絶縁膜の第1部分13a及び第2部分13bを覆う
ようにして基板11上に形成する。この厚い酸化膜55
a、55bは、第3及び第4浮遊ゲート電極17c及び
17dと、基板11とを絶縁分離するものである。
【0166】この後、CVD法にて、上記厚い酸化膜5
5a、55bを覆うように多結晶シリコン膜をシリコン
基板11上に堆積する。次に、異方性の高いエッチング
技術によって、マスクを用いずに、この多結晶シリコン
膜をその上面からエッチングすることにより、制御ゲー
ト電極14の側方部以外の領域に位置する多結晶シリコ
ン膜を除去し、それによって、サイドウォール型の浮遊
ゲート電極17c及び17dを制御ゲート電極14の側
方に形成する(図21(b))。
5a、55bを覆うように多結晶シリコン膜をシリコン
基板11上に堆積する。次に、異方性の高いエッチング
技術によって、マスクを用いずに、この多結晶シリコン
膜をその上面からエッチングすることにより、制御ゲー
ト電極14の側方部以外の領域に位置する多結晶シリコ
ン膜を除去し、それによって、サイドウォール型の浮遊
ゲート電極17c及び17dを制御ゲート電極14の側
方に形成する(図21(b))。
【0167】次に、CVD法にて、浮遊ゲート電極17
a及び17b上に、それぞれ、第3及び第4ゲート絶縁
膜135a、135bを形成する。この実施例では、第
3ゲート絶縁膜135aを、第4ゲート絶縁膜135b
よりも厚く形成する。
a及び17b上に、それぞれ、第3及び第4ゲート絶縁
膜135a、135bを形成する。この実施例では、第
3ゲート絶縁膜135aを、第4ゲート絶縁膜135b
よりも厚く形成する。
【0168】さらに、CVD法にて、多結晶シリコン膜
を第3及び第4ゲート絶縁膜135a、135bを覆う
ように基板11上に堆積する。このあと、異方性の高い
エッチング技術によって、マスクを用いずに、この多結
晶シリコン膜をその上面からエッチングすることによ
り、制御ゲート電極14の側方部以外の領域に位置する
多結晶シリコン膜を除去し、それによって、サイドウォ
ール型の第1及び第2浮遊ゲート電極17a及び17b
を制御ゲート電極14の側方に形成する(図21
(c))。
を第3及び第4ゲート絶縁膜135a、135bを覆う
ように基板11上に堆積する。このあと、異方性の高い
エッチング技術によって、マスクを用いずに、この多結
晶シリコン膜をその上面からエッチングすることによ
り、制御ゲート電極14の側方部以外の領域に位置する
多結晶シリコン膜を除去し、それによって、サイドウォ
ール型の第1及び第2浮遊ゲート電極17a及び17b
を制御ゲート電極14の側方に形成する(図21
(c))。
【0169】この後、通常の技術を用いて、層間絶縁膜
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
21(d)に示される構造が得られる。
18の堆積、コンタクトホールの形成、ソース電極20
S及びドレイン電極20Dの形成等の工程を行って、図
21(d)に示される構造が得られる。
【0170】
【発明の効果】本発明によれば、ソース領域及びドレイ
ン領域の上方に設けられた浮遊ゲート電極が、制御ゲー
ト電極に容量結合され、制御ゲート電極に印加する電圧
を調整することにより、所望の浮遊ゲート電極にソース
領域及び/またはドレイン領域から電荷が注入される。
その結果、ソース領域及び/またはドレイン領域の拡散
層抵抗が、その上方に位置する浮遊ゲート電極の蓄積す
る電荷の量に応じて、変化し、データ読み出し時におい
て、ドレイン電流の大小を検出すれば、ソース領域また
はドレイン領域の抵抗の変化を検知することができる。
ン領域の上方に設けられた浮遊ゲート電極が、制御ゲー
ト電極に容量結合され、制御ゲート電極に印加する電圧
を調整することにより、所望の浮遊ゲート電極にソース
領域及び/またはドレイン領域から電荷が注入される。
その結果、ソース領域及び/またはドレイン領域の拡散
層抵抗が、その上方に位置する浮遊ゲート電極の蓄積す
る電荷の量に応じて、変化し、データ読み出し時におい
て、ドレイン電流の大小を検出すれば、ソース領域また
はドレイン領域の抵抗の変化を検知することができる。
【0171】このように、本発明によれば、単独で多値
データを記憶することのできる側壁蓄積型不揮発性メモ
リセルが提供される。また、制御ゲート電極下のゲート
絶縁膜中にホットエレクトロンが注入されにくいので、
データの読みだしについて高い信頼性が実現される。
データを記憶することのできる側壁蓄積型不揮発性メモ
リセルが提供される。また、制御ゲート電極下のゲート
絶縁膜中にホットエレクトロンが注入されにくいので、
データの読みだしについて高い信頼性が実現される。
【図1】(a)から(c)は、本発明による不揮発性メ
モリセルを製造する工程を示す断面図
モリセルを製造する工程を示す断面図
【図2】(a)から(c)は、メモリセルの動作を説明
するための図
するための図
【図3】図1(c)に示されるメモリセルにおけるドレ
イン電流(ID)とドレイン電圧(VD)との関係を示す
特性図
イン電流(ID)とドレイン電圧(VD)との関係を示す
特性図
【図4】(a)から(c)は、本発明による他の不揮発
性メモリセルを製造する工程を示す断面図
性メモリセルを製造する工程を示す断面図
【図5】図4(c)に示されるメモリセルの動作を説明
するための図
するための図
【図6】図4(c)に示されるメモリセルの浮遊ゲート
電極が蓄積する電荷の量(Q(c))と、制御ゲート電
極に印加する電圧(VCG)との関係を示す特性図
電極が蓄積する電荷の量(Q(c))と、制御ゲート電
極に印加する電圧(VCG)との関係を示す特性図
【図7】図4(c)に示されるメモリセルにおけるドレ
イン電流(ID)とドレイン電圧(VD)との関係を示す
特性図
イン電流(ID)とドレイン電圧(VD)との関係を示す
特性図
【図8】従来の側壁蓄積型不揮発性メモリセル例を示す
断面図
断面図
【図9】(a)及び(b)は、図1の不揮発性メモリセ
ルの改良例を示す断面図
ルの改良例を示す断面図
【図10】本発明による更に他の不揮発性メモリセルを
示す断面図
示す断面図
【図11】(a)から(d)は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図12】(a)及び(b)は、図11(d)に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図13】本発明による他の不揮発性メモリセルを示す
断面図
断面図
【図14】(a)及び(b)は、図13に示されるメモ
リセルの動作を説明するための図
リセルの動作を説明するための図
【図15】(a)から(c)は、図13に示されるメモ
リセルの動作を説明するための図
リセルの動作を説明するための図
【図16】図13に示されるメモリセルの浮遊ゲート電
極が蓄積する電荷の量(Q(c))と、制御ゲート電極
に印加する電圧(VCG)との関係を示す特性図
極が蓄積する電荷の量(Q(c))と、制御ゲート電極
に印加する電圧(VCG)との関係を示す特性図
【図17】図13に示されるメモリセルにおけるドレイ
ン電流(ID)とドレイン電圧(VD)との関係を示す特
性図
ン電流(ID)とドレイン電圧(VD)との関係を示す特
性図
【図18】(a)から(d)は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図19】(a)及び(b)は、図18(d)に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図20】(a)から(c)は、図18(d)に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図21】(a)から(d)は、本発明による他の不揮
発性メモリセルを製造する工程を示す断面図
発性メモリセルを製造する工程を示す断面図
【図22】(a)及び(b)は、図21(d)に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
【図23】(a)から(c)は、図21(d)に示され
るメモリセルの動作を説明するための図
るメモリセルの動作を説明するための図
11 p型シリコン基板 12 ゲート絶縁膜の第3部分 13a ゲート絶縁膜の第1部分 13b ゲート絶縁膜の第2部分 14 制御ゲート電極 17a 第1浮遊ゲート電極 17b 第2浮遊ゲート電極 18 層間絶縁膜 20S ソース電極 20D ドレイン電極 24 n型ソース領域 25 n型ドレイン領域 31 寄生抵抗
Claims (20)
- 【請求項1】 上面領域を有する第1導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している一対の第2導電型不純物拡散領域
と、 該半導体層の該上面領域に設けられ、該一対の不純物拡
散領域の間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該一対の不純物拡散領域の少なくとも一部
を覆う薄部、及び該チャネル領域を覆う厚部を有するゲ
ート絶縁膜と、 該ゲート絶縁膜の該薄部上に設けられた浮遊ゲート電極
と、 該ゲート絶縁膜の該厚部上に設けられ、該浮遊ゲート電
極から電気的に絶縁された制御ゲート電極と、 該制御ゲート電極と該浮遊ゲート電極との間に設けら
れ、該制御ゲート電極と該浮遊ゲート電極とを容量結合
する絶縁膜と、 を備えた不揮発性メモリセルであって、 データの書き込み時においては、該制御ゲート電極に印
加される電圧に応じて、該不純物拡散領域にある電荷の
一部が、該ゲート絶縁膜の該薄部を通して、該浮遊ゲー
ト電極へ注入され、それによって、該不純物拡散領域の
電気抵抗を変化させることのできる、不揮発性メモリセ
ル。 - 【請求項2】 上面領域を有する第1導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第2導電型ソース領域及び第2導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第1
部分、該ドレイン領域の少なくとも一部を覆う第2部
分、及び該チャネル領域を覆う第3部分を有する第1ゲ
ート絶縁膜と、 該第1ゲート絶縁膜の該第1部分上に設けられた第1浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第2部分上に設けられた第2浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第3部分上に設けられ、該第1
及び第2浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該制御ゲート電極と該第1浮遊ゲート電極との間に設け
られ、該制御ゲート電極と該第1浮遊ゲート電極とを容
量結合する第1絶縁膜と、 該制御ゲート電極と該第2浮遊ゲート電極との間に設け
られ、該制御ゲート電極と該第2浮遊ゲート電極とを容
量結合する第2絶縁膜と、 を備えた不揮発性メモリセルであって、 該第1絶縁膜による容量結合の程度は、該第2絶縁膜に
よる容量結合の程度とは異なっており、 データの書き込み時においては、該制御ゲート電極に印
加される電圧に応じて、該ソース領域及び/又は該ドレ
イン領域にある電荷の一部が、該1絶縁膜の該第1部分
及び/又は該第2部分を通して、該第1浮遊ゲート電極
及び/又は該第2浮遊ゲート電極へ注入される、不揮発
性メモリセル。 - 【請求項3】 前記第1絶縁膜の厚さは、前記第2絶縁
膜の厚さと異なる、請求項2に記載の不揮発性メモリセ
ル。 - 【請求項4】 前記第1絶縁膜の誘電率は、前記第2絶
縁膜の誘電率と異なる、請求項2に記載の不揮発性メモ
リセル。 - 【請求項5】 前記第1及び第2浮遊ゲート電極を覆う
ように設けられた第2ゲート絶縁膜であって、該第1浮
遊ゲート電極を覆う第1部分、及び該第2浮遊ゲート電
極を覆う第2部分を有する第2ゲート絶縁膜と、 該第2ゲート絶縁膜の該第1部分上に設けられた第3の
浮遊ゲート電極と、 該第2ゲート絶縁膜の該第2部分上に設けられた第4の
浮遊ゲート電極と、 を備え、 該第3及び第4の浮遊ゲート電極は、該制御ゲート電極
に容量結合しており、 前記データの書き込み時においては、該制御ゲート電極
に印加された電圧に応じて、前記ソース領域及び/又は
前記ドレイン領域にある電荷の一部が、前記1ゲート絶
縁膜の前記第1部分及び/又は前記第2部分を通して、
該第1浮遊ゲート電極及び/又は該第2浮遊ゲート電極
へ注入され、また、該2ゲート絶縁膜の該第1部分及び
/又は該第2部分を通して、該第3浮遊ゲート電極及び
/又は該第4浮遊ゲート電極へ注入される、請求項1に
記載の不揮発性メモリセル。 - 【請求項6】 上面領域を有する第1導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第2導電型ソース領域及び第2導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の少なくとも一部を覆う第1
部分、該ドレイン領域の少なくとも一部を覆う第2部
分、及び該チャネル領域を覆う第3部分を有する第1ゲ
ート絶縁膜と、 該第1ゲート絶縁膜の該第1部分上に設けられた第1浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第2部分上に設けられた第2浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第3部分上に設けられ、該第1
及び第2浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該第1及び第2浮遊ゲート電極を覆うように設けられた
第2ゲート絶縁膜であって、該第1浮遊ゲート電極を覆
う第1部分、及び該第2浮遊ゲート電極を覆う第2部分
を有する第2ゲート絶縁膜と、 該第2ゲート絶縁膜の該第1部分上に設けられた第3浮
遊ゲート電極と、 該第2ゲート絶縁膜の該第2部分上に設けられた第4浮
遊ゲート電極と、 を備え、 該第1、第2、第3及び第4の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び/又は該ドレ
イン領域にある電荷の一部が、該1ゲート絶縁膜の該第
1部分及び/又は該第2部分を通して、該第1浮遊ゲー
ト電極及び/又は該第2浮遊ゲート電極へ注入され、ま
た、該2ゲート絶縁膜の該第1部分及び/又は該第2部
分を通して、該第3浮遊ゲート電極及び/又は該第4浮
遊ゲート電極へ注入される、不揮発性メモリセル。 - 【請求項7】 前記第1ゲート絶縁膜の前記第1部分の
厚さと前記第2部分の厚さとが等しい請求項6に記載の
不揮発性メモリセル。 - 【請求項8】 前記第2ゲート絶縁膜の前記第1部分の
厚さと前記第2部分の厚さとが等しい請求項6に記載の
不揮発性メモリセル。 - 【請求項9】 前記第1ゲート絶縁膜の前記第1部分の
厚さよりも前記第2部分の厚さが厚い請求項6に記載の
不揮発性メモリセル。 - 【請求項10】 前記第2ゲート絶縁膜の前記第2部分
の厚さよりも前記第1部分の厚さが厚い請求項9に記載
の不揮発性メモリセル。 - 【請求項11】 前記制御ゲート電極が前記チャネル領
域を完全に覆っている請求項7に記載の不揮発性メモリ
セル。 - 【請求項12】 前記制御ゲート電極が前記チャネル領
域の一部を覆っており、前記第1及び第2浮遊ゲート電
極の少なくとも一方が該チャネル領域の他の一部を覆っ
ている請求項7に記載の不揮発性メモリセル。 - 【請求項13】 上面領域を有する第1導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第2導電型ソース領域及び第2導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、 該半導体層の該上面領域上に設けられた第2ゲート絶縁
膜であって、該ソース領域の他の一部を覆う第1部分、
及び該ドレイン領域の他の一部を覆う第2部分を有する
第2ゲート絶縁膜と、 該第1ゲート絶縁膜の該第1部分上に設けられた第1浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第2部分上に設けられた第2浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第3部分上に設けられ、該第1
及び第2浮遊ゲート電極から電気的に絶縁された制御ゲ
ート電極と、 該第2ゲート絶縁膜の該第1部分上に設けられた第3浮
遊ゲート電極と、 該第2ゲート絶縁膜の該第2部分上に設けられた第4浮
遊ゲート電極と、 を備え、 該第1、第2、第3及び第4の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び/又は該ドレ
イン領域にある電荷の一部が、該1ゲート絶縁膜の該第
1部分及び/又は該第2部分を通して、該第1浮遊ゲー
ト電極及び/又は該第2浮遊ゲート電極へ注入され、ま
た、該2ゲート絶縁膜の該第1部分及び/又は該第2部
分を通して、該第3浮遊ゲート電極及び/又は該第4浮
遊ゲート電極へ注入される、不揮発性メモリセル。 - 【請求項14】 前記第1ゲート絶縁膜の前記第1部分
の厚さと前記第2部分の厚さとが等しい請求項13に記
載の不揮発性メモリセル。 - 【請求項15】 前記第2ゲート絶縁膜の前記第1部分
の厚さと前記第2部分の厚さとが等しい請求項13に記
載の不揮発性メモリセル。 - 【請求項16】 前記第1ゲート絶縁膜の前記第1部分
の厚さよりも前記第2部分の厚さが厚い請求項13に記
載の不揮発性メモリセル。 - 【請求項17】 前記第2ゲート絶縁膜の前記第2部分
の厚さよりも前記第1部分の厚さが厚い請求項16に記
載の不揮発性メモリセル。 - 【請求項18】 前記制御ゲート電極が前記チャネル領
域を完全に覆っている請求項13に記載の不揮発性メモ
リセル。 - 【請求項19】 前記制御ゲート電極が前記チャネル領
域の一部を覆っており、前記第1及び第2浮遊ゲート電
極の少なくとも一方が該チャネル領域の他の一部を覆っ
ている請求項13に記載の不揮発性メモリセル。 - 【請求項20】 上面領域を有する第1導電型半導体層
と、 該半導体層の該上面領域に設けられ、ある距離を隔てて
相互に対向している第2導電型ソース領域及び第2導電
型ドレイン領域と、 該半導体層の該上面領域に設けられ、該ソース領域と該
ドレイン領域との間に位置するチャネル領域と、 該半導体層の該上面領域上に設けられた第1ゲート絶縁
膜であって、該ソース領域の一部を覆う第1部分、該ド
レイン領域の一部を覆う第2部分、及び該チャネル領域
を覆う第3部分を有する第1ゲート絶縁膜と、 該半導体層の該上面領域上に設けられた絶縁膜であっ
て、該ソース領域の他の一部を覆う第1部分、及び該ド
レイン領域の他の一部を覆う第2部分を有する絶縁膜
と、 該第1ゲート絶縁膜の該第1部分上に設けられた第1浮
遊ゲート電極と、 該第1ゲート絶縁膜の該第2部分上に設けられた第2浮
遊ゲート電極と、 該絶縁膜の該第1部分上に設けられた第3浮遊ゲート電
極と、 該絶縁膜の該第2部分上に設けられた第4浮遊ゲート電
極と、 該第1浮遊ゲート電極と該第3浮遊ゲート電極との間に
設けられた第3ゲート絶縁膜と、 該第2浮遊ゲート電極と該第4浮遊ゲート電極との間に
設けられた第4ゲート絶縁膜と、を備えており、 該第1、第2、第3及び第4の浮遊ゲート電極は、該制
御ゲート電極に容量結合しており、 データの書き込み時においては、該制御ゲート電極に印
加された電圧に応じて、該ソース領域及び/又は該ドレ
イン領域にある電荷の一部が、該1ゲート絶縁膜の該第
1部分及び/又は該第2部分を通して、該第1浮遊ゲー
ト電極及び/又は該第2浮遊ゲート電極へ注入され、ま
た、該3ゲート絶縁及び/又は該第4ゲート絶縁膜を通
して、該第3浮遊ゲート電極及び/又は該第4浮遊ゲー
ト電極へ注入される、不揮発性メモリセル。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06080519A JP3136895B2 (ja) | 1993-08-19 | 1994-04-19 | 不揮発性メモリセル |
US08/245,253 US5424979A (en) | 1992-10-02 | 1994-05-17 | Non-volatile memory cell |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20500893 | 1993-08-19 | ||
JP5-205008 | 1993-08-19 | ||
JP06080519A JP3136895B2 (ja) | 1993-08-19 | 1994-04-19 | 不揮発性メモリセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07111292A true JPH07111292A (ja) | 1995-04-25 |
JP3136895B2 JP3136895B2 (ja) | 2001-02-19 |
Family
ID=26421517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06080519A Expired - Fee Related JP3136895B2 (ja) | 1992-10-02 | 1994-04-19 | 不揮発性メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3136895B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにicカード |
JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
-
1994
- 1994-04-19 JP JP06080519A patent/JP3136895B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにicカード |
JP2005294565A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3136895B2 (ja) | 2001-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5424979A (en) | Non-volatile memory cell | |
US7480185B2 (en) | Ballistic injection NROM flash memory | |
KR940006094B1 (ko) | 불휘발성 반도체 기억장치 및 그 제조방법 | |
US7157773B2 (en) | Nonvolatile semiconductor memory device | |
US5838041A (en) | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region | |
US20020149061A1 (en) | Nonvolatile memory cell, operating method of the same and nonvolatile memory array | |
US5477068A (en) | Nonvolatile semiconductor memory device | |
JPH0997849A (ja) | 半導体装置 | |
JP4191975B2 (ja) | トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法 | |
JP3630491B2 (ja) | 半導体装置 | |
JP2807304B2 (ja) | 不揮発性半導体装置 | |
US5999453A (en) | Nonvolatile semiconductor memory | |
US5461249A (en) | Nonvolatile semiconductor memory device and manufacturing method therefor | |
JP2005515638A (ja) | 不揮発性2トランジスタ半導体メモリーセル、および、その製造方法 | |
JP2743571B2 (ja) | 半導体不揮発性記憶装置 | |
JPH07226449A (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法 | |
EP0590319B1 (en) | A non-volatile memory cell | |
JP2007142468A (ja) | 半導体装置 | |
US6657251B1 (en) | Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same | |
US5252846A (en) | Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic | |
JP3136895B2 (ja) | 不揮発性メモリセル | |
JPH04208573A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH11238815A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2598523B2 (ja) | 不揮発性の半導体記憶装置及びその製造方法 | |
JP3090738B2 (ja) | 不揮発性半導体記憶素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |