JPH07107978B2 - C-MOS circuit - Google Patents
C-MOS circuitInfo
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- JPH07107978B2 JPH07107978B2 JP60249699A JP24969985A JPH07107978B2 JP H07107978 B2 JPH07107978 B2 JP H07107978B2 JP 60249699 A JP60249699 A JP 60249699A JP 24969985 A JP24969985 A JP 24969985A JP H07107978 B2 JPH07107978 B2 JP H07107978B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｃ−MOS（Complementary-Metal Oxide Sem
iconductor）回路に係り、特に、その出力バッファを構
成するｐチャネルエンハンスメントトランジスタとｎチ
ャネルエンハンスメントトランジスタの同時導通による
貫通電流の防止に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a C-MOS (Complementary-Metal Oxide Sem).
(iconductor) circuit, and more particularly, to prevention of shoot-through current due to simultaneous conduction of a p-channel enhancement transistor and an n-channel enhancement transistor that form an output buffer thereof.
Ｃ−MOS回路の出力バッファは、第３図に示すように、
Ｐチャネルエンハンスメントトランジスタ２とｎチャネ
ルエンハンスメントトランジスタ４とをそれぞれのドレ
イン側を共通にして直列に接続するとともに、共通に接
続したゲートに対して入力端子６からゲート信号を加
え、各トランジスタ２、４を選択的に導通、遮断状態に
し、ドレインに設けられた出力端子８から出力信号を取
り出すものである。The output buffer of the C-MOS circuit, as shown in FIG.
The P-channel enhancement transistor 2 and the n-channel enhancement transistor 4 are connected in series with their drain sides being common, and a gate signal is applied from the input terminal 6 to the commonly connected gates to connect the transistors 2 and 4 to each other. The output signal is taken out from the output terminal 8 provided on the drain by selectively turning on and off.
ところで、このＣ−MOS回路では、各トランジスタ２、
４のゲートに共通のゲート信号（入力信号）が与えられ
ると、トランジスタ２、４が同時に導通する領域が存在
しており、同時導通の領域では、電源端子10から接地側
に非常に大きい貫通電流が流れる。By the way, in this C-MOS circuit, each transistor 2,
When a common gate signal (input signal) is applied to the gate of the transistor 4, there is a region where the transistors 2 and 4 simultaneously conduct, and in the region of simultaneous conduction, a very large through current from the power supply terminal 10 to the ground side. Flows.
そこで、この発明は、Ｃ−MOS回路において、貫通電流
を防止し、不要な電力消費を低減することを目的とす
る。Therefore, it is an object of the present invention to prevent shoot-through current and reduce unnecessary power consumption in a C-MOS circuit.
この発明のＣ−MOS回路は、第１図に例示するように、
第１のトランジスタ（ｐチャネルエンハンスメントトラ
ンジスタ２）および第２のトランジスタ（ｎチャネルエ
ンハンスメントトランジスタ４）を直列に接続し、これ
ら第１および第２のトランジスタをゲートに加える入力
信号によって各トランジスタの動作を選択的に切り換え
て出力信号を取り出すＣ−MOS回路において、前記第１
および第２のトランジスタのゲートに加えるべき前記入
力信号を反転する第１のインバータ（120）と、この第
１のインバータの出力を反転する第２のインバータ（12
2）と、この第２のインバータの出力側に設置され、ｐ
チャネルトランジスタおよびｎチャネルトランジスタか
らなり、前記ｐチャネルトランジスタのゲートには前記
第２のインバータの出力を第３のインバータ（132）で
反転して加えられ、また、前記ｎチャネルトランジスタ
のゲートには前記第１のインバータの出力が加えられ、
前記第２のインバータの出力を導通状態にある前記ｐチ
ャネルトランジスタ又は前記ｎチャネルトランジスタに
より取り出す第１のトランジスタ対（トランジスタ12
6、128）と、この第１のトランジスタ対を通過した前記
出力を前記第１のトランジスタのゲートに反転して加え
る第４のインバータ（130）と、前記第１のインバータ
の出力を反転する第５のインバータ（124）と、この第
５のインバータの出力側に設置され、ｐチャネルトラン
ジスタおよびｎチャネルトランジスタからなり、前記ｎ
チャネルトランジスタのゲートには前記第５のインバー
タの出力を第６のインバータ（142）で反転して加えら
れ、また、前記ｐチャネルトランジスタのゲートには前
記第１のインバータの出力が加えられ、前記第５のイン
バータの出力を導通状態にある前記ｐチャネルトランジ
スタ又は前記ｎチャネルトランジスタにより取り出す第
２のトランジスタ対（トランジスタ136、138）と、この
第２のトランジスタ対を通過した前記出力を前記第２の
トランジスタのゲートに反転して加える第７のインバー
タ（140）とを備えて、前記第１および第２のトランジ
スタのゲートに対して、前記入力信号の立上りまたは立
下りに応じて第１または第２のトランジスタの遮断領域
への突入を優先させる立下りまたは立上りの時期が僅か
に異なるゲート信号を与えることにより、前記第１およ
び第２のトランジスタ間の貫通電流を防止したことを特
徴とする。The C-MOS circuit of the present invention, as illustrated in FIG.
A first transistor (p-channel enhancement transistor 2) and a second transistor (n-channel enhancement transistor 4) are connected in series, and the operation of each transistor is selected by an input signal that gates the first and second transistors. In the C-MOS circuit for selectively switching the output signal to extract the output signal,
And a first inverter (120) that inverts the input signal to be applied to the gate of the second transistor, and a second inverter (12) that inverts the output of the first inverter.
2) and installed on the output side of this second inverter, p
It is composed of a channel transistor and an n-channel transistor, and the output of the second inverter is inverted by a third inverter (132) and added to the gate of the p-channel transistor. The output of the first inverter is added,
A first transistor pair (transistor 12) that takes out the output of the second inverter by the p-channel transistor or the n-channel transistor in the conductive state.
6, 128), a fourth inverter (130) that inverts and applies the output that has passed through the first transistor pair to the gate of the first transistor, and a fourth inverter that inverts the output of the first inverter. 5 inverters (124) and a p-channel transistor and an n-channel transistor installed on the output side of the fifth inverter,
The output of the fifth inverter is inverted by a sixth inverter (142) and applied to the gate of the channel transistor, and the output of the first inverter is applied to the gate of the p-channel transistor. A second transistor pair (transistors 136 and 138) for extracting the output of the fifth inverter by the p-channel transistor or the n-channel transistor in the conductive state, and the output that has passed through the second transistor pair are output to the second transistor pair. A seventh inverter (140) which is inverted and added to the gate of the first transistor, and the first or second inverter is provided to the gates of the first and second transistors according to the rising or falling of the input signal. A gate signal with a slightly different falling or rising time is given to prioritize the entry of the second transistor into the cutoff region. By Rukoto, characterized in that to prevent through current between the first and second transistors.
しがって、この発明のＣ−MOS回路では、第１および第
２のトランジスタのゲートに加えられるべき入力信号の
立上り、立下りに応じて立下り、立上りの時期が僅かに
異なった２つのゲート信号を発生させ、しかも、各ゲー
ト信号の立上り、立下りを各トランジスタの動作切換え
上、常に遮断領域への突入を導通領域への突入より優先
させるように設定し、各ゲート信号を各トランジスタの
ゲートに加えているので、一方のトランジスタが導通状
態になるとき必ず他方のトランジスタは遮断領域にある
ため、各トランジスタの同時導通による貫通電流が防止
される。Therefore, in the C-MOS circuit of the present invention, there are two rising and falling timings of the input signal to be applied to the gates of the first and second transistors, and the rising and falling edges thereof are slightly different. The gate signal is generated, and the rise and fall of each gate signal is set so that the inrush to the cutoff region is always prioritized over the inrush to the conduction region in order to switch the operation of each transistor. Since one of the transistors is in the conductive state, the other transistor is always in the cutoff region, so that a through current due to simultaneous conduction of the transistors is prevented.
以下、この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は、この発明のＣ−MOS回路の実施例を示す。FIG. 1 shows an embodiment of the C-MOS circuit of the present invention.
このＣ−MOS回路は、その出力バッファとして構成され
たものであり、第１のトランジスタとして設置されたｐ
チャネルエンハンスメントトランジスタ２および第２の
トランジスタとして設置されたｎチャネルエンハンスメ
ントトランジスタ４の部分は第３図に示した出力バッフ
ァと同様である。This C-MOS circuit is configured as its output buffer, and is a p-channel transistor provided as a first transistor.
Portions of the channel enhancement transistor 2 and the n-channel enhancement transistor 4 provided as the second transistor are similar to those of the output buffer shown in FIG.
そして、このＣ−MOS回路は、各トランジスタ２、４の
ゲートに対し、入力端子６に加えられた入力信号の立上
りまたは立下りに応じて各トランジスタ２、４の遮断領
域への突入を優先させる立下りまたは立上りの時期が僅
かに異なるゲート信号を与え、トランジスタ２、４間の
貫通電流を防止するための貫通電流防止回路12を各トラ
ンジスタ２、４のゲート回路として設置したものであ
る。The C-MOS circuit prioritizes the gates of the transistors 2 and 4 into the cutoff regions of the transistors 2 and 4 in accordance with the rising or falling of the input signal applied to the input terminal 6. A through-current preventing circuit 12 is provided as a gate circuit for each of the transistors 2 and 4 for applying a gate signal having a slightly different falling or rising timing to prevent a through-current between the transistors 2 and 4.
この貫通電流防止回路12において、入力端子６に加えら
れた入力信号は、第１のインバータ120で反転された
後、第２のインバータ122、第５のインバータ124に加え
られて反転される。インバータ122で得られた反転信号
は、第１のトランジスタ対を成すｐチャネルエンハンス
メントトランジスタ126およびｎチャネルエンハンスメ
ントトランジスタ128を経て第４のインバータ130で反転
された後、トランジスタ２のゲートに加えられる。この
場合、インバータ120で得られる反転信号は、トランジ
スタ128のゲートに加えられ、また、インバータ122で得
られる反転信号は、第３のインバータとして遅延用イン
バータ132で反転された後、トランジスタ126のゲートに
加えられる。In the shoot-through current prevention circuit 12, the input signal applied to the input terminal 6 is inverted by the first inverter 120 and then applied to the second inverter 122 and the fifth inverter 124 to be inverted. The inverted signal obtained by the inverter 122 is inverted by the fourth inverter 130 via the p-channel enhancement transistor 126 and the n-channel enhancement transistor 128 forming the first transistor pair, and then applied to the gate of the transistor 2. In this case, the inverted signal obtained by the inverter 120 is added to the gate of the transistor 128, and the inverted signal obtained by the inverter 122 is inverted by the delaying inverter 132 as the third inverter, and then the gate of the transistor 126 is obtained. Added to.
また、インバータ124で得られた反転信号は、第２のト
ランジスタ対を成すｐチャネルエンハンスメントトラン
ジスタ136およびｎチャネルエンハンスメントトランジ
スタ138を経て第７のインバータ140で反転された後、ト
ランジスタ４のゲートに加えられる。この場合、インバ
ータ120で得られる反転信号は、トランジスタ136のゲー
トに加えられ、また、インバータ124で得られる反転信
号は、第６のインバータとして遅延用インバータ142で
反転された後、トランジスタ138のゲートに加えられ
る。The inverted signal obtained by the inverter 124 is applied to the gate of the transistor 4 after being inverted by the seventh inverter 140 via the p-channel enhancement transistor 136 and the n-channel enhancement transistor 138 which form the second transistor pair. . In this case, the inverted signal obtained by the inverter 120 is added to the gate of the transistor 136, and the inverted signal obtained by the inverter 124 is inverted by the delaying inverter 142 as the sixth inverter, and then the gate of the transistor 138 is obtained. Added to.
このように構成された貫通電流防止回路12において、た
とえば、インバータ120、122、124、130、132、140、14
2のスレシュホールド電圧VTHを電圧VDD/2に設定し、ト
ランジスタ２、126、136のスレシュホールド電圧VTHを
−１（Ｖ）、トランジスタ４、128、138のスレシュホー
ルド電圧VTHを１（Ｖ）に設定するものとある。In the through current prevention circuit 12 configured in this way, for example, the inverters 120, 122, 124, 130, 132, 140, 14
Set 2 of-threshold voltage V TH to the voltage V DD / 2, -1 and-threshold voltage V TH of the transistor 2,126,136 (V), a-threshold voltage V TH of the transistor 4,128,138 1 Some are set to (V).
このような回路条件において、入力端子６に対し、第２
図のＡに示す入力信号が加えられると、その立上り、立
下りがスレシュホールド電圧VTHとの交叉に応じて、イ
ンバータ120は、第２図のＢに示す反転信号を発生す
る。このインバータ120が発生した反転信号は、各イン
バータ122、124で同時に反転され、各インバータ122、1
24は第２図のＣに示す反転信号を発生する。Under such a circuit condition, the second
When the input signal shown in A of the drawing is applied, the inverter 120 generates the inverted signal shown in B of FIG. 2 in response to the rising and falling of the input signal and the threshold voltage V TH . The inverted signal generated by the inverter 120 is simultaneously inverted by the inverters 122 and 124, and the inverters 122 and 1
24 produces the inverted signal shown at C in FIG.
各インバータ122、124が発生した反転信号は、遅延用イ
ンバータ132、142でそれぞれ反転されると同時に所定の
遅延が施され、各遅延用インバータ132、142は、第２図
のＤに示すような一定の遅延を付加した反転信号を発生
する。The inverted signals generated by the respective inverters 122, 124 are respectively inverted by the delaying inverters 132, 142 and at the same time given a predetermined delay, and the respective delaying inverters 132, 142 are as shown by D in FIG. An inverted signal with a fixed delay is generated.
トランジスタ136は、そのゲートに加えられる第２図の
Ｂに示す反転信号の立下りに同期して導通状態となる
が、トランジスタ138は、そのゲートに加えられる第２
図のＤに示す反転信号の立上りが１（Ｖ）に移行した時
点で導通状態となるので、インバータ140の入力側に
は、第２図のＥに示す信号が生ずる。Transistor 136 becomes conductive in synchronization with the fall of the inverted signal shown in FIG. 2B applied to its gate, while transistor 138 is turned on by its second gate applied to its gate.
Since the conductive state is established when the rising edge of the inverted signal shown in D of the figure shifts to 1 (V), the signal shown in E of FIG. 2 is generated at the input side of the inverter 140.
また、トランジスタ126は、そのゲートに加えられる第
２図のＤに示す反転信号の立下りが電圧VDDから１
（Ｖ）だけ低い電圧に移行した時点で導通状態となり、
また、トランジスタ128は、そのゲートに加えられる第
２図のＢに示す反転信号の立上りに同期して導通状態と
なるので、インバータ130の入力側には、第２図のＦに
示す信号が発生する。Further, the transistor 126, the falling edge of the inversion signal shown in D of FIG. 2 applied to its gate from the voltage V DD 1
When it shifts to a voltage lower by (V), it becomes conductive,
Further, since the transistor 128 is turned on in synchronization with the rising edge of the inverted signal shown in B of FIG. 2 applied to its gate, the signal shown in F of FIG. 2 is generated at the input side of the inverter 130. To do.
そして、トランジスタ136、138を介して得られた信号は
インバータ140で反転され、インバータ140は第２図のＧ
に示す反転信号を発生し、この反転信号がゲート信号と
してトランジスタ４に加えられる。また、トランジスタ
126、128を介して得られた信号はインバータ130で反転
され、インバータ130は第２図のＨに示す反転信号を発
生し、この反転信号がゲート信号としてトランジスタ２
に加えられる。Then, the signal obtained through the transistors 136 and 138 is inverted by the inverter 140, and the inverter 140 inverts the signal G in FIG.
The inverted signal shown in is generated, and this inverted signal is applied to the transistor 4 as a gate signal. Also transistors
The signal obtained through 126 and 128 is inverted by the inverter 130, and the inverter 130 generates the inverted signal indicated by H in FIG. 2, and this inverted signal serves as the gate signal of the transistor 2
Added to.
この場合、各トランジスタ２、４のゲートに加えられる
第２図のＧ、Ｈの信号の比較から明らかなように、その
立上り、立下り時期が僅かな時間ｔだけ異なっていると
ともに、その立上り、立下りが各トランジスタ２、４の
導通領域および遮断領域間の選択的な切換えにおいて遮
断領域が導通領域に優先して生ずるように設定されてい
る。In this case, as is clear from the comparison of the G and H signals of FIG. 2 applied to the gates of the respective transistors 2 and 4, their rise and fall timings differ by a slight time t and their rise, The falling edge is set so that the blocking region takes precedence over the conducting region in the selective switching between the conducting region and the blocking region of each transistor 2, 4.
したがって、各トランジスタ２、４は、第２図のＧ、Ｈ
に示すゲート信号によって導通領域から遮断領域または
遮断領域から導通領域に選択的に切り換えられるので、
出力端子８には第２図のＩに示す出力信号が得られる。
この場合、各トランジスタ２、４は導通領域から遮断領
域または遮断領域から導通領域への切換えにおいて、常
に遮断領域への突入を優先させているので、トランジス
タ２、４の同時導通が回避され、同時導通時に流れる貫
通電流を防止できる。Therefore, each of the transistors 2 and 4 has G and H shown in FIG.
Since it is selectively switched from the conduction region to the interruption region or from the interruption region to the conduction region by the gate signal shown in
The output signal shown by I in FIG. 2 is obtained at the output terminal 8.
In this case, since the transistors 2 and 4 always give priority to the rush to the cutoff region when switching from the conduction region to the cutoff region or from the cutoff region to the conduction region, simultaneous conduction of the transistors 2 and 4 is avoided, and It is possible to prevent a through current flowing when conducting.
以上説明したように、この発明によれば、第１および第
２のトランジスタのゲートに対して、前記入力信号の立
上りまたは立下りに応じて第１または第２のトランジス
タの遮断領域への突入を優先させる立下りまたは立上り
の時期が僅かに異なるゲート信号を与えているので、第
１および第２のトランジスタが同時に導通することがな
く、貫通電流の発生を確実に防止できる。As described above, according to the present invention, the gates of the first and second transistors are prevented from entering the cutoff region of the first or second transistor in response to the rising or falling of the input signal. Since the gate signals having slightly different timings of falling or rising are given priority, the first and second transistors do not conduct at the same time, and the occurrence of shoot-through current can be reliably prevented.
第１図はこの発明のＣ−MOS回路の実施例を示す回路
図、第２図は第１図に示したＣ−MOS回路の動作タイミ
ングを示す図、第３図は従来のＣ−MOS回路を示す回路
図である。 ２……ｐチャネルエンハンスメントトランジスタ（第１
のトランジスタ） ４……ｎチャネルエンハンスメントトランジスタ（第２
のトランジスタ） 120……第１のインバータ 122……第２のインバータ 124……第５のインバータ 126、128……トランジスタ（第１のトランジスタ対） 130……第４のインバータ 132……遅延用インバータ（第３のインバータ） 136、138……トランジスタ（第２のトランジスタ対） 140……第７のインバータ 142……遅延用インバータ（第６のインバータ）FIG. 1 is a circuit diagram showing an embodiment of a C-MOS circuit of the present invention, FIG. 2 is a diagram showing operation timing of the C-MOS circuit shown in FIG. 1, and FIG. 3 is a conventional C-MOS circuit. It is a circuit diagram showing. 2 ... p-channel enhancement transistor (first
Transistor) 4 ... n-channel enhancement transistor (second
Transistor ... 120 ... first inverter 122 ... second inverter 124 ... fifth inverter 126, 128 ... transistor (first transistor pair) 130 ... fourth inverter 132 ... delay inverter (Third inverter) 136, 138 ... transistor (second transistor pair) 140 ... seventh inverter 142 ... delay inverter (sixth inverter)
Claims (1)
続し、これら第１および第２のトランジスタをゲートに
加える入力信号によって各トランジスタの動作を選択的
に切り換えて出力信号を取り出すＣ−MOS回路におい
て、 前記第１および第２のトランジスタのゲートに加えるべ
き前記入力信号を反転する第１のインバータと、 この第１のインバータの出力を反転する第２のインバー
タと、 この第２のインバータの出力側に設置され、ｐチャネル
トランジスタおよびｎチャネルトランジスタからなり、
前記ｐチャネルトランジスタのゲートには前記第２のイ
ンバータの出力を第３のインバータで反転して加えら
れ、また、前記ｐチャネルトランジスタのゲートには前
記第１のインバータの出力が加えられ、前記第２のイン
バータの出力を導通状態にある前記ｐチャネルトランジ
スタ又は前記ｎチャネルトランジスタにより取り出す第
１のトランジスタ対と、 この第１のトランジスタ対を通過した前記出力を前記第
１のトランジスタのゲートに反転して加える第４のイン
バータと、 前記第１のインバータの出力を反転する第５のインバー
タと、 この第５のインバータの出力側に設置され、ｐチャネル
トランジスタおよびｎチャネルトランジスタからなり、
前記ｎチャネルトランジスタのゲートには前記第５のイ
ンバータの出力を第６のインバータで反転して加えら
れ、また、前記ｐチャネルトランジスタのゲートには前
記第１のインバータの出力が加えられ、前記第５のイン
バータの出力を導通状態にある前記ｐチャネルトランジ
スタ又は前記ｎチャネルトランジスタにより取り出す第
２のトランジスタ対と、 この第２のトランジスタ対を通過した前記出力を前記第
２のトランジスタのゲートに反転して加える第７のイン
バータと、 を備えて、前記第１および第２のトランジスタのゲート
に対して、前記入力信号に立上りまたは立下りに応じて
第１または第２のトランジスタの遮断領域への突入を優
先させる立下りまたは立上りの時期が僅かに異なるゲー
ト信号を与えることにより、前記第１および第２のトラ
ンジスタ間の貫通電流を防止したことを特徴とするＣ−
MOS回路。1. A C-MOS in which first and second transistors are connected in series, and the operation of each transistor is selectively switched by an input signal applied to the gates of the first and second transistors to extract an output signal. In the circuit, a first inverter for inverting the input signal to be applied to the gates of the first and second transistors, a second inverter for inverting the output of the first inverter, and a second inverter for the second inverter. It is installed on the output side and consists of p-channel and n-channel transistors.
The output of the second inverter is inverted by a third inverter and added to the gate of the p-channel transistor, and the output of the first inverter is added to the gate of the p-channel transistor. A first transistor pair for taking out the output of the second inverter by the p-channel transistor or the n-channel transistor in the conductive state; and inverting the output that has passed through the first transistor pair to the gate of the first transistor. An additional fourth inverter, a fifth inverter that inverts the output of the first inverter, and a p-channel transistor and an n-channel transistor installed on the output side of the fifth inverter,
The output of the fifth inverter is inverted by a sixth inverter and added to the gate of the n-channel transistor, and the output of the first inverter is added to the gate of the p-channel transistor. And a second transistor pair for taking out the output of the inverter of No. 5 by the p-channel transistor or the n-channel transistor in the conductive state, and inverting the output that has passed through the second transistor pair to the gate of the second transistor. And a seventh inverter which is added to the gates of the first and second transistors, and rushes into the cutoff region of the first or second transistor in response to rising or falling of the input signal. By giving a gate signal having a slightly different fall or rise timing to prioritize Characterized in that to prevent through current between the preliminary second transistor C-
MOS circuit.
Priority Applications (1)
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|---|---|---|---|
| JP60249699A JPH07107978B2 (en) | 1985-11-07 | 1985-11-07 | C-MOS circuit |
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| JP60249699A JPH07107978B2 (en) | 1985-11-07 | 1985-11-07 | C-MOS circuit |
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| JPS62109429A JPS62109429A (en) | 1987-05-20 |
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|---|---|---|---|---|
| KR900008436B1 (en) * | 1987-12-08 | 1990-11-20 | 삼성반도체통신 주식회사 | Dual-stope waveform generating circuitry |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56115034A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Push-pull circuit |
-
1985
- 1985-11-07 JP JP60249699A patent/JPH07107978B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109429A (en) | 1987-05-20 |
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