JPH07107937B2 - Insulated gate field effect transistor and manufacturing method thereof - Google Patents
Insulated gate field effect transistor and manufacturing method thereofInfo
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- JPH07107937B2 JPH07107937B2 JP3986088A JP3986088A JPH07107937B2 JP H07107937 B2 JPH07107937 B2 JP H07107937B2 JP 3986088 A JP3986088 A JP 3986088A JP 3986088 A JP3986088 A JP 3986088A JP H07107937 B2 JPH07107937 B2 JP H07107937B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート電界効果トランジスタおよびその製
造方法に関する。The present invention relates to an insulated gate field effect transistor and a method for manufacturing the same.
絶縁ゲート電界効果トランジスタ（以下IGFETと記す）
は構造が簡単なため広い分野で使用されている。そして
最近ではIGFETの高集積化と高速化が強く要求されてい
る。Insulated gate field effect transistor (hereinafter referred to as IGFET)
Is used in a wide range of fields due to its simple structure. Recently, there is a strong demand for high integration and high speed of IGFET.
従来、IGFETの高集積化を達成するために素子寸法の微
細化が図られ、高速化のために素子抵抗を下げるという
観点から低抵抗配線の導入が図られてきた。さらにIGFE
Tの高速化を達成するために様々な方法が試みられてい
る。例えば、インターナショナル エレクトロン デバ
イス ミーティング（International Electron Devices
Meeting）1977年,388〜390頁にア・ニュー・ベリード
・オキサイド・アイソレーション・フォ・ハイスピード
・ハイデンシティ・モス・インテグレイティッド・サー
キット（A NEW BURIED OXIDE ISOLATION FOR HIGH−SPE
ED,HIGH−DENSITY MOS INTEGRATED CIRCUTIS）と題して
発表されて論文においては、第３図に示した如くIGFET
のソース・ドレイン26,27の領域を形成する不純物拡散
層の一部を二酸化シリコン膜29上に設けることにより、
ソース・ドレインに形成される寄生容量を低減させ、IG
FETの高速化を図ったものが示されている。図中25はシ
リコン基板、28はゲートである。In the past, device dimensions have been miniaturized to achieve high integration of IGFETs, and low resistance wiring has been introduced from the viewpoint of lowering device resistance for higher speeds. Furthermore IGFE
Various methods have been tried in order to achieve the speedup of T. For example, International Electron Devices Meeting
Meeting) 1977, pp. 388-390, A NEW BURIED OXIDE ISOLATION FOR HIGH-SPE
ED, HIGH-DENSITY MOS INTEGRATED CIRCUTIS) and in the paper, as shown in Fig. 3, IGFET
By providing a part of the impurity diffusion layer forming the source / drain regions 26 and 27 of the above on the silicon dioxide film 29,
The parasitic capacitance formed in the source / drain is reduced and IG
It is shown that the FET is speeded up. In the figure, 25 is a silicon substrate and 28 is a gate.
しかしながら、従来法では寄生容量を減らすために厚い
二酸化シリコン膜を形成が必要であり、厚い二酸化シリ
コン膜の形成は表面段差を大きくし、リソグラフィにお
ける微細パターニングが困難になるという問題を引き起
こす。However, in the conventional method, it is necessary to form a thick silicon dioxide film in order to reduce the parasitic capacitance, and the formation of the thick silicon dioxide film causes a problem that the surface step is increased and fine patterning in lithography becomes difficult.
本発明の目的はこのような従来の問題点を除去するとと
もに、容易に寄生容量を減少させることができるIGFET
およびその製造方法を提供することにある。The object of the present invention is to eliminate such conventional problems and to easily reduce the parasitic capacitance.
And to provide a manufacturing method thereof.
上記目的を達成するために本発明絶縁ゲート電界効果ト
ランジスタは、ソース・ドレインを形成する不純物拡散
層領域の一部と半導体基板とが基体層を挟んで絶縁分離
された構造を有することを特徴とするものである。In order to achieve the above-mentioned object, the insulated gate field effect transistor of the present invention is characterized by having a structure in which a part of an impurity diffusion layer region forming a source / drain and a semiconductor substrate are insulated and separated with a base layer interposed therebetween. To do.
また、本発明絶縁ゲート電界効果トランジスタの製造方
法は、第一導電型半導体基板上に第一，第二の絶縁膜を
順次形成する工程と、前記第二の絶縁膜中に第一の浅い
溝を形成しさらに該第一の浅い溝領域中に前記半導体基
板に達する第二の溝を形成する工程と、前記第一，第二
の溝を第一導電型半導体層で埋める工程と、前記第二絶
縁膜をすべて除去する工程と、前記第一導電型半導体層
の側面に第三の絶縁膜を形成する工程とを含むことを特
徴としている。The method of manufacturing an insulated gate field effect transistor according to the present invention comprises a step of sequentially forming first and second insulating films on a first conductivity type semiconductor substrate, and a first shallow groove in the second insulating film. Forming a second groove reaching the semiconductor substrate in the first shallow groove region; filling the first and second grooves with a first conductivity type semiconductor layer; The method is characterized by including a step of removing all the two insulating films and a step of forming a third insulating film on the side surface of the first conductivity type semiconductor layer.
以下本発明の実施例について図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の絶縁ゲート電界効果トランジスタの一
実施例の断面図である。FIG. 1 is a sectional view of an embodiment of the insulated gate field effect transistor of the present invention.
第１図において、IGFETのソース６、ドレイン７の領域
の側面は、一部が二酸化シリコン膜４と接し、また、一
部はシリコン基板１と接している。一方、底面は二酸化
シリコン膜４、基体層５、第二，第一絶縁膜3,2を介し
てシリコン基板１に接している。ゲート８の電極下に形
成されたチャンネル領域11のシリコン基板は、シリコン
基板１と接続している。９は電極間の二酸化シリコ膜、
10はアルミ配線を示している。In FIG. 1, part of the side surfaces of the source 6 and drain 7 regions of the IGFET is in contact with the silicon dioxide film 4 and part of the side surface is in contact with the silicon substrate 1. On the other hand, the bottom surface is in contact with the silicon substrate 1 through the silicon dioxide film 4, the base layer 5, and the second and first insulating films 3 and 2. The silicon substrate in the channel region 11 formed under the electrode of the gate 8 is connected to the silicon substrate 1. 9 is a silicon dioxide film between electrodes,
10 indicates aluminum wiring.
次に、第２図（ａ）〜（ｇ）を用いて本発明の一実施例
の製造方法を説明する。なお第２図（ａ）〜（ｇ）は本
発明の一実施例の製造方法を工程順に示した断面図であ
る。Next, a manufacturing method according to an embodiment of the present invention will be described with reference to FIGS. 2 (a) to 2 (g) are sectional views showing the manufacturing method of one embodiment of the present invention in the order of steps.
まず第２図（ａ）に示すように、Ｐ型シリコン基板11上
に熱酸化法により薄い二酸化シリコン膜12を形成し、さ
らに気相成長法を用いて薄い窒化シリコン膜13、厚い二
酸化シリコ膜14、多結晶シリコン膜15を順次成長させ、
その後分離領域上のみをレジスト16で被覆する。First, as shown in FIG. 2A, a thin silicon dioxide film 12 is formed on a P-type silicon substrate 11 by a thermal oxidation method, and further, a thin silicon nitride film 13 and a thick silicon dioxide film are formed by a vapor phase growth method. 14, sequentially grow a polycrystalline silicon film 15,
After that, only the separation region is covered with the resist 16.
次に、第２図（ｂ）に示すように、レジスト16をマスク
として多結晶シリコン15及び二酸化シリコン膜14の一部
を反応性イオンエッチング（以下RIEと記す）技術を用
いてエッチング除去し、第一の浅い溝を形成する、次に
レジスト16を除去した後第一の溝を形成した領域内の一
部を除いてレジスト17で被覆する。Next, as shown in FIG. 2B, the polycrystalline silicon 15 and a part of the silicon dioxide film 14 are removed by etching using a reactive ion etching (hereinafter referred to as RIE) technique using the resist 16 as a mask, The first shallow groove is formed, and then the resist 16 is removed, and then the resist 17 is covered except for a part in the region where the first groove is formed.
次に、第２図（ｃ）に示すように、レジスト17をマスク
に二酸化シリコン膜14、窒化シリコン膜13、二酸化シリ
コン膜12を順次RIE技術を用いてエッチング除去し、第
一の溝領域中に第二の溝を形成する。その後レジスト17
を除去し、全面にレジスト18を塗布した後RIE技術を用
いてレジスト18を多結晶シリコン15の表面下までエッチ
ング除去する。Next, as shown in FIG. 2C, the silicon dioxide film 14, the silicon nitride film 13, and the silicon dioxide film 12 are sequentially removed by etching by using the RIE technique with the resist 17 as a mask, and the first trench region A second groove is formed in. Then resist 17
Is removed, and the resist 18 is applied to the entire surface, and then the resist 18 is removed by etching down to the surface of the polycrystalline silicon 15 by using the RIE technique.
次に第２図（ｄ）に示すように、レジスト18をマスクに
RIE技術を用いて多結晶シリコン15をエツチング除去
し、その後レジスト18を除去する。次に選択エピタキシ
ャル成長技術を用いて第二の溝底面より単結晶シリコン
層19を成長させ、少なくとも第二，第一の溝を埋める。Next, as shown in FIG. 2D, the resist 18 is used as a mask.
The RIE technique is used to etch away the polycrystalline silicon 15, and then the resist 18 is removed. Next, the single crystal silicon layer 19 is grown from the bottom surface of the second groove using the selective epitaxial growth technique to fill at least the second and first grooves.
次に第２図（ｅ）に示すように、単結晶シリコン層19を
選択研磨技術を用いて二酸化シリコン膜14の表面まで除
去する。Next, as shown in FIG. 2 (e), the single crystal silicon layer 19 is removed to the surface of the silicon dioxide film 14 using a selective polishing technique.
次に第２図（ｆ）に示すように、単結晶シリコン層19及
び窒化シリコ膜13をエツチングマスクとして等方性エッ
チング技術、例えば緩衝フッ酸液を用いて二酸化シリコ
ン膜14をすべてエッチング除去し、その後熱酸化法によ
り第一，第二の溝を埋めている単結晶シリコン層19の表
面を二酸化シリコン膜20で覆う。二酸化シリコン膜20は
第一の溝を埋めた単結晶シリコン層19を側壁間の間隙を
埋め、基体層Ａを形成する。Then, as shown in FIG. 2 (f), the single crystal silicon layer 19 and the silicon nitride film 13 are used as an etching mask to remove all of the silicon dioxide film 14 using an isotropic etching technique, for example, a buffered hydrofluoric acid solution. Then, the surface of the single crystal silicon layer 19 filling the first and second trenches is covered with a silicon dioxide film 20 by a thermal oxidation method. The silicon dioxide film 20 fills the gap between the side walls with the single crystal silicon layer 19 filling the first groove to form the base layer A.
次に第２図（ｇ）に示すように、RIE技術を用いて単結
晶シリコン層19の表面に形成した二酸化シリコン膜20を
除去し、その後熱酸化法により単結晶シリコン層19の表
面に二酸化シリコ膜21を形成する。しかる後第二溝上に
ゲート22の電極を形成し、次にイオン注入法を用いてｎ
型不純物を第一溝に形成した単結晶シリコン中に注入し
てソース23・ドレイン24の領域を形成し、電極間絶縁並
びに電極配線を施して第１図の絶縁ゲート電界効果トラ
ンジスタを完成する。Next, as shown in FIG. 2 (g), the silicon dioxide film 20 formed on the surface of the single crystal silicon layer 19 is removed by using the RIE technique, and then the surface of the single crystal silicon layer 19 is oxidized by thermal oxidation. The silicon film 21 is formed. Then, an electrode for the gate 22 is formed on the second groove, and then an ion implantation method is used to n.
A type impurity is injected into the single crystal silicon formed in the first groove to form the regions of the source 23 and the drain 24, insulation between electrodes and electrode wiring are performed, and the insulated gate field effect transistor of FIG. 1 is completed.
このように本実施例によれば絶縁ゲート電界効果トラン
ジスタのソース・ドレイン領域底部と半導体基板との間
に、薄い二酸化シリコン膜、厚い基体層、薄い窒化シリ
コン膜、薄い二酸化シリコン膜の４層を形成しているた
め、従来の厚い二酸化シリコン膜一層に比べソース・ド
レイン領域に形成される寄生容量を著しく小さくするこ
とが可能となる。さらに平坦な素子表面が形成されるこ
とから、後のリソグラフィを用いた微細なパターニング
が容易になるという利点もある。As described above, according to this embodiment, four layers of a thin silicon dioxide film, a thick base layer, a thin silicon nitride film, and a thin silicon dioxide film are provided between the bottom of the source / drain region of the insulated gate field effect transistor and the semiconductor substrate. Since it is formed, the parasitic capacitance formed in the source / drain regions can be significantly reduced as compared with the conventional one thick silicon dioxide film. Further, since a flat element surface is formed, there is also an advantage that fine patterning using later lithography becomes easy.
以上述べたように本発明によれば、絶縁ゲート電界効果
トラジスタのソース・ドレイン領域底部に基体層を設け
ることにより寄生容量の小さい絶縁ゲート電界効果トラ
ンジスタを容易に得ることができる。As described above, according to the present invention, it is possible to easily obtain an insulated gate field effect transistor having a small parasitic capacitance by providing the base layer at the bottom of the source / drain region of the insulated gate field effect transistor.
第１図は本発明の絶縁ゲート電界効果トランジスタの模
式的断面図、第２図（ａ）〜（ｇ）は本発明の一実施例
の製造方法を説明するための工程順に示した半導体チッ
プの模式的断面図、第３図は従来の絶縁ゲート電界効果
トランジスタの模式的断面図である。 1,25……シリコン基板、2,3……絶縁膜 4,9,12,14,20,21……二酸化シリコン膜 5,A……気体層、6,23……ソース 7,24……ドレイン、8,22……ゲート 10……アルミ配線、11……チャンネル領域 13……窒化シリコン膜、15……多結晶シリコン 16,17,18……レジスト、19……単結晶シリコン層FIG. 1 is a schematic sectional view of an insulated gate field effect transistor of the present invention, and FIGS. 2 (a) to (g) are semiconductor chips shown in the order of steps for explaining a manufacturing method of an embodiment of the present invention. FIG. 3 is a schematic sectional view of a conventional insulated gate field effect transistor. 1,25 …… Silicon substrate, 2,3 …… Insulation film 4,9,12,14,20,21 …… Silicon dioxide film 5, A …… Gas layer, 6,23 …… Source 7,24 …… Drain, 8,22 …… Gate 10 …… Aluminum wiring, 11 …… Channel region 13 …… Silicon nitride film, 15 …… Polycrystalline silicon 16,17,18 …… Resist, 19 …… Single crystal silicon layer
Claims (2)
果トランジスタにおいて、ソース・ドレインを形成する
不純物拡散層の一部と、前記半導体基板とが基体層を挟
んで絶縁分離された構造を有することを特徴とする絶縁
ゲート電界効果トランジスタ。1. An insulated gate field effect transistor formed on a semiconductor substrate, having a structure in which a part of an impurity diffusion layer forming a source / drain and the semiconductor substrate are insulated and separated with a base layer interposed therebetween. Insulated gate field effect transistor characterized by.
縁膜を順次形成する工程と、前記第二の絶縁膜中に第一
の浅い溝を形成しさらに該第一の浅い溝中に、前記半導
体基板に達する第二の溝を形成する工程と、前記第一，
第二の溝を第一導電型半導体で埋める工程と、前記第二
絶縁膜をすべて除去する工程と、前記第一導電型半導体
層の側面に第三の絶縁膜を形成する工程とを含むことを
特徴とする絶縁ゲート電界効果トランジスタの製造方
法。2. A step of sequentially forming first and second insulating films on a first conductivity type semiconductor substrate, and a step of forming a first shallow groove in the second insulating film and further forming the first shallow groove. Forming a second groove in the groove that reaches the semiconductor substrate;
Including a step of filling the second groove with a semiconductor of the first conductivity type, a step of removing all of the second insulation film, and a step of forming a third insulation film on the side surface of the semiconductor layer of the first conductivity type. A method for manufacturing an insulated gate field effect transistor, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986088A JPH07107937B2 (en) | 1988-02-22 | 1988-02-22 | Insulated gate field effect transistor and manufacturing method thereof |
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Publications (2)
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|---|---|
| JPH01214064A JPH01214064A (en) | 1989-08-28 |
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| JP3986088A Expired - Lifetime JPH07107937B2 (en) | 1988-02-22 | 1988-02-22 | Insulated gate field effect transistor and manufacturing method thereof |
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1988
- 1988-02-22 JP JP3986088A patent/JPH07107937B2/en not_active Expired - Lifetime
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