JPH07107933B2 - Method of forming polycide pattern - Google Patents
Method of forming polycide patternInfo
- Publication number
- JPH07107933B2 JPH07107933B2 JP11770587A JP11770587A JPH07107933B2 JP H07107933 B2 JPH07107933 B2 JP H07107933B2 JP 11770587 A JP11770587 A JP 11770587A JP 11770587 A JP11770587 A JP 11770587A JP H07107933 B2 JPH07107933 B2 JP H07107933B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- poly
- polycide
- refractory metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ポリサイド配線の形成に際し、高融点金属シリサイド層
の低抵抗化アニール処理を、高融点金属シリサイド層上
に酸化シリコン層を被着して行うことによって高融点金
属シリサイド層からポリシリコン層内への弗素の拡散を
抑制し、配線下部の絶縁膜の弗素吸蔵による耐圧劣化を
防止する。DETAILED DESCRIPTION OF THE INVENTION [Outline] When forming a polycide wiring, a high melting point metal silicide layer is annealed to reduce its resistance by depositing a silicon oxide layer on the high melting point metal silicide layer. It suppresses the diffusion of fluorine from the metal silicide layer into the polysilicon layer and prevents the breakdown voltage of the insulating film below the wiring due to the absorption of fluorine.
本発明はポリサイドパターンの形成方法に係り、特に下
部の絶縁膜の耐圧劣化を防止するポリサイドパターンの
形成方法に関する。The present invention relates to a method for forming a polycide pattern, and more particularly to a method for forming a polycide pattern that prevents deterioration of breakdown voltage of an insulating film below.
高集積化されるMISICにおいては、該高集積化に伴う配
線幅の縮小、配線長の拡大により配線抵抗の増大を招い
ており、特にゲート電極の配線抵抗の増大による動作速
度の低下が問題になっている。In the highly integrated MISIC, the wiring width is reduced and the wiring length is increased due to the higher integration, which causes an increase in the wiring resistance. In particular, an increase in the wiring resistance of the gate electrode causes a problem of a decrease in the operating speed. Has become.
そこで配線抵抗を減少し、動作速度の向上を図る手段と
して従来の多結晶シリコン（ポリSi）ゲート電極に変わ
ってポリSi上に高融点金属シリサイドを積層してなるポ
リサイド構造のゲート電極が用いられるようになってき
ている。Therefore, as a means for reducing the wiring resistance and improving the operation speed, a gate electrode having a polycide structure in which a refractory metal silicide is laminated on poly Si is used instead of the conventional polycrystalline silicon (poly Si) gate electrode. Is starting to appear.
このポリサイドゲート電極においては、大きな段差を生
じてその後のプロセス工程の精度を劣化させる要因とな
る電極の高さを減少し、且つ更に配線抵抗を減少せしめ
ることが要望される。In this polycide gate electrode, it is required to reduce the height of the electrode that causes a large step and deteriorate the accuracy of the subsequent process steps, and further reduce the wiring resistance.
従来ポリサイドゲートを形成する際には、第３図（ａ）
に示すように、Si半導体基板51上に熱酸化によりゲート
酸化膜52を形成し、化学気相成長（CVD）法によりポリS
i層53を形成し、該ポリSi層53に不純物を導入して導電
性を付与した後、該ポリSi層53上にCVD法により例えば
タングステンシリサイド（WSiX）層54を形成し、1000℃
程度のアニール処理を施して上記WSiX層54を低抵抗化
し、しかる後通常のドライエッチング手段により上記WS
iX層54、ポリSi層53を第３図（ｂ）に示すように一括パ
ターニングする方法が用いられていた。When forming a conventional polycide gate, FIG.
As shown in Fig. 3, a gate oxide film 52 is formed on the Si semiconductor substrate 51 by thermal oxidation, and a poly S film is formed by a chemical vapor deposition (CVD) method.
After forming the i-layer 53 and imparting conductivity to the poly-Si layer 53 by introducing impurities, a tungsten silicide (WSi X ) layer 54, for example, is formed on the poly-Si layer 53 by the CVD method, and the temperature is set to 1000 ° C.
The WSi X layer 54 is annealed to some extent to reduce its resistance, and then the WSi X layer 54 is dried by a conventional dry etching means.
A method of collectively patterning the i X layer 54 and the poly-Si layer 53 as shown in FIG. 3B has been used.
ここで上記WSiX層54の化学気相成長は６弗化タングステ
ン（W6F）とシラン（例えばSiH4）との反応によって行
われるので、成長されたWSiX層54中には、反応の際に生
成した弗素（Ｆ）が1020〜1021cm-3程度の高濃度に含ま
れる。Here, since the chemical vapor deposition of the WSi X layer 54 is performed by the reaction between tungsten hexafluoride (W 6 F) and silane (for example, SiH 4 ), there is no reaction in the grown WSi X layer 54. The fluorine (F) generated at this time is contained in a high concentration of about 10 20 to 10 21 cm -3 .
そのため上記従来方法によると、該WSiX層54を低抵抗化
する高温アニール処理において、WSiX層54に含まれる多
量のＦがポリSi層53内を拡散してその下部のゲート酸化
膜52内に浸入し、ゲート酸化膜52を構成する酸素（O2）
を置換して該ゲート酸化膜52の耐圧が劣化せしめると言
う問題を生じていた。For that reason according to the conventional method, the a WSi X layer 54 in the high temperature annealing to reduce the resistance of, WSi X layer large amount of F contained in 54 is diffused in the poly-Si layer 53 and the gate oxide film 52 thereunder Oxygen (O 2 ) that penetrates into the gate oxide film 52 and forms the gate oxide film 52
Has been replaced, which causes the problem that the breakdown voltage of the gate oxide film 52 is deteriorated.
そこで従来は、ポリSi層53を2000Å以上に厚く形成して
拡散距離を長くすることによって、上記Ｆがゲート酸化
膜52に到達するのを抑制し、これによってゲート酸化膜
52の耐圧劣化防止がなされていたが、この場合、ポリSi
層53が厚く形成される分だけゲート電極の段差が大きく
なって、その後のウエーハプロセスの精度が低下すると
いう問題を生じていた。Therefore, conventionally, by forming the poly-Si layer 53 to a thickness of 2000 Å or more and lengthening the diffusion distance, it is possible to prevent the F from reaching the gate oxide film 52, and thereby the gate oxide film 52 is prevented.
Although the breakdown voltage of 52 was prevented, in this case, polySi
As the thickness of the layer 53 is increased, the step difference of the gate electrode is increased, which causes a problem that the accuracy of the subsequent wafer process is reduced.
本発明が解決しようとする問題点は、上記のように従来
の方法によると、例えばポリサイドゲート電極を形成す
る際等に、下部のゲート酸化膜等の絶縁膜の絶縁耐圧の
劣化を生じ易く、これを防止するためにシリサイド層下
部のポリSi層が厚く形成されるので、ゲート電極等のポ
リサイド配線の高さが高くなって、基板表面に形成され
る凹凸段差が大きくなり、その後のウエーハプロセスの
精度が低下していた点である。The problem to be solved by the present invention is that, according to the conventional method as described above, the breakdown voltage of the insulating film such as the lower gate oxide film is easily deteriorated when the polycide gate electrode is formed, for example. In order to prevent this, the poly-Si layer under the silicide layer is formed thick, so that the height of the polycide wiring such as the gate electrode becomes high, and the uneven step formed on the substrate surface becomes large. The point was that the process accuracy was reduced.
上記問題点は、絶縁膜上に多結晶シリコン層を形成する
工程と、該多結晶シリコン層上に化学気相成長法により
高融点金属シリサイド層を形成する工程と、該高融点金
属シリサイド層上に二酸化シリコン層を堆積形成する工
程と、昇温アニール処理により該高融点金属シリサイド
層を低抵抗化する工程と、該二酸化シリコン層、高融点
金属シリサイド層及び多結晶シリコン層を一括パターニ
ングする工程とを有する本発明によるポリサイドパター
ンの形成方法によって解決される。The problems described above include the steps of forming a polycrystalline silicon layer on an insulating film, forming a refractory metal silicide layer on the polycrystalline silicon layer by chemical vapor deposition, and forming a refractory metal silicide layer on the refractory metal silicide layer. A step of depositing and forming a silicon dioxide layer on the substrate, a step of reducing the resistance of the refractory metal silicide layer by a temperature rising annealing process, and a step of collectively patterning the silicon dioxide layer, the refractory metal silicide layer and the polycrystalline silicon layer. And a polycide pattern forming method according to the present invention having
即ち本発明においては、絶縁膜上に形成されたポリサイ
ド層の上層部を構成する高融点金属層を低抵抗化するに
際して、該高融点金属層上に酸化シリコン（SiO2）層を
堆積した後に高温アニール処理を行うことにより、高融
点金属層に含まれる弗素を、主として該弗素に対して強
い親和力を持った上記SiO2層に吸着させ、これによって
ポリSi層内に拡散する弗素の量を大幅に減少せしめる。That is, in the present invention, in order to reduce the resistance of the refractory metal layer forming the upper layer portion of the polycide layer formed on the insulating film, after depositing a silicon oxide (SiO 2 ) layer on the refractory metal layer By performing the high temperature annealing treatment, the fluorine contained in the refractory metal layer is mainly adsorbed on the SiO 2 layer having a strong affinity for the fluorine, and thereby the amount of fluorine diffused in the poly Si layer is reduced. Greatly reduce.
従ってポリサイド層を構成するポリSi層の厚みを薄く形
成しても、なお且つ該ポリSi層を介して下部の絶縁膜内
へ浸入する弗素の量は大幅に減少して該絶縁膜の絶縁耐
圧の劣化は防止されるので、配線抵抗の増大を伴わずに
ポリサイド配線の高さを低くして段差を減少せしめるこ
と、或いは段差の増大を伴わずにシリサイド層を更に厚
くして配線抵抗を減少せしめることがそれぞれ可能にな
る。Therefore, even if the thickness of the poly-Si layer forming the polycide layer is reduced, the amount of fluorine that penetrates into the lower insulating film through the poly-Si layer is greatly reduced, and the dielectric strength of the insulating film is reduced. Is prevented, the height of the polycide wiring can be reduced to reduce the step without increasing the wiring resistance, or the silicide layer can be made thicker to increase the wiring resistance without increasing the step. It is possible to make each one.
以下本発明を、図を参照し実施例により具体的に説明す
る。Hereinafter, the present invention will be specifically described by way of examples with reference to the drawings.
第１図（ａ）〜（ｃ）は本発明の方法の一実施例の工程
断面図、第２図は本発明の方法による弗素濃度プロファ
イル図（ａ）及び従来方法による弗素濃度プロファイル
図（ｂ）である。1 (a) to 1 (c) are process cross-sectional views of one embodiment of the method of the present invention, and FIG. 2 is a fluorine concentration profile diagram (a) according to the method of the present invention and a fluorine concentration profile diagram (b) according to a conventional method. ).
本発明の方法により例えばシリサイドとしてタングステ
ンシリサイド（WSiX）を用いるポリサイドゲート電極を
有するMOSFETを形成するに際しては、 第１図（ａ）に示すように、所要の導電型を有するSi半
導体基板１上に、通常通り熱酸化法により例えば厚さ20
0〜300Å程度のゲート酸化膜２を形成し、次いで通常の
CVD法により上記ゲート酸化膜２上に厚さ例えば1000Å
程度のポリSi層３を成長させ、次いで該ポリSi層３にイ
オン注入或いはガス拡散により不純物を高濃度に導入し
て該ポリSi層３に導電性を付与する。When forming a MOSFET having a polycide gate electrode using, for example, tungsten silicide (WSi X ) as a silicide by the method of the present invention, as shown in FIG. 1A, a Si semiconductor substrate 1 having a required conductivity type is formed. On top, for example, by a thermal oxidation method as usual, a thickness of 20
Form a gate oxide film 2 of about 0 to 300Å, then
The thickness of the gate oxide film 2 is, for example, 1000 Å by the CVD method.
The poly-Si layer 3 is grown to a certain degree, and then impurities are introduced into the poly-Si layer 3 at a high concentration by ion implantation or gas diffusion to impart conductivity to the poly-Si layer 3.
次いで通常通りW6FとSiH4を反応ガスに用いるCVD法によ
り上記ポリSi層３上に厚さ2000〜2500Å程度のWSiX層４
を成長し、次いで該WSiX層４上にスパッタリング法ある
いはプラズマCVD法等により例えば450℃以下の低温にお
いて厚さ500〜1000Å程度のSiO2膜５を堆積せしめる。Then, a WSi X layer 4 having a thickness of about 2000 to 2500 Å is formed on the poly-Si layer 3 by a CVD method using W 6 F and SiH 4 as a reaction gas as usual.
Then, a SiO 2 film 5 having a thickness of about 500 to 1000 Å is deposited on the WSi X layer 4 by a sputtering method or a plasma CVD method at a low temperature of 450 ° C. or lower.
なおこのSiO2膜５の堆積は通常のCVD法等により600〜70
0℃程度の高温で行ってもよいが、この場合WSiX層４の
剥離を伴うので、これを防止するためにSiO2膜５の堆積
前に予めランプ或いは炉による800℃程度のアニール処
理を施すことが望ましい。The deposition of the SiO 2 film 5 is 600 to 70 by a normal CVD method or the like.
Although it may be performed at a high temperature of about 0 ° C., in this case, the WSi X layer 4 is peeled off, and therefore, in order to prevent this, an annealing treatment of about 800 ° C. by a lamp or a furnace is performed in advance before depositing the SiO 2 film 5. It is desirable to apply.
次いでランプ或いは炉を用いるアニール処理によりWSiX
層４を1000〜1100℃に20〜30分程度加熱し、該WSiX層４
を結晶化して低抵抗化させる。ここでアニール雰囲気と
しては窒素（N2）等の非酸化性ガス雰囲気がより望まし
い。Then WSi X is annealed using a lamp or furnace.
The layer 4 is heated to 1000 to 1100 ° C. for about 20 to 30 minutes, and the WSi X layer 4
Is crystallized to reduce the resistance. Here, the annealing atmosphere is more preferably a non-oxidizing gas atmosphere such as nitrogen (N 2 ).
この1000〜1100℃の高温アニール処理における結晶化に
際して成長時に多量にWSiX層４内に取り込まれたＦはWS
iX層４外に押し出されるが、このＦはＦとの親和力の極
めて強いSiO2膜５中に主として吸収され、親和力に乏し
いポリＳ層３中には殆ど拡散されない。During the crystallization in the high temperature annealing treatment at 1000 to 1100 ° C., a large amount of F taken into the WSi X layer 4 during the growth is WS.
Although it is pushed out of the i X layer 4, this F is mainly absorbed in the SiO 2 film 5 having a strong affinity with F, and hardly diffused into the poly S layer 3 having a poor affinity.
従ってゲート酸化膜２中には該ポリSi層３を介してＦが
殆ど浸入せず、該ゲート酸化膜を構成する酸素（Ｏ）の
一部がＦに置換されて生ずる該ゲート酸化膜２の耐圧劣
化は防止される。Therefore, F hardly penetrates into the gate oxide film 2 through the poly-Si layer 3, and a part of oxygen (O) forming the gate oxide film is replaced with F, so that the gate oxide film 2 is formed. Withstand voltage deterioration is prevented.
上記本発明の方法におけるＦの濃度プロファイルを示し
たのが第２図（ａ）で、第２図（ｂ）に示す従来方法に
おけるＦの濃度プロファイルに比べてその効果は明白で
ある。The concentration profile of F in the method of the present invention is shown in FIG. 2 (a), and its effect is clear as compared with the concentration profile of F in the conventional method shown in FIG. 2 (b).
即ち第２図（ａ）に示される本発明の方法においては、
高温アニール処理前の濃度プロファイルA1と高温アニー
ル処理後の濃度プロファイルB1を比較して明らかなよう
に、高温アニール処理によってＦが、WSiX層から主とし
て上部のSiO2膜内に吸収されるので、ポリSi層の厚さを
従来の1/2程度である1000Åに形成したにかかわらず、
ポリSi層の底面に達するＦの濃度は、処理前のプロファ
イルA1におけるポリSi層上面のＦ濃度の1/105以下の濃
度にしか達しない。そしてゲート酸化膜（GOX）内に浸
入するＦの濃度は殆ど無視されるような値になる。That is, in the method of the present invention shown in FIG.
As is clear by comparing the concentration profile A 1 before the high temperature annealing treatment and the concentration profile B 1 after the high temperature annealing treatment, F is absorbed from the WSi X layer mainly in the upper SiO 2 film by the high temperature annealing treatment. Therefore, regardless of forming the thickness of the poly-Si layer to 1000Å, which is about 1/2 of the conventional thickness,
The F concentration reaching the bottom surface of the poly-Si layer reaches 1/10 5 or less of the F concentration on the top surface of the poly-Si layer in the profile A 1 before the treatment. Then, the concentration of F penetrating into the gate oxide film (GOX) becomes a value that is almost ignored.
これに対して第２図（ｂ）に示される従来の方法におい
ては、ポリSi層の厚さを上記同様1000Å程度に形成した
際には、高温アニール処理前の濃度プロファイルA2と高
温アニール処理後の濃度プロファイルB2を比較して明ら
かなように、高温アニール処理によってWSiX層中のＦは
濃度が平衡状態になるまでポリSi層内に拡散し、且つ該
ポリSi層を介してゲート酸化膜（GOX）内に多量に浸入
し、該ゲート酸化膜（GOX）内のＦ濃度はWSiX層中のＦ
濃度の1/10〜1/100程度の高濃度となっており、これに
よってゲート絶縁膜の耐圧劣化が生ずることがわかる。
なお第２図（ａ）及び（ｂ）において、SiはSi半導体基
板領域を示している。On the other hand, according to the conventional method shown in FIG. 2 (b), when the thickness of the poly-Si layer is formed to about 1000Å as above, the concentration profile A 2 before the high temperature annealing treatment and the high temperature annealing treatment are performed. As is clear from the comparison of the subsequent concentration profile B 2 , the F in the WSi X layer was diffused into the poly-Si layer by the high-temperature annealing treatment until the concentration reached an equilibrium state, and the gate was formed through the poly-Si layer. A large amount of infiltrate into the oxide film (GOX), and the F concentration in the gate oxide film (GOX) is the F concentration in the WSi X layer.
It is a high concentration of about 1/10 to 1/100 of the concentration, and it can be seen that this causes deterioration in breakdown voltage of the gate insulating film.
In FIGS. 2A and 2B, Si indicates a Si semiconductor substrate region.
次いで第１図（ｂ）に示すように、通常のドライエッチ
ング手段によりSiO2膜５、WSiX層４、ポリSi層３を一括
パターニングして、SiO2膜５を上部に有するポリサイド
ゲート電極６を形成し、 次いで第１図（ｃ）に示すように、上記SiO2膜５を除去
した後、通常通り該基板面上に不純物イオン透過用絶縁
膜７を形成し、該ポリサイドゲート電極６をマスクにし
て不純物を導入してソース領域８及びドレイン領域９を
形成する。Next, as shown in FIG. 1B, the SiO 2 film 5, the WSi X layer 4, and the poly Si layer 3 are collectively patterned by a normal dry etching means to form a polycide gate electrode having the SiO 2 film 5 on the upper side. 6 and then, as shown in FIG. 1 (c), after removing the SiO 2 film 5, an impurity ion permeation insulating film 7 is formed on the substrate surface as usual, and the polycide gate electrode is formed. Impurities are introduced using 6 as a mask to form a source region 8 and a drain region 9.
以上本発明の方法をWSiXを用いるポリサイドゲート電極
の形状に適用した例について述べたが、本発明の方法は
Ｆを含んだ反応ガスにより気相成長がなされるモリブデ
ンシリサイド（MoSiX）等の他種高融点金属のシリサイ
ドを用いるポリサイドゲート電極の形成に際しても、勿
論効果的に適用される。The example of applying the method of the present invention to the shape of the polycide gate electrode using WSi X has been described above. However, the method of the present invention is molybdenum silicide (MoSi X ) which is vapor-deposited by a reaction gas containing F. Of course, it is effectively applied to the formation of the polycide gate electrode using the silicide of another kind of refractory metal.
また本発明の方法はゲート電極に限らずポリサイド配線
を形成する際にも有効である。Further, the method of the present invention is effective not only for forming a gate electrode but also for forming a polycide wiring.
以上説明のように本発明の方法によれば、ポリサイドゲ
ート電極等のポリサイドパターンを形成する際に、ゲー
ト酸化膜等下部の絶縁膜の絶縁耐圧の劣化が防止され
る。As described above, according to the method of the present invention, when the polycide pattern such as the polycide gate electrode is formed, the dielectric strength of the lower insulating film such as the gate oxide film is prevented from being deteriorated.
またポリサイドパターンを構成するポリSi層も薄く形成
できるので該ポリサイドパターンにより基板面に形成さ
れる凹凸段差は縮小され、ウエーハプロセスの精度が向
上する。Further, since the poly-Si layer forming the polycide pattern can be thinly formed, the uneven step formed on the substrate surface by the polycide pattern is reduced, and the accuracy of the wafer process is improved.
従って本発明は、高集積化される半導体ICの等の信頼性
の向上、製造歩留りの向上に有効である。Therefore, the present invention is effective for improving the reliability and the manufacturing yield of highly integrated semiconductor ICs and the like.
第１図（ａ）〜（ｃ）は本発明の方法の一実施例の工程
断面図、 第２図は本発明の方法による弗素濃度プロファイル図
（ａ）及び従来方法による弗素濃度プロファイル図
（ｂ）、 第３図（ａ）〜（ｂ）は従来方法の工程断面図である。 図において、 １はSi半導体基板、 ２はゲート酸化膜、 ３はポリSi層、 ４はWSiX層、 ５はSiO2膜、 ６はポリサイドゲート電極、 ７は不純物イオン透過用絶縁膜、 ８はソース領域、 ９はドレイン領域 を示す。1 (a) to 1 (c) are process sectional views of one embodiment of the method of the present invention, and FIG. 2 is a fluorine concentration profile diagram (a) by the method of the present invention and a fluorine concentration profile diagram (b) by the conventional method. ), FIGS. 3A and 3B are process cross-sectional views of the conventional method. In the figure, 1 is a Si semiconductor substrate, 2 is a gate oxide film, 3 is a poly Si layer, 4 is a WSi X layer, 5 is a SiO 2 film, 6 is a polycide gate electrode, 7 is an insulating film for transmitting impurity ions, 8 Indicates a source region, and 9 indicates a drain region.
Claims (1)
程と、 該多結晶シリコン層上に化学気相成長法により高融点金
属シリサイド層を形成する工程と、 該高融点金属シリサイド層上に二酸化シリコン層を堆積
形成する工程と、 昇温アニール処理により該高融点金属シリサイド層を低
抵抗化する工程と、 該二酸化シリコン層、高融点金属シリサイド層及び多結
晶シリコン層を一括パターニングする工程とを有するこ
とを特徴とするポリサイドパターンの形成方法。1. A step of forming a polycrystalline silicon layer on an insulating film, a step of forming a refractory metal silicide layer on the polycrystalline silicon layer by a chemical vapor deposition method, and a step of forming a refractory metal silicide layer on the refractory metal silicide layer. A step of depositing and forming a silicon dioxide layer on the substrate, a step of reducing the resistance of the refractory metal silicide layer by a temperature rising annealing treatment, and a step of collectively patterning the silicon dioxide layer, the refractory metal silicide layer and the polycrystalline silicon layer A method for forming a polycide pattern, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770587A JPH07107933B2 (en) | 1987-05-14 | 1987-05-14 | Method of forming polycide pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770587A JPH07107933B2 (en) | 1987-05-14 | 1987-05-14 | Method of forming polycide pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283064A JPS63283064A (en) | 1988-11-18 |
| JPH07107933B2 true JPH07107933B2 (en) | 1995-11-15 |
Family
ID=14718270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11770587A Expired - Fee Related JPH07107933B2 (en) | 1987-05-14 | 1987-05-14 | Method of forming polycide pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107933B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3204212B2 (en) | 1998-05-01 | 2001-09-04 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| KR20000024908A (en) * | 1998-10-02 | 2000-05-06 | 김영환 | Method for forming gate electrode of semiconductor device |
-
1987
- 1987-05-14 JP JP11770587A patent/JPH07107933B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283064A (en) | 1988-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960012298B1 (en) | Method of manufacturing semiconductor devices | |
| KR100530401B1 (en) | Semiconductor device having a low-resistance gate electrode | |
| US20040070036A1 (en) | ULSI MOS with high dielectric constant gate insulator | |
| US4737474A (en) | Silicide to silicon bonding process | |
| US5506178A (en) | Process for forming gate silicon oxide film for MOS transistors | |
| US5623165A (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| US6599821B2 (en) | Method for fabricating conductive line pattern for semiconductor device | |
| US5854505A (en) | Process for forming silicon oxide film and gate oxide film for MOS transistors | |
| JPH07107933B2 (en) | Method of forming polycide pattern | |
| JPH06232402A (en) | Manufacture of thin film semiconductor device | |
| JP2746099B2 (en) | Method for manufacturing semiconductor device | |
| JP2000183349A (en) | Manufacture of silicon fet | |
| US6599820B1 (en) | Method of producing a semiconductor device | |
| KR100541705B1 (en) | Method for fabricating semiconductor device | |
| KR0171936B1 (en) | Method of manufacturing transistor in semiconductor device | |
| JPH04336466A (en) | Fabrication of semiconductor device | |
| KR100304688B1 (en) | Method for manufacturing semiconductor device | |
| WO2004073072A1 (en) | Mis semiconductor device and method for manufacturing mis semiconductor device | |
| KR970011502B1 (en) | Thin film transistor manufacturing method | |
| KR100197996B1 (en) | Method of manufacturing semiconductor device | |
| JPH10125617A (en) | Method of manufacturing semiconductor device | |
| JP2857170B2 (en) | Method for manufacturing semiconductor device | |
| JPH07183515A (en) | Manufacture of semiconductor device | |
| KR100256246B1 (en) | Method of forming gate electrode in semiconductor device | |
| JPH02237073A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |