JPH07107897B2 - Semiconductor device manufacturing method - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000463 material Substances 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 35
- 238000000151 deposition Methods 0.000 claims description 34
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000010884 ion-beam technique Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 65
- 239000000758 substrate Substances 0.000 description 14
- 239000002184 metal Substances 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- Manufacturing & Machinery (AREA)
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、リフトオフ法をドライプロセスにより行い、
ある材料の中に他の材料を埋め込み、その上面が平坦で
かつ高密度なパターンを形成する半導体装置の製造法に
関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention performs a lift-off method by a dry process,
The present invention relates to a method for manufacturing a semiconductor device in which another material is embedded in one material to form a pattern having a flat upper surface and a high density.
（発明の概要） （イ）半導体装置の素子部及び配線部分の形成におい
て、第１の材料を形成する工程と、前記の第１の材料上
に必要とする形状のレジストパターンを形成する工程
と、前記の第１の材料層が前記のマスクパターンと同一
形状にエッチングされる工程と、前記の第１の材料上の
レジストを残したまま、第２の材料をマイクロ波電子サ
イクロトロン堆積法、イオンビーム法またはスパッタ法
のいずれかの方法により全面に形成する工程と、前記レ
ジスト側面が露出するまで少なくとも前記第２の材料を
ドライエッチングする工程と、ついで前記のレジストを
剥離除去する工程とを含むことを特徴とする半導体装置
の製造法。(Outline of the Invention) (a) In forming an element portion and a wiring portion of a semiconductor device, a step of forming a first material, and a step of forming a resist pattern having a required shape on the first material. A step of etching the first material layer into the same shape as the mask pattern, and a step of etching the second material with a microwave electron cyclotron deposition method while leaving the resist on the first material. A step of forming the entire surface by either a beam method or a sputtering method, a step of dry etching at least the second material until the side surface of the resist is exposed, and a step of peeling and removing the resist. A method for manufacturing a semiconductor device, which is characterized by the above.
（ロ）半導体装置の素子部及び配線部分の形成におい
て、第１の材料を形成する工程と、前記の第１の材料上
にステンシル材を形成する工程と、前記のステンシル材
上に必要とする形状のレジストパターンを形成する工程
と、これをマスクとして前記の第１の材料層が前記のマ
スクパターンと同一形状にエッチングされる工程と、前
記の第１の材料上のレジストを剥離する工程と、第２の
材料をマイクロ波電子サイクロトロン堆積法、イオンビ
ーム法またはスパッタ法のいずれかの方法により全面に
形成する工程と、前記ステンシル層の側面が露出するま
で少なくとも前記第２の材料をドライエッチングする工
程と、ついで前記ステンシル層を剥離除去する工程とを
含むことを特徴とする半導体装置の製造法。(B) In forming the element portion and the wiring portion of the semiconductor device, the step of forming the first material, the step of forming the stencil material on the first material, and the step of forming the stencil material on the stencil material are required. Forming a resist pattern having a shape; etching the first material layer into the same shape as the mask pattern using the resist pattern as a mask; and removing the resist on the first material. A step of forming the second material on the entire surface by any one of a microwave electron cyclotron deposition method, an ion beam method and a sputtering method, and dry etching at least the second material until the side surface of the stencil layer is exposed. And a step of peeling and removing the stencil layer, the method for manufacturing a semiconductor device.
に係り、高密度で、しかも平坦なパターン形成を行いう
ることである。Therefore, it is possible to form a flat pattern with high density.
（従来技術及び発明が解決しようとする問題点） 集積回路の高密度化において、配線の平坦化技術や素子
間分離技術にリフトオフ法が検討されてきている。これ
までの従来技術の基本プロセスを第７図（Ａ）〜（Ｅ）
に示す。すなわち、第７図（Ａ）は基板１上に第１の材
料２を形成し、その上に第２の材料３を、加工形成した
ものである。第７図（Ｂ）は、第２の材料３をマスクに
し、第１の材料２を加工したものである。第７図（Ｃ）
は第１及び第２の材料の全面に膜堆積に方向性を有する
堆積法で第３の材料４及び４′を堆積したものである。
第７図（Ｄ）は、段差側壁部の第３の材料の４′をウエ
ットのスライトエッチにより除去したものである。第７
図（Ｅ）は、露出した第２の材料３を除去することによ
り、第２の材料上の第３の材料をリフトオフした結果を
示すものであり、第１の材料の間に第３の材料４が埋め
込まれ平坦な構造を得ている。(Problems to be Solved by Prior Art and Invention) In order to increase the density of integrated circuits, the lift-off method has been studied as a wiring flattening technique and an element isolation technique. The basic process of the prior art so far is shown in FIGS. 7 (A) to 7 (E).
Shown in. That is, in FIG. 7A, the first material 2 is formed on the substrate 1, and the second material 3 is processed and formed thereon. In FIG. 7B, the first material 2 is processed by using the second material 3 as a mask. Fig. 7 (C)
Is a material in which the third materials 4 and 4'are deposited on the entire surfaces of the first and second materials by a deposition method having directivity for film deposition.
FIG. 7 (D) shows the step 4'of the third material on the side wall of the step removed by wet slight etching. 7th
FIG. (E) shows a result of lifting off the third material on the second material by removing the exposed second material 3, and the third material is interposed between the first material and the third material. 4 is embedded to obtain a flat structure.
従来技術の例として、特願昭56−61066では、第７図
（Ｃ）の第３の材料の堆積法としてECR型プラズマ堆積
法を用いている。この堆積法は平坦部４はエッチングの
遅い密膜、段差部４′ではエッチングが早い疎膜を低温
で形成できる。配線の平坦化を行うに当たり、第２の材
料としてレジストを用い、第１の材料として金属材料を
堆積し、第７図（Ｄ）に示すように、HF系溶液で段差部
の第３の材料４′を除去し、リフトオフにより第７図
（Ｅ）に示すように、平坦な構造を得ている。この手法
には次のような問題点がある。（イ）第７図（Ｅ）に示
すようにＶ字溝（くさび）が形成される。実際に、くさ
び幅は0.2〜0.3μｍ程度であり、サブミクロン配線の平
坦化の障害となる。（ロ）スライトエッチとしてHF系溶
液を使用しているので、金属材料がサイドエッチを受け
る欠点を有する。（ハ）レジスト形状がテーパ角として
60゜以上の垂直性がなければ、第３の材料を堆積すると
きに、疎膜４′が形成されにくく、リフトオフ歩留を低
下させる。（ニ）第３の材料の堆積、スライトエッチ、
リフトオフと工程が複雑である。As an example of the prior art, Japanese Patent Application No. 56-61066 uses the ECR type plasma deposition method as the deposition method of the third material in FIG. 7 (C). According to this deposition method, a flat film having a slow etching rate can be formed at the flat portion 4 and a sparse film having a fast etching rate at the step portion 4'can be formed at a low temperature. When flattening the wiring, a resist is used as the second material, a metal material is deposited as the first material, and as shown in FIG. By removing 4'and lift-off, a flat structure is obtained as shown in FIG. 7 (E). This method has the following problems. (A) As shown in FIG. 7 (E), a V-shaped groove (wedge) is formed. Actually, the wedge width is about 0.2 to 0.3 μm, which is an obstacle to flattening the submicron wiring. (B) Since the HF-based solution is used as the slight etch, it has a drawback that the metal material is side-etched. (C) The resist shape has a taper angle
If there is no verticality of 60 ° or more, the sparse film 4'is less likely to be formed when depositing the third material, which lowers the lift-off yield. (D) Deposition of third material, slight etching,
Lift-off and process are complicated.
同じような他の従来技術の例として（昭和57年度電子通
信学会総合全国大会p2−231）は、第８図（Ａ）の工程
後、第８図（Ｂ）に示すようにイオンシャワーエッチン
グ装置で配線５をエッチングしている。図中５は配線、
６はレジストを示す。この時、後の工程で生じるＶ字溝
（第７図（Ｅ）のようなくさび）を低減するために、配
線側壁部にテーパをつけている。この後、RFスパッタ法
により絶縁膜７及び７′を堆積し、第８図（Ｃ）の構造
を得る。次に、HF系溶液でスライトエッチを行い段差側
壁部のエッチングの速い絶縁膜７′を除去している（第
８図（Ｄ））。As another example of similar conventional technology (1982 National Institute of Electronics and Communication General Conference p2-231), after the process of FIG. 8 (A), as shown in FIG. 8 (B), an ion shower etching apparatus is used. The wiring 5 is etched by. In the figure, 5 is wiring,
Reference numeral 6 represents a resist. At this time, in order to reduce a V-shaped groove (a wedge as shown in FIG. 7E) generated in a later step, the wiring side wall portion is tapered. After that, insulating films 7 and 7'are deposited by the RF sputtering method to obtain the structure shown in FIG. 8 (C). Next, a slight etch is performed with an HF-based solution to remove the insulating film 7 ′ on the side wall of the step where the etching is fast (FIG. 8D).
最後に、リフトオフにより第８図（Ｅ）のような平坦な
構造を実現している。しかし、この手法では、（イ）配
線にテーパ加工をするために、微細化に限界がある。
（ロ）HF系溶液でスライトエッチを行っているので配線
がエッチングされる。（ハ）レジスト形状は、できるだ
け垂直でなければならない、等の欠点を有する。以上の
従来技術においては、工程が複雑で多くの装置を使用す
るという極めてスループットが悪いものであった。Finally, lift-off realizes a flat structure as shown in FIG. However, in this method, (a) there is a limit to miniaturization because the wiring is tapered.
(B) The wiring is etched because the HF solution is used for the slight etching. (C) The resist shape has a defect that it should be as vertical as possible. In the above conventional technique, the process is complicated and many devices are used, resulting in extremely low throughput.
（問題点を解決するための手段） 本発明は、これらの欠点を解決するために提案されたも
ので、高密度かつ平坦なパターンを形成しうる半導体装
置の製造法を提供することを目的とする。しかして本発
明はドライプロセスによるリフトオフ法を用いている点
を特徴とするものである。(Means for Solving Problems) The present invention has been proposed to solve these drawbacks, and an object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a flat pattern with high density. To do. However, the present invention is characterized in that the lift-off method by the dry process is used.
（実施例） 次に本発明の実施例を説明する。なお実施例は一つの例
示であって、本発明の精神を逸脱しない範囲で、種々の
変更あるいは改良を行いうることは言うまでもない。(Example) Next, the Example of this invention is described. It is needless to say that the embodiment is merely an example, and various modifications and improvements can be made without departing from the spirit of the present invention.
第１図は本発明の第一の実施例として配線の平坦化形成
法を示す。第１図（Ａ）は、能動素子が形成されている
基板11上に第１の材料として金属配線12を通常の堆積法
により堆積し、通常のリソグラフィ工程によりパターニ
ングし、レジスト13を形成したものである。この実施例
では、金属配線12として、Alをスパッタ法で5000Å堆積
し、レジスト13を1.5μｍ膜厚塗布し、リソグラフィ工
程によりパターニングし形成した。第１図（Ｂ）は、レ
ジスト13をマスクにドライエッチングにより金属配線12
を加工したものである。本発明の実施例では、CCl4によ
り平行平板型ドライエッチングでエッチングを行った。
第１図（Ｃ）は低温で膜形成が可能な堆積法により第２
の材料として絶縁膜14を堆積したものである。低温で膜
形成できる方法は、イオンビーム法、スパッタ法等があ
るが、この実施例ではマイクロ波電子サイクロトロン堆
積法（以下、ECR堆積法と呼ぶ）によりSiO2膜を堆積し
た。ECR堆積法とは、基板温度を100℃以下に保ち、真空
度10-4〜10-5TorrでSiO2膜を堆積することができる。こ
の方法を使って、SiO2膜を7000Å（後の工程でのSiO2膜
のエッチング量を2000Å見込んだ堆積量）堆積した。FIG. 1 shows a wiring flattening forming method as a first embodiment of the present invention. FIG. 1 (A) shows a resist 13 formed by depositing a metal wiring 12 as a first material on a substrate 11 on which an active element is formed by a normal deposition method and patterning it by a normal lithography process. Is. In this embodiment, the metal wiring 12 is formed by depositing Al in a thickness of 5000 by a sputtering method, applying a resist 13 to a film thickness of 1.5 μm, and patterning by a lithography process. In FIG. 1B, the metal wiring 12 is formed by dry etching using the resist 13 as a mask.
Is processed. In the examples of the present invention, parallel plate type dry etching was performed using CCl 4 .
FIG. 1 (C) shows a second method using a deposition method capable of forming a film at a low temperature.
The insulating film 14 is deposited as a material for the. Although a method capable of forming a film at a low temperature includes an ion beam method, a sputtering method, etc., in this embodiment, a SiO 2 film was deposited by a microwave electron cyclotron deposition method (hereinafter referred to as an ECR deposition method). The ECR deposition method is capable of depositing a SiO 2 film at a vacuum degree of 10 −4 to 10 −5 Torr while keeping the substrate temperature at 100 ° C. or lower. Using this method, a SiO 2 film was deposited at 7,000 Å (a deposition amount in which the etching amount of the SiO 2 film in the subsequent process was expected to be 2,000 Å).
第１図（Ｄ）は、Arイオン等により絶縁膜14をレジスト
13の側面が露出するまでエッチングし、ついでドライも
しくはウエット法によりレジスト13を剥離除去し、絶縁
膜14と金属配線13とを平坦な構造ならしめたものである
（第１図Ｅ参照）。この実施例では、ECR装置にRFバイ
アスを印加し、ArイオンによりSiO2膜をエッチングし、
レジスト13を露出させた。ここで、第３図にArイオンに
対するSiO2膜のエッチングレートを示している。この実
施例では、Ar10SCCM、RFパワー200Wでエッチングレート
250Å／分でSiO2膜を2000Åエッチングした。さらにO2
プラズマによりレジストを剥離し、第１図（Ｅ）の構造
を実現した。ここで、アセトンもしくはＪ−100による
レジスト剥離も可能である。第１図（Ｃ）及び（Ｄ）の
工程に対して、第１図（Ｆ），（Ｇ）が考えられる。第
１図（Ｆ）は、絶縁膜の薄膜15を堆積したものである。
この理由は、レジストを露出した状態で、SiH4とO2雰囲
気中にRFバイアスを印加するとレジストがO2プラズマに
よりアッシャーされるからである。この実施例では、EC
R堆積法により、第１図（Ｃ）の工程の条件で、1000Å
のSiO2膜を堆積した。この薄膜のSiO2膜を堆積すること
により後の工程でECR装置の基板に、SiH4とO2雰囲気中
でRFバイアスを印加してもレジストがO2プラズマにより
アッシャーされることはない。即ち、SiH4とO2雰囲気中
で、RFバイアスを印加しながら絶縁膜を堆積してもレジ
ストが剥離されないという特徴を有する。第１図（Ｇ）
は第１図（Ｆ）の工程後、ECR堆積法にSiH4とO2とAr雰
囲気中でRFバイアスを印加しながら絶縁膜16を堆積した
ものである。ECR装置にRFバイアスを印加しながら絶縁
膜16を形成すると側壁部は疎膜から密膜となる。FIG. 1 (D) shows that the insulating film 14 is resisted by Ar ions or the like.
Etching is performed until the side surfaces of 13 are exposed, and then the resist 13 is peeled and removed by a dry or wet method, so that the insulating film 14 and the metal wiring 13 have a flat structure (see FIG. 1E). In this example, an RF bias was applied to the ECR device, the SiO 2 film was etched by Ar ions,
The resist 13 was exposed. Here, FIG. 3 shows the etching rate of the SiO 2 film with respect to Ar ions. In this example, Ar10SCCM, RF power 200W, etching rate
The SiO 2 film was etched at 2000Å at 250Å / min. Further O 2
The resist was stripped off by plasma, and the structure shown in FIG. 1 (E) was realized. Here, the resist can be stripped with acetone or J-100. 1 (F) and 1 (G) are considered for the steps of FIGS. 1 (C) and 1 (D). In FIG. 1 (F), a thin film 15 of an insulating film is deposited.
The reason for this is that when an RF bias is applied in an atmosphere of SiH 4 and O 2 with the resist exposed, the resist is ashed by O 2 plasma. In this example, EC
By the R deposition method, 1000 Å under the condition of the process of Fig. 1 (C)
Of SiO 2 film was deposited. By depositing this thin SiO 2 film, the resist is not ashed by O 2 plasma even if an RF bias is applied to the substrate of the ECR device in the SiH 4 and O 2 atmosphere in the subsequent step. That is, the resist is not peeled off even if an insulating film is deposited while applying an RF bias in an atmosphere of SiH 4 and O 2 . Fig. 1 (G)
Shows the insulating film 16 deposited after applying the RF bias in the SiH 4 , O 2 and Ar atmosphere by the ECR deposition method after the step of FIG. When the insulating film 16 is formed while applying the RF bias to the ECR device, the side wall portion becomes a dense film instead of a dense film.
第４図（イ）は、RFパワーを横軸とし、スライトエッチ
後の段差部の堆積膜厚を縦軸としたものである。縦軸の
正符号は、（ロ）図に示すようにくさび部分（段差部
分）の絶縁膜がスライトエッチ後に残っていることを意
味し、角符号は（ハ）図に示すようにスライトエッチに
より除去されてくさびが生じることを示している。即
ち、負のＣはくさび幅である。第４図よりRFパワーが20
0W程度になるとスライトエッチにより段差部の絶縁膜は
除去されず、エッチングレートが速い疎膜からエッチン
グレートの遅い密膜となっていることがわかる。ECR装
置にRFバイアスを印加しながら絶縁膜を堆積した場合の
利点は （イ）このECR堆積法によれば、（ａ）段差側面にも低
温で緻密な膜を形成することが出来ること、（ｂ）膜形
成に方向性があるため、段差の上面と側面では形成され
る膜厚が異なるため、側面の膜を先に除去出来るもので
あり、これによって、段差部にくさびが生じない。In FIG. 4A, the RF power is plotted on the horizontal axis, and the deposited film thickness of the step portion after the slight etching is plotted on the vertical axis. The plus sign on the vertical axis means that the insulating film at the wedge portion (step portion) remains after the light etching as shown in (b), and the square sign by the light etching as shown in (c). It shows that it is removed and wedges are formed. That is, negative C is the wedge width. From Fig. 4, RF power is 20
It can be seen that at about 0 W, the insulating film at the step portion is not removed by the slight etching, and the sparse film with a fast etching rate is changed to the dense film with a slow etching rate. The advantages of depositing an insulating film while applying an RF bias to an ECR device are: (a) According to this ECR deposition method, (a) it is possible to form a dense film at a low temperature on the step side surface, b) Since the film formation is directional, the film thickness formed on the upper surface and the side surface of the step is different, so that the film on the side surface can be removed first, and thus the wedge does not occur at the step portion.
（ロ）絶縁膜を堆積しながらレジスト周囲及び上部の絶
縁膜をエッチングするのでレジスト周囲の絶縁膜の厚さ
が、RFバイアスを印加しない時に比較して薄い。(B) Since the insulating film around the resist and the upper insulating film are etched while depositing the insulating film, the thickness of the insulating film around the resist is smaller than that when the RF bias is not applied.
（ハ）絶縁膜堆積途中でRFバイアスのパワーを上げてエ
ッチングレートの比率を増加させることにより第１図
（Ｇ）の構造を実現できる等である。この工程では、絶
縁膜形成時にRFバイアスを印加せず絶縁膜形成後RFバイ
アスを印加し、第１図（Ｄ）の構造を実現するか、もし
くは絶縁膜形成時にRFバイアスを印加し、第１図（Ｇ）
の構造を実現してもどちらでも良い。これらの工程によ
り金属配線間に絶縁膜が埋め込まれた平坦な配線構造が
実現された。(C) The structure of FIG. 1 (G) can be realized by increasing the RF bias power and increasing the etching rate ratio during the deposition of the insulating film. In this step, the RF bias is not applied at the time of forming the insulating film and the RF bias is applied after the insulating film is formed to realize the structure of FIG. 1D, or the RF bias is applied at the time of forming the insulating film. Figure (G)
Either structure may be realized. Through these steps, a flat wiring structure having an insulating film embedded between metal wirings was realized.
以上の本発明のプロセスの特徴は、（イ）同一真空槽内
で絶縁膜堆積からリフトオフまで一連の工程を経ること
が可能であり、これまでのリフトオフと比較してスルー
プットが良い。（ロ）レジスト露出がArイオン等による
ドライエッチングであることによりくさびが生じないと
いうメリットが有り、これまでのリフトオフの欠点であ
るくさびによる平坦性、微細化の限界を解消し、また、
金属配線がエッチングされない。（ハ）Arイオンでエッ
チングする場合は、レジスト形状に依存せずにレジスト
を露出することが可能である、等である。The features of the process of the present invention described above are: (a) It is possible to go through a series of steps from the insulating film deposition to the lift-off in the same vacuum chamber, and the throughput is better than the conventional lift-off. (B) There is an advantage that a wedge does not occur because the resist exposure is dry etching using Ar ions, etc., and the limitation of flatness and miniaturization due to the wedge, which is a drawback of lift-off so far, is solved.
Metal wiring is not etched. (C) When etching with Ar ions, the resist can be exposed without depending on the resist shape.
上記の説明ではArイオンによるエッチングについて説明
したが、この他に反応性エッチング、物理エッチングな
ども適用することができる。In the above description, the etching by Ar ion is explained, but reactive etching, physical etching, etc. can also be applied.
以上の実施例は、レジストをステンシルとした場合であ
るが、レジスト以外のステンシルでも可能である。第２
図に、レジスト以外のステンシルを用いた場合の第２の
実施例を示す。第２図（Ａ）は、通常の堆積法により基
板21に第１の材料として金属配線22を堆積後、ステンシ
ル材23を堆積し、リソグラフィ工程によりレジスト24を
パターニングし、エッチングによりステンシル層23を加
工したものである。この実施例では、ステンシル層23と
してアモルファスシリコンを用いた。具体的には、スパ
ッタ法でAlを5000Å堆積した後、ECR堆積法によりアモ
ルファスシリコンを5000Å堆積した。ステンシル層とし
ては、下層の金属配線のエッチングマスクとなる材料で
あれば良く、ポリシリコン、SiO2、Si3N4膜等が考えら
れる。その後、レジスト24を1.5μｍ塗布し、リソグラ
フィ工程によりパターニングし、CF4＋H2でアモルファ
スシリコン23をエッチングした。ここで、ステンシル層
23が金属配線22のエッチングマスクとなるか否かで第２
図（Ａ）の工程後金属配線22のエッチング前かあるいは
後にレジスト24を剥離しても良い。第２図（Ｂ）は、金
属配線22上にステンシル層23との２層の構造が形成され
たものである。この実施例では、AlをCCl4でエッチング
後、レジスト剥離を行った。第２図（Ｃ）は、第２の材
料として絶縁膜25を堆積したものである。この実施例で
は、第１の実施例と同じ条件で、ECR堆積法によりSiO2
膜を7000Å堆積した。第２図（Ｄ）は、同じく第１の実
施例と同じように、Arイオンで絶縁膜25を、ステンシル
層24′の側面が露出するまでエッチングしたものであ
る。最後に、ステンシル層24′であるアモルファスシリ
コンをCF4＋O2によりエッチングし、第２図（Ｅ）の平
坦な構造を実現している。このプロセスにおいて、第２
図（Ｂ）工程後第１の実施例と同じように、ECR堆積法
においてSiN4,O2,Ar雰囲気中で基板にRFバイアスを印加
しながら絶縁膜26を堆積し、第２図（Ｆ）（第２図Ｄに
対応する）の構造を実現しても良い。ただし、第１の実
施例では、ステンシル材はレジストであるためにRFバイ
アスを印加する前に、薄膜の絶縁膜を堆積する必要があ
ったが、ここでは、ステンシル層がO2プラズマでエッチ
ングされない限り、その初期堆積を必要としない。以
上、ステンシルがレジストでない場合のプロセスの特徴
は、（イ）絶縁膜堆積時の基板温度に左右されない（レ
ジストを使用した場合、200℃以下でなければならな
い。）。このため、絶縁膜の形成法として、スパッタ
法、バイアススパッタ法、CVD法等種々の方法が使用可
能となる。（ロ）レジストによる汚染が問題とならな
い。等がある。In the above embodiments, the resist is a stencil, but a stencil other than the resist is also possible. Second
The second embodiment is shown in the figure when a stencil other than the resist is used. In FIG. 2A, a metal wiring 22 is deposited as a first material on the substrate 21 by a normal deposition method, a stencil material 23 is deposited, a resist 24 is patterned by a lithography process, and a stencil layer 23 is etched. It is processed. In this embodiment, amorphous silicon is used as the stencil layer 23. Specifically, 5000 Å of Al was deposited by the sputtering method, and then 5,000 Å of amorphous silicon was deposited by the ECR deposition method. The stencil layer may be any material as long as it serves as an etching mask for the underlying metal wiring, and polysilicon, SiO 2 , Si 3 N 4 film or the like can be considered. After that, a resist 24 was applied in a thickness of 1.5 μm, patterned by a lithography process, and the amorphous silicon 23 was etched with CF 4 + H 2 . Where the stencil layer
Whether 23 becomes an etching mask for the metal wiring 22 or not
The resist 24 may be removed before or after the etching of the metal wiring 22 after the step of FIG. FIG. 2B shows a two-layer structure including the stencil layer 23 formed on the metal wiring 22. In this example, the resist was stripped after etching Al with CCl 4 . FIG. 2 (C) shows an insulating film 25 deposited as a second material. In this example, SiO 2 was deposited by ECR deposition under the same conditions as in the first example.
The film was deposited at 7,000Å. In FIG. 2 (D), similarly to the first embodiment, the insulating film 25 is etched with Ar ions until the side surface of the stencil layer 24 'is exposed. Finally, the amorphous silicon is a stencil layer 24 'is etched by CF 4 + O 2, it realizes a flat structure of FIG. 2 (E). In this process, the second
After the step (B) in the same manner as in the first embodiment, the insulating film 26 is deposited in the SiN 4 , O 2 and Ar atmosphere while applying the RF bias to the substrate by the ECR deposition method, as shown in FIG. ) (Corresponding to FIG. 2D) structure may be realized. However, in the first embodiment, since the stencil material is a resist, it was necessary to deposit a thin insulating film before applying the RF bias, but here, the stencil layer is not etched by O 2 plasma. As long as it does not require its initial deposition. As mentioned above, the characteristics of the process when the stencil is not a resist are (a) not affected by the substrate temperature at the time of depositing the insulating film (when a resist is used, the temperature must be 200 ° C or lower). Therefore, various methods such as a sputtering method, a bias sputtering method, and a CVD method can be used as the method of forming the insulating film. (B) Contamination by the resist does not pose a problem. Etc.
以上は、配線の平坦化に応用したリフトオフ法の実施例
であるが、本発明は、素子間分離部の平坦化及びゲート
電極部周囲の平坦化等種々のLSI表面の平坦化に適用で
きることはいうまでもない。第５図は、素子間分離部に
適用した例である。半導体基板31上にステンシル層32を
パターニングし、エッチングにより加工したものであ
る。この実施例としては、半導体基板31としてシリコン
基板にレジスト31をパターニング形成し、CF4＋H2によ
りエッチングしたものである。この図の工程後、本発明
のリフトオフ法を適用し、シリコン溝部に絶縁膜を埋め
込むことにより素子間分離部の平坦化が実現できる。第
６図は、ゲート電極に応用した例である。ステンシル層
34をマスクにゲート電極33をエッチング加工形成したも
のである。The above is the embodiment of the lift-off method applied to the flattening of the wiring, but the present invention can be applied to the flattening of various LSI surfaces such as the flattening of the element isolation portion and the flattening around the gate electrode portion. Needless to say. FIG. 5 is an example applied to an element isolation part. A stencil layer 32 is patterned on a semiconductor substrate 31 and processed by etching. In this embodiment, a resist 31 is patterned on a silicon substrate as a semiconductor substrate 31 and is etched with CF 4 + H 2 . After the step shown in this figure, the lift-off method of the present invention is applied to bury the insulating film in the silicon groove portion, whereby the element isolation portion can be flattened. FIG. 6 is an example applied to a gate electrode. Stencil layer
The gate electrode 33 is formed by etching using 34 as a mask.
本実施例としては、ゲート電極にポリシリコンを形成
し、ステンシル層34としてレジストを形成したものであ
る。この図の工程後本発明のリフトオフ法を適用するこ
とによりゲート電極部の平坦化が形成できる。以上、素
子間分離部、ゲート電極、配線を平坦化することにより
完全にして平坦なLSIの構造が実現できる。In this embodiment, polysilicon is formed on the gate electrode and a resist is formed as the stencil layer 34. By applying the lift-off method of the present invention after the process shown in this figure, the gate electrode portion can be planarized. As described above, a completely flat LSI structure can be realized by flattening the element isolation portion, the gate electrode, and the wiring.
（発明の効果） 叙上のように本発明によれば、（ａ）段差側面にも低温
で緻密な膜を形成することが出来ること、（ｂ）膜形成
に方向性があるため、段差の上面と側面では形成される
膜厚が異なるため、側面の膜を先に除去出来るものであ
り、これによって、段差部にくさびが生じないことによ
って、半導体装置における素子および配線の微細化、平
坦性共に優れ、プロセスとしてサブミクロン工程にも十
分適用できる効果を有するものである。(Effect of the Invention) As described above, according to the present invention, (a) it is possible to form a dense film on the side surface of a step at low temperature, and (b) since the film formation has directionality, Since the film thickness is different between the top surface and the side surface, the film on the side surface can be removed first. This prevents the step from forming a wedge, thereby making the elements and wiring in the semiconductor device finer and flatter. Both are excellent and have an effect that they can be sufficiently applied to the submicron process as a process.
第１図は本発明の半導体装置の製造法の第１実施例、第
２図は第２の実施例、第３図はエッチングレートとRFパ
ワーとの関係、、第４図はRFパワーとC/Hとの関係、第
５図及び第６図は本発明の他の実施例、第７図及び第８
図は従来の方法を示す。 １……基板、２……第１の材料、３……レジスト、4,
4′……第２の材料及び絶縁膜、５……配線、６……レ
ジスト、7,7′……絶縁膜、11……基板、12……金属配
線、13……レジスト、14,15,16……絶縁膜、21……基
板、22……金属配線、23……ステンシル層及びステンシ
ル材、24……レジスト、25……絶縁膜、24′……ステン
シル層、26……絶縁膜、31……シリコン基板、32,34…
…レジスト、33……ポリシリコン。FIG. 1 is a first embodiment of a method for manufacturing a semiconductor device of the present invention, FIG. 2 is a second embodiment, FIG. 3 is a relationship between etching rate and RF power, and FIG. 4 is RF power and C / H, FIG. 5 and FIG. 6 are other embodiments of the present invention, FIG. 7 and FIG.
The figure shows a conventional method. 1 ... Substrate, 2 ... First material, 3 ... Resist, 4,
4 '... second material and insulating film, 5 ... wiring, 6 ... resist, 7,7' ... insulating film, 11 ... substrate, 12 ... metal wiring, 13 ... resist, 14,15 , 16 ... Insulating film, 21 ... Substrate, 22 ... Metal wiring, 23 ... Stencil layer and stencil material, 24 ... Resist, 25 ... Insulating film, 24 '... Stencil layer, 26 ... Insulating film , 31 …… Silicon substrate, 32, 34…
… Resist, 33 …… Polysilicon.
Claims (2)
おいて、第１の材料を形成する工程と、前記の第１の材
料上に必要とする形状のレジストパターンを形成する工
程と、前記の第１の材料層が前記のマスクパターンと同
一形状にエッチングされる工程と、前記の第１の材料上
のレジストを残したまま、第２の材料をマイクロ波電子
サイクロトロン堆積法、イオンビーム法またはスパッタ
法のいずれかの方法により全面に形成する工程と、前記
レジスト側面が露出するまで少なくとも前記第２の材料
をドライエッチングする工程と、ついで前記のレジスト
を剥離除去する工程とを含むことを特徴とする半導体装
置の製造法。1. In forming an element portion and a wiring portion of a semiconductor device, a step of forming a first material, a step of forming a resist pattern of a required shape on the first material, A step of etching the first material layer in the same shape as the mask pattern, and a step of etching the second material with a microwave electron cyclotron deposition method, an ion beam method or a method in which the resist on the first material is left. And a step of dry-etching at least the second material until the side surface of the resist is exposed, and a step of peeling and removing the resist. Manufacturing method of semiconductor device.
おいて、第１の材料を形成する工程と、前記の第１の材
料上にステンシル材を形成する工程と、前記のステンシ
ル材上に必要とする形状のレジストパターンを形成する
工程と、これをマスクとして前記の第１の材料層が前記
のマスクパターンと同一形状にエッチングされる工程
と、前記の第１の材料上のレジストを剥離する工程と、
第２の材料をマイクロ波電子サイクロトロン堆積法、イ
オンビーム法またはスパッタ法のいずれかの方法により
全面に形成する工程と、前記ステンシル層の側面が露出
するまで少なくとも前記第２の材料をドライエッチング
する工程と、ついで前記ステンシル層を剥離除去する工
程とを含むことを特徴とする半導体装置の製造法。2. In forming an element portion and a wiring portion of a semiconductor device, a step of forming a first material, a step of forming a stencil material on the first material, and a step of forming a stencil material on the stencil material are required. A step of forming a resist pattern having a shape of, a step of etching the first material layer into the same shape as the mask pattern using the resist pattern as a mask, and a step of removing the resist on the first material. Process,
Forming a second material on the entire surface by any one of a microwave electron cyclotron deposition method, an ion beam method and a sputtering method, and dry etching at least the second material until the side surface of the stencil layer is exposed. A method of manufacturing a semiconductor device, comprising: a step, and then a step of peeling and removing the stencil layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026558A JPH07107897B2 (en) | 1985-02-15 | 1985-02-15 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026558A JPH07107897B2 (en) | 1985-02-15 | 1985-02-15 | Semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187340A JPS61187340A (en) | 1986-08-21 |
| JPH07107897B2 true JPH07107897B2 (en) | 1995-11-15 |
Family
ID=12196860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026558A Expired - Lifetime JPH07107897B2 (en) | 1985-02-15 | 1985-02-15 | Semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107897B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5932151A (en) * | 1982-08-18 | 1984-02-21 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
-
1985
- 1985-02-15 JP JP60026558A patent/JPH07107897B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187340A (en) | 1986-08-21 |
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