JPH07106970A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH07106970A JPH07106970A JP24418793A JP24418793A JPH07106970A JP H07106970 A JPH07106970 A JP H07106970A JP 24418793 A JP24418793 A JP 24418793A JP 24418793 A JP24418793 A JP 24418793A JP H07106970 A JPH07106970 A JP H07106970A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- counter
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】デジタル出力時ビット縮少したり、ビット拡大
させて、Ａ／Ｄ変換装置の変換精度の向上および演算処
理の向上を計る。 【構成】基準信号により出力される三角波出力回路２と
アナログ入力するサンプルアンドホールド回路９とアナ
ログ値と三角波を比較する比較器４と、基準信号とは別
の信号で動作するカウンタ５とで構成される。比較結果
の時間的長さをカウンタ５のリセット期間にさせ、カウ
ンタ５のカウントアップ後のカウンタ５出力をデジタル
出力とする。この結果、カウンタ５を動作させるクロッ
クを、基準信号とは別の周波数にすることによって、デ
ジタル値を縮小させたり拡大させることができる。
させて、Ａ／Ｄ変換装置の変換精度の向上および演算処
理の向上を計る。 【構成】基準信号により出力される三角波出力回路２と
アナログ入力するサンプルアンドホールド回路９とアナ
ログ値と三角波を比較する比較器４と、基準信号とは別
の信号で動作するカウンタ５とで構成される。比較結果
の時間的長さをカウンタ５のリセット期間にさせ、カウ
ンタ５のカウントアップ後のカウンタ５出力をデジタル
出力とする。この結果、カウンタ５を動作させるクロッ
クを、基準信号とは別の周波数にすることによって、デ
ジタル値を縮小させたり拡大させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換装置に関し、
特に微少アナログ信号の変換機能を有するＡ／Ｄ変換装
置に関する。
特に微少アナログ信号の変換機能を有するＡ／Ｄ変換装
置に関する。
【０００２】
【従来の技術】従来の逐次比較型Ａ／Ｄ変換装置につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００３】従来の逐次比較型Ａ／Ｄ変換装置の一例の
ブロック図を示す図３を参照すると、この従来の逐次比
較型Ａ／Ｄ変換装置の８ビット型のＡ／Ｄ変換器３００
は、アナログ入力ＶＩＮを入力するサンプルアンドホー
ルド回路３９と、サプルアンドホールド回路３９の出力
３１とアナログ電圧３２とを比較し変換アナログ入力Ｖ
ＩＮがアナログ電圧３２より小さい時“０”レベルを出
力するコンパレータ３５と、外部から与えられるカウン
タ信号ＴＳで順次ＯＮして出力（Ｔ１〜Ｔｎ）を出力す
るタイミングカウンタ３８と、タイミングカウンラ３８
の出力ＴｎがＯＮすることでそのディジタル出力（Ｒ１
〜Ｒｎ）のＭＳＢである出力Ｒｎに比較信号３３がセッ
トされ出力（Ｒｎ−１）がリセットされる逐次比較レジ
スタ３７と、デジタル出力（Ｒ１〜Ｒｎ）をもとにアナ
ログ電圧３２にＤ／Ａ変換するＤ／Ａ変換器３６とを有
している。
ブロック図を示す図３を参照すると、この従来の逐次比
較型Ａ／Ｄ変換装置の８ビット型のＡ／Ｄ変換器３００
は、アナログ入力ＶＩＮを入力するサンプルアンドホー
ルド回路３９と、サプルアンドホールド回路３９の出力
３１とアナログ電圧３２とを比較し変換アナログ入力Ｖ
ＩＮがアナログ電圧３２より小さい時“０”レベルを出
力するコンパレータ３５と、外部から与えられるカウン
タ信号ＴＳで順次ＯＮして出力（Ｔ１〜Ｔｎ）を出力す
るタイミングカウンタ３８と、タイミングカウンラ３８
の出力ＴｎがＯＮすることでそのディジタル出力（Ｒ１
〜Ｒｎ）のＭＳＢである出力Ｒｎに比較信号３３がセッ
トされ出力（Ｒｎ−１）がリセットされる逐次比較レジ
スタ３７と、デジタル出力（Ｒ１〜Ｒｎ）をもとにアナ
ログ電圧３２にＤ／Ａ変換するＤ／Ａ変換器３６とを有
している。
【０００４】次に、図３に示す８ビットの従来の逐次比
較型Ａ／Ｄ変換器装置のＡ／Ｄ変換器３００の動作を表
わすタイムチャートを示す図４を参照して、この従来例
の動作を説明する。
較型Ａ／Ｄ変換器装置のＡ／Ｄ変換器３００の動作を表
わすタイムチャートを示す図４を参照して、この従来例
の動作を説明する。
【０００５】アナログ入力ＶＩＮはサンプルアンドホー
ルド回路３９により保持され、逐次比較レジスタ３７
は、出力（Ｒｎ〜Ｒ１）のＭＳＢである出力Ｒｎのみ
“０”に、他のビット（Ｒｎ−１〜Ｒ１）は全て“１”
に初期設定される。この初期値はＤ／Ａ変換機３６によ
りアナログ電圧３２に変換される。
ルド回路３９により保持され、逐次比較レジスタ３７
は、出力（Ｒｎ〜Ｒ１）のＭＳＢである出力Ｒｎのみ
“０”に、他のビット（Ｒｎ−１〜Ｒ１）は全て“１”
に初期設定される。この初期値はＤ／Ａ変換機３６によ
りアナログ電圧３２に変換される。
【０００６】サンプルアンドホールド回路３９に保持さ
れるアナログ入力ＶＩＮとアナログ電圧３２は比較器３
５で比較され、アナログ入力ＶＩＮがアナログ電圧３２
より小さい時、比較器３５の出力３３は“０”となり、
アナログ入力ＶＩＮがアナログ電圧３２より大きい時は
比較器３５の出力３３は“１”となる。
れるアナログ入力ＶＩＮとアナログ電圧３２は比較器３
５で比較され、アナログ入力ＶＩＮがアナログ電圧３２
より小さい時、比較器３５の出力３３は“０”となり、
アナログ入力ＶＩＮがアナログ電圧３２より大きい時は
比較器３５の出力３３は“１”となる。
【０００７】タイミングカウンタ３８はカウント信号Ｔ
Ｓが外部より与えられることで、その出力（Ｔｎ〜Ｔ
１）まで順次ＯＮしていくが、最初に出力ＴｎがＯＮす
ることで逐次比較レジスタ３７のＭＳＢである出力Ｒｎ
に比較器出力信号３３がセットされると同時に出力（Ｒ
ｎ−１）がリセットされる。
Ｓが外部より与えられることで、その出力（Ｔｎ〜Ｔ
１）まで順次ＯＮしていくが、最初に出力ＴｎがＯＮす
ることで逐次比較レジスタ３７のＭＳＢである出力Ｒｎ
に比較器出力信号３３がセットされると同時に出力（Ｒ
ｎ−１）がリセットされる。
【０００８】出力Ｒｎのセットされた逐次比較型レジス
タ３７の出力（Ｒｎ〜Ｒ１）をもとにアナログ電圧３２
がＤ／Ａ変換器３６により生成され、タイミングカウン
タ３８の出力（Ｔｎ−１）により逐次比較型レジスタ３
７の出力（Ｒｎ−１）に比較結果信号３３がセットさ
れ、同様に出力（Ｒｎ−２）がリセットされる。
タ３７の出力（Ｒｎ〜Ｒ１）をもとにアナログ電圧３２
がＤ／Ａ変換器３６により生成され、タイミングカウン
タ３８の出力（Ｔｎ−１）により逐次比較型レジスタ３
７の出力（Ｒｎ−１）に比較結果信号３３がセットさ
れ、同様に出力（Ｒｎ−２）がリセットされる。
【０００９】以下、同様にして降順に出力（Ｒｎ−２〜
Ｒ１）がセットされていき、出力Ｒ１がセットされた時
点で変換が終了しＡ／Ｄ変換器３００のディジタル出力
ＯＵＴは逐次比較型レジスタ３７より出力される。
Ｒ１）がセットされていき、出力Ｒ１がセットされた時
点で変換が終了しＡ／Ｄ変換器３００のディジタル出力
ＯＵＴは逐次比較型レジスタ３７より出力される。
【００１０】さらに、アナログ入力範囲に較べ振幅が十
分小さく、分解能をより細かく変換したい信号Ｓ１が入
力された場合（図５を参照）の高精度Ａ／Ｄ変換する上
述した従来の逐次比較型Ａ／Ｄ変換装置の構成を示す図
６を参照しながら説明すると、微少振幅のアナログ入力
ＶＩＮは外部入力オフセット電圧値６３により、オフセ
ット値除去回路６１にてオフセットの除去を行う。オフ
セット除去された信号６５は増幅器６２によってＡ／Ｄ
変換器３００のアナログ入力電圧範囲を超えない程度に
増幅され、増幅された信号６６はＡ／Ｄ変換器３００に
出力する。
分小さく、分解能をより細かく変換したい信号Ｓ１が入
力された場合（図５を参照）の高精度Ａ／Ｄ変換する上
述した従来の逐次比較型Ａ／Ｄ変換装置の構成を示す図
６を参照しながら説明すると、微少振幅のアナログ入力
ＶＩＮは外部入力オフセット電圧値６３により、オフセ
ット値除去回路６１にてオフセットの除去を行う。オフ
セット除去された信号６５は増幅器６２によってＡ／Ｄ
変換器３００のアナログ入力電圧範囲を超えない程度に
増幅され、増幅された信号６６はＡ／Ｄ変換器３００に
出力する。
【００１１】Ａ／Ｄ変換器３００はダイナミックレンジ
の広くとれたデジタル出力（Ｒｉ〜Ｒ１）を出力し、オ
フセット電圧値６３に対応したデジタル値（Ｆｎ〜Ｆ
ｍ）を外部入力し、オフセット追加回路６４でデジタル
入力（Ｒｉ〜Ｒ１）にデジタル値（Ｆｎ〜Ｆｍ）を付加
し高精度のデジタル出力（Ｓｎ〜Ｓ１）を得る。
の広くとれたデジタル出力（Ｒｉ〜Ｒ１）を出力し、オ
フセット電圧値６３に対応したデジタル値（Ｆｎ〜Ｆ
ｍ）を外部入力し、オフセット追加回路６４でデジタル
入力（Ｒｉ〜Ｒ１）にデジタル値（Ｆｎ〜Ｆｍ）を付加
し高精度のデジタル出力（Ｓｎ〜Ｓ１）を得る。
【００１２】以上のような構成により、Ａ／Ｄ変換分解
能が８ビットで精度が±２ＬＳＢであり、微少振幅Ｖｓ
ｘが２ＬＳＢの範囲内にある場合、上述したビット数に
ついて、ｉ＝２、ｎ＝８、ｍ＝３とすれば、精度が取れ
ない範囲（２ＬＳＢ）もＡ／Ｄ変換でき、実質８ビット
分解能、精度±０．５ＬＳＢを実現できる。
能が８ビットで精度が±２ＬＳＢであり、微少振幅Ｖｓ
ｘが２ＬＳＢの範囲内にある場合、上述したビット数に
ついて、ｉ＝２、ｎ＝８、ｍ＝３とすれば、精度が取れ
ない範囲（２ＬＳＢ）もＡ／Ｄ変換でき、実質８ビット
分解能、精度±０．５ＬＳＢを実現できる。
【００１３】
【発明が解決しようとする課題】しかしながら、以上の
変換フローではＡ／Ｄ変換後オフセット値以下という作
業が含まれるためオフセット電圧値に応じたデジタル値
（Ｆｎ〜Ｆｍ）を指定しなくてはならず、指定の方法と
しては外部入力による方法を上記に示したが、オフセッ
ト値のＡ／Ｄ変換動作をもしなければならず、非常に複
雑なＡ／Ｄ変換動作となる。また、振幅値のＡ／Ｄ変換
については、ｉ＝２であれば２ビット分の分解能のため
に８ビット構成のＡ／Ｄ変換器を使用するという無駄が
生じる。無駄を節約するためには振幅値に合わせて、ビ
ット数の適合するＡ／Ｄ変換器を選択しなくてはならな
いという欠点がある。
変換フローではＡ／Ｄ変換後オフセット値以下という作
業が含まれるためオフセット電圧値に応じたデジタル値
（Ｆｎ〜Ｆｍ）を指定しなくてはならず、指定の方法と
しては外部入力による方法を上記に示したが、オフセッ
ト値のＡ／Ｄ変換動作をもしなければならず、非常に複
雑なＡ／Ｄ変換動作となる。また、振幅値のＡ／Ｄ変換
については、ｉ＝２であれば２ビット分の分解能のため
に８ビット構成のＡ／Ｄ変換器を使用するという無駄が
生じる。無駄を節約するためには振幅値に合わせて、ビ
ット数の適合するＡ／Ｄ変換器を選択しなくてはならな
いという欠点がある。
【００１４】さらに、Ａ／Ｄ変換後のデジタル出力値を
信号処理する上で、処理スピード、回路構成を考えると
ビットは少ない方がよいが、ビットを縮小して有効にな
るのは、削除したい上位ビットが変化しないような微少
の入力振幅の場合に限る。従来の技術では、微少振幅が
下位ビットのみに存在するか、上位ビットまで波及して
いるかの区別を判定しない限り、単に上位ビットを削除
しなくてもビット縮小にはなるが、出力範囲によっては
リニアリティがなくなる問題点もあった。
信号処理する上で、処理スピード、回路構成を考えると
ビットは少ない方がよいが、ビットを縮小して有効にな
るのは、削除したい上位ビットが変化しないような微少
の入力振幅の場合に限る。従来の技術では、微少振幅が
下位ビットのみに存在するか、上位ビットまで波及して
いるかの区別を判定しない限り、単に上位ビットを削除
しなくてもビット縮小にはなるが、出力範囲によっては
リニアリティがなくなる問題点もあった。
【００１５】
【課題を解決するための手段】本発明のＡ／Ｄ変換装置
は、第１のクロック信号を入力し三角波信号を出力する
三角波信号発生回路と、アナログ入力信号を入力しサン
プリング後に一定のアナログ値のアナログ信号出力する
サンプルアンドホールド回路と、前記アナログ信号と前
記三角波信号とを比較する比較器と、この比較器の出力
信号を入力し第２のクロック信号で制御してデジタル値
を出力する第１のカウンタ回路とを備えるＡ／Ｄ変換器
を含む構成である。
は、第１のクロック信号を入力し三角波信号を出力する
三角波信号発生回路と、アナログ入力信号を入力しサン
プリング後に一定のアナログ値のアナログ信号出力する
サンプルアンドホールド回路と、前記アナログ信号と前
記三角波信号とを比較する比較器と、この比較器の出力
信号を入力し第２のクロック信号で制御してデジタル値
を出力する第１のカウンタ回路とを備えるＡ／Ｄ変換器
を含む構成である。
【００１６】また、本発明のＡ／Ｄ変換装置は、前記第
１のカウンタ回路にリセット信号を入力する構成とする
こともできる。
１のカウンタ回路にリセット信号を入力する構成とする
こともできる。
【００１７】またさらに、本発明のＡ／Ｄ変換装置の前
記三角波信号発生回路は、第２のカウンタ回路とＤ／Ａ
変換器とで構成するもともできる。
記三角波信号発生回路は、第２のカウンタ回路とＤ／Ａ
変換器とで構成するもともできる。
【００１８】さらにまた、本発明のＡ／Ｄ変換装置は、
微少振幅の外部アナログ入力信号を入力とし所定のオフ
セット電圧値により前記外部アナログ入力信号のオフセ
ットの除去を行うオフセット値除去回路と、このオフセ
ット値除去回路の出力を入力して振幅し出力を前記アナ
ログ信号とする振幅器とを有する構成とすることもでき
る。
微少振幅の外部アナログ入力信号を入力とし所定のオフ
セット電圧値により前記外部アナログ入力信号のオフセ
ットの除去を行うオフセット値除去回路と、このオフセ
ット値除去回路の出力を入力して振幅し出力を前記アナ
ログ信号とする振幅器とを有する構成とすることもでき
る。
【００１９】さらに、本発明のＡ／Ｄ変換装置は、微少
振幅の外部アナログ入力信号を入力とし所定のオフセッ
ト電圧値により前記外部アナログ信号のオフセットの除
去を行い出力を前記アナログ信号とするオフセット値除
去回路を有する構成とすることもできる。
振幅の外部アナログ入力信号を入力とし所定のオフセッ
ト電圧値により前記外部アナログ信号のオフセットの除
去を行い出力を前記アナログ信号とするオフセット値除
去回路を有する構成とすることもできる。
【００２０】
【実施例】本発明の第１の実施例のＡ／Ｄ変換装置につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】本発明の第１の実施例のＡ／Ｄ変換装置の
Ａ／Ｄ変換器の回路構成を示す図１を参照すると、この
実施例のＡ／Ｄ変換装置は、クロック信号ＣＬＫ１によ
り三角波信号２２を出力する三角波信号発生回路２とア
ナログ入力ＶＩＮをサンプルアンドホールドするサンプ
ルアンドホールド回路９と、三角波２２を非反転入力に
受け、サンプルアンドホールド回路９の出力電圧Ｖｓｈ
を反転入力に受けるコンパレータ４と、このコンパレー
タ４の比較結果２３をリセット信号として入力しクロッ
ク信号ＣＬＫ２によりカウント動作しディジタル出力
（Ｒ１〜Ｒｎ）を出力するカウンタ５とで構成されるＡ
／Ｄ変換器１００とを備える。
Ａ／Ｄ変換器の回路構成を示す図１を参照すると、この
実施例のＡ／Ｄ変換装置は、クロック信号ＣＬＫ１によ
り三角波信号２２を出力する三角波信号発生回路２とア
ナログ入力ＶＩＮをサンプルアンドホールドするサンプ
ルアンドホールド回路９と、三角波２２を非反転入力に
受け、サンプルアンドホールド回路９の出力電圧Ｖｓｈ
を反転入力に受けるコンパレータ４と、このコンパレー
タ４の比較結果２３をリセット信号として入力しクロッ
ク信号ＣＬＫ２によりカウント動作しディジタル出力
（Ｒ１〜Ｒｎ）を出力するカウンタ５とで構成されるＡ
／Ｄ変換器１００とを備える。
【００２２】さらに、三角波信号発生回路２はクロック
信号ＣＬＫ１により動作するカウンタ１とこのカウンタ
１の出力２５をアナログ変換しアナログ電圧の三角波信
号２２を出力するＤ／Ａ変換器３とを有する構成であ
る。
信号ＣＬＫ１により動作するカウンタ１とこのカウンタ
１の出力２５をアナログ変換しアナログ電圧の三角波信
号２２を出力するＤ／Ａ変換器３とを有する構成であ
る。
【００２３】次に、図２を参照して本発明の第１の実施
例のＡ／Ｄ変換装置の動作を説明する。
例のＡ／Ｄ変換装置の動作を説明する。
【００２４】まず、クロックＣＬＫ１の入力により三角
波信号発生回路２は三角波２２を出力する。三角波信号
発生回路２の回路の構成の一例はカウンタ１とＤ／Ａ変
換器３から成り、カウンタ１の動作により、信号２２は
マイナス電源側からプラス電源側に上昇する波形であっ
たり、プラス電源側からマイナス電源皮に下降する波形
であったりする。
波信号発生回路２は三角波２２を出力する。三角波信号
発生回路２の回路の構成の一例はカウンタ１とＤ／Ａ変
換器３から成り、カウンタ１の動作により、信号２２は
マイナス電源側からプラス電源側に上昇する波形であっ
たり、プラス電源側からマイナス電源皮に下降する波形
であったりする。
【００２５】次に、Ａ／Ｄ変換アナログ入力ＶＩＮはサ
ンプルアンドホールド回路９により保持される。
ンプルアンドホールド回路９により保持される。
【００２６】そしてさらに、コンパレータ４はサンプル
アンドホールド回路９の出力電圧Ｖｓｈと三角波２２と
を比較して比較結果２３を出力する。比較結果２３は単
発ではなく、コンパレータ４はアナログ電圧Ｖｓｈがサ
ンプルアンドホールド回路９により、変化するまで常に
動作しており比較結果２３はアナログ値が高い時間中の
み“Ｈ”を出力する（図２参照）。
アンドホールド回路９の出力電圧Ｖｓｈと三角波２２と
を比較して比較結果２３を出力する。比較結果２３は単
発ではなく、コンパレータ４はアナログ電圧Ｖｓｈがサ
ンプルアンドホールド回路９により、変化するまで常に
動作しており比較結果２３はアナログ値が高い時間中の
み“Ｈ”を出力する（図２参照）。
【００２７】次に、カウンタ５の動作について説明す
る。比較結果２３をカウンタ５のリセット信号（“Ｌ”
がリセット）として入力し、もう一つのリセット信号２
４がリセット解除されてからクロックＣＬＫ２の同期で
動作し、比較結果２３がリセットとなるまで、カウンタ
５はカウントアップされ、カウンタ５の各ビットの出力
をデジタル出力としてとらえられる。
る。比較結果２３をカウンタ５のリセット信号（“Ｌ”
がリセット）として入力し、もう一つのリセット信号２
４がリセット解除されてからクロックＣＬＫ２の同期で
動作し、比較結果２３がリセットとなるまで、カウンタ
５はカウントアップされ、カウンタ５の各ビットの出力
をデジタル出力としてとらえられる。
【００２８】即ち、アナログ入力電圧ＶＩＮの大きさに
より、カウンタ５のリセット信号（比較結果２３）のタ
イミングが変化し、その結果カウンタ５のカウントアッ
プを終わるタイミングが変わり、アナログ入力電圧ＶＩ
Ｎに対応したカウンター出力がデジタル出力値（Ｒｎ〜
Ｒ１）として出力される。
より、カウンタ５のリセット信号（比較結果２３）のタ
イミングが変化し、その結果カウンタ５のカウントアッ
プを終わるタイミングが変わり、アナログ入力電圧ＶＩ
Ｎに対応したカウンター出力がデジタル出力値（Ｒｎ〜
Ｒ１）として出力される。
【００２９】次に、本発明の第２の実施例のＡ／Ｄ変換
装置について説明する。
装置について説明する。
【００３０】本発明の第１の実施例のＡ／Ｄ変換装置の
Ａ／Ｄ変換器１００の動作において、通常クロックＣＬ
Ｋ２はクロックＣＬＫ１と同期させる必要はなく、クロ
ックＣＬＫ２がクロックＣＬＫ１と同一周波数でカウン
タ１および５のそれぞれの動作が同じであれば、デジタ
ル出力値（Ｒｎ〜Ｒ１）は三角波２２とダイナミックレ
ンジが同一のデータで出力される。
Ａ／Ｄ変換器１００の動作において、通常クロックＣＬ
Ｋ２はクロックＣＬＫ１と同期させる必要はなく、クロ
ックＣＬＫ２がクロックＣＬＫ１と同一周波数でカウン
タ１および５のそれぞれの動作が同じであれば、デジタ
ル出力値（Ｒｎ〜Ｒ１）は三角波２２とダイナミックレ
ンジが同一のデータで出力される。
【００３１】クロックＣＬＫ２の周波数をクロッＣＬＫ
１に較べて速くするとデジタル出力値（Ｒｎ〜Ｒ１）は
通常地より振幅は拡大され、遅くするとデジタルの出力
の振幅は縮小される。また、カウンタ５に入力するリセ
ット信号２４を比較結果信号２３の他に外部よりリセッ
ト信号として入力すると、デジタル出力値のオフセット
値を調節できる。
１に較べて速くするとデジタル出力値（Ｒｎ〜Ｒ１）は
通常地より振幅は拡大され、遅くするとデジタルの出力
の振幅は縮小される。また、カウンタ５に入力するリセ
ット信号２４を比較結果信号２３の他に外部よりリセッ
ト信号として入力すると、デジタル出力値のオフセット
値を調節できる。
【００３２】図７は本発明の第２の実施例のＡ／Ｄ変換
装置の構成を示す図で、デジタル出力値の振幅が縮小さ
れる例を示し、図８は図７に示すＡ／Ｄ変換装置のデジ
タル出力値の振幅が縮小されるときのタイミングを示し
た図である。
装置の構成を示す図で、デジタル出力値の振幅が縮小さ
れる例を示し、図８は図７に示すＡ／Ｄ変換装置のデジ
タル出力値の振幅が縮小されるときのタイミングを示し
た図である。
【００３３】図７を参照しながら説明すると、この実施
例のＡ／Ｄ変換装置は、アナログ入力ＶＩＮを入力とし
オフセット電圧値７３によるオフセット値除去回路１１
とオフセット除去回路１１の出力７５を増幅しＡ／Ｄ変
換器１００のサンプルアンドホールド回路９の入力に供
給する増幅器１２と、Ａ／Ｄ変換器１００とで構成され
る。微小振幅のアナログ入力ＶＩＮは外部入力のオフセ
ット電圧値７３により、オフセット除去回路１１にてオ
フセットの除去を行う。オフセット除去された信号７５
は増幅器１２によってＡ／Ｄ変換器１００のアナログ入
力電圧範囲を超えない程度に増幅され、増幅された信号
ＶａはＡ／Ｄ変換器１００に入力される。
例のＡ／Ｄ変換装置は、アナログ入力ＶＩＮを入力とし
オフセット電圧値７３によるオフセット値除去回路１１
とオフセット除去回路１１の出力７５を増幅しＡ／Ｄ変
換器１００のサンプルアンドホールド回路９の入力に供
給する増幅器１２と、Ａ／Ｄ変換器１００とで構成され
る。微小振幅のアナログ入力ＶＩＮは外部入力のオフセ
ット電圧値７３により、オフセット除去回路１１にてオ
フセットの除去を行う。オフセット除去された信号７５
は増幅器１２によってＡ／Ｄ変換器１００のアナログ入
力電圧範囲を超えない程度に増幅され、増幅された信号
ＶａはＡ／Ｄ変換器１００に入力される。
【００３４】最終的に８ビット変換で振幅値２ビットお
よびオフセット値６ビットの構成にすると、三角波出力
発生回路２のカウンタ１を２ビット構成にでき、三角波
を出力するというよりも４値（００，０１，１０，１１
であらわされるアナログ電圧値）を出力することにな
り、コンパレータ４はアナログ入力Ｖｓｈと４値と比較
し比較結果２３をカウンタ５にリセット信号Ｒｅ２とし
て入力させる。カウンタ５ではあらかじめ外部よりリセ
ット信号Ｒｅ１をオフセット電圧に対応させたタイミン
グで入力させ、カウンタ５をカウントアップさせてお
り、リセット信号Ｒｅ２のデータが入力する直前までに
オフセット値に対応するデジタル値が得られるようにな
っている。
よびオフセット値６ビットの構成にすると、三角波出力
発生回路２のカウンタ１を２ビット構成にでき、三角波
を出力するというよりも４値（００，０１，１０，１１
であらわされるアナログ電圧値）を出力することにな
り、コンパレータ４はアナログ入力Ｖｓｈと４値と比較
し比較結果２３をカウンタ５にリセット信号Ｒｅ２とし
て入力させる。カウンタ５ではあらかじめ外部よりリセ
ット信号Ｒｅ１をオフセット電圧に対応させたタイミン
グで入力させ、カウンタ５をカウントアップさせてお
り、リセット信号Ｒｅ２のデータが入力する直前までに
オフセット値に対応するデジタル値が得られるようにな
っている。
【００３５】また、オフセット値を得るまでに時間がか
かり過ぎ変換時間が間に合わない場合、カウンタ５のク
ロックＣＬＫ２の周波数をオフセット値変換の時間の
み、速くさせ変換時間を短縮させる。また、上記の方法
はカウンタ１とカウンタ５の出力が共に２ビットで出力
するようにしているが、カウンタ５のみを２ビット出力
にするためには、三角波出力発生回路３の出力２２が４
値出力ではなく、図１１に示すように与えられたビット
数全て変化する様な出力にして、クロックＣＬＫ２の周
波数をクロックＣＬＫ１と比較し遅くさせデジタル出力
値を縮小させる方法もある。
かり過ぎ変換時間が間に合わない場合、カウンタ５のク
ロックＣＬＫ２の周波数をオフセット値変換の時間の
み、速くさせ変換時間を短縮させる。また、上記の方法
はカウンタ１とカウンタ５の出力が共に２ビットで出力
するようにしているが、カウンタ５のみを２ビット出力
にするためには、三角波出力発生回路３の出力２２が４
値出力ではなく、図１１に示すように与えられたビット
数全て変化する様な出力にして、クロックＣＬＫ２の周
波数をクロックＣＬＫ１と比較し遅くさせデジタル出力
値を縮小させる方法もある。
【００３６】次に、本発明の第３の実施例のＡ／Ｄ変換
装置を説明する。
装置を説明する。
【００３７】この実施例のＡ／Ｄ変換装置は、Ａ／Ｄ変
換後のデジタル出力値を信号処理する上で、処理スピー
ドを考えるとビットは少ない方がよいため、入力振幅が
小さい場合出力時にデジタル値を拡大させる例で、その
構成を図９に示し、その動作タイミングを図１０に示
す。
換後のデジタル出力値を信号処理する上で、処理スピー
ドを考えるとビットは少ない方がよいため、入力振幅が
小さい場合出力時にデジタル値を拡大させる例で、その
構成を図９に示し、その動作タイミングを図１０に示
す。
【００３８】この実施例のＡ／Ｄ変換装置の構成は、オ
フセット除去は行うが、微小アナログ振幅は増幅せずに
そのままＡ／Ｄ変換器１００に入力する以外は、第２の
実施例のＡ／Ｄ変換装置と同一構成なのでその構成要素
には同じ参照符号を付し図示するに留め、詳細な説明は
省略する。
フセット除去は行うが、微小アナログ振幅は増幅せずに
そのままＡ／Ｄ変換器１００に入力する以外は、第２の
実施例のＡ／Ｄ変換装置と同一構成なのでその構成要素
には同じ参照符号を付し図示するに留め、詳細な説明は
省略する。
【００３９】次に、この実施例のＡ／Ｄ変換装置の動作
について図１０を参照して説明する。図１０に示すよう
に入力振幅はクロックＣＬＫ１で動作するカウンタ１の
８値までの範囲とする。三角波２２（８値のアナログ一
定電圧）とアナログ入力電圧Ｖｓｈとの比較によりリセ
ット信号Ｒｅ２を出力した後、クロックＣＬＫ２はクロ
ックＣＬＫ１より、倍の速度で変化しており、カウンタ
５は入力振幅に較べ、倍の大きさとしてカウントアップ
動作を行う。その結果、デジタル出力値（Ｒｎ〜Ｒ１）
は振幅値が大きくなる。
について図１０を参照して説明する。図１０に示すよう
に入力振幅はクロックＣＬＫ１で動作するカウンタ１の
８値までの範囲とする。三角波２２（８値のアナログ一
定電圧）とアナログ入力電圧Ｖｓｈとの比較によりリセ
ット信号Ｒｅ２を出力した後、クロックＣＬＫ２はクロ
ックＣＬＫ１より、倍の速度で変化しており、カウンタ
５は入力振幅に較べ、倍の大きさとしてカウントアップ
動作を行う。その結果、デジタル出力値（Ｒｎ〜Ｒ１）
は振幅値が大きくなる。
【００４０】例えば３ビット（８ＬＳＢ）の範囲内の微
小振幅の場合、クロックＣＬＫ２の周波数をクロックＣ
ＬＫ１の周波数の倍にすると、デジタル出力値は４ビッ
トデータとなり、デジタル出力値は拡大する。そして４
〜３ビットの上位ビットのみ有効としたい場合、２〜１
ビットの下位ビットを削り、その後の信号処理に備え
る。よって本発明により下位ビットを削ってもリニアリ
ティを損うことはない。
小振幅の場合、クロックＣＬＫ２の周波数をクロックＣ
ＬＫ１の周波数の倍にすると、デジタル出力値は４ビッ
トデータとなり、デジタル出力値は拡大する。そして４
〜３ビットの上位ビットのみ有効としたい場合、２〜１
ビットの下位ビットを削り、その後の信号処理に備え
る。よって本発明により下位ビットを削ってもリニアリ
ティを損うことはない。
【００４１】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換装置は、微小振幅を高精度に変換したい場合、振幅値
のＡ／Ｄ変換を適当なビット数で調整でき不必要な変換
作業を行わずに済ませられう効果を有する。また、リニ
アリティを損う事なくビット縮小できる信号処理を行う
ことができる効果も有する。
換装置は、微小振幅を高精度に変換したい場合、振幅値
のＡ／Ｄ変換を適当なビット数で調整でき不必要な変換
作業を行わずに済ませられう効果を有する。また、リニ
アリティを損う事なくビット縮小できる信号処理を行う
ことができる効果も有する。
【図１】本発明の第１の実施例のＡ／Ｄ変換装置のＡ／
Ｄ変換器の構成を示す図である。
Ｄ変換器の構成を示す図である。
【図２】図１に示すＡ／Ｄ変換器の動作のタイミングを
示す図である。
示す図である。
【図３】従来の逐次比較型のＡ／Ｄ変換装置の構成を示
す図である。
す図である。
【図４】図３に示す従来の逐次比較型のＡ／Ｄ変換の動
作のタイミングを示す図である。
作のタイミングを示す図である。
【図５】変換する入力信号の一例である。
【図６】従来のＡ／Ｄ変換装置の変換の場合の一例を示
す図である。
す図である。
【図７】本発明の第２の実施例のＡ／Ｄ変換装置の構成
を示す図である。
を示す図である。
【図８】図７に示す本発明のＡ／Ｄ変換装置で高精度に
変換したい場合の動作タイミングの一例を示した図であ
る。
変換したい場合の動作タイミングの一例を示した図であ
る。
【図９】本発明の第３の実施例のＡ／Ｄ変換装置の構成
を示した図である。
を示した図である。
【図１０】図９に示す本発明のＡ／Ｄ変換装置で出力値
のビット縮小を行う場合の動作タイミングの一例を示し
た図である。
のビット縮小を行う場合の動作タイミングの一例を示し
た図である。
【図１１】図７に示す本発明のＡ／Ｄ変換装置で高精度
に変換したい場合の動作タイミングの他の一例を示した
図である。
に変換したい場合の動作タイミングの他の一例を示した
図である。
１，５ カウンタ ２ 三角波信号発生回路 ３，３６ Ｄ／Ａ変換器 ４，３５ コンパレータ ９，３９ サンプルアンドホールド回路 １１，６１ オフセット除去回路 １２，６２ 増幅器 ２１，３１，Ｖｓｈ サンプルアンドホールド回路出
力 ２２ 三角波 ２３ 比較結果 ２４，Ｒｅ１，Ｒｅ２ リセット信号 ２５ カウンタ１の出力 ３２ Ｄ／Ａ変換器出力 ３３ コンパレータ出力 ３７ 逐次比較レジスタ ３８ タイミングカウンタ ６３，７３ オフセット値 ６４ オフセット追加回路 ６５，７５ オフセット除去回路出力 ６６ 増幅器６２の出力 １００，３００ Ａ／Ｄ変換器 ＣＬＫ１，ＣＬＫ２ クロック Ｆｎ〜Ｆｍ オフセット値 Ｒｎ〜Ｒ１，Ｓｎ〜Ｓ１ ディジタル出力 Ｔｎ〜Ｔ１ タイミングカウンタ ＶＩＮ，Ｖａ アナログ入力
力 ２２ 三角波 ２３ 比較結果 ２４，Ｒｅ１，Ｒｅ２ リセット信号 ２５ カウンタ１の出力 ３２ Ｄ／Ａ変換器出力 ３３ コンパレータ出力 ３７ 逐次比較レジスタ ３８ タイミングカウンタ ６３，７３ オフセット値 ６４ オフセット追加回路 ６５，７５ オフセット除去回路出力 ６６ 増幅器６２の出力 １００，３００ Ａ／Ｄ変換器 ＣＬＫ１，ＣＬＫ２ クロック Ｆｎ〜Ｆｍ オフセット値 Ｒｎ〜Ｒ１，Ｓｎ〜Ｓ１ ディジタル出力 Ｔｎ〜Ｔ１ タイミングカウンタ ＶＩＮ，Ｖａ アナログ入力
Claims (5)
- 【請求項１】 第１のクロック信号を入力し三角波信号
を出力する三角波信号発生回路と、アナログ入力信号を
入力しサンプリング後に一定のアナログ値のアナログ信
号を出力するサンプルアンドホールド回路と、前記アナ
ログ信号と前記三角波信号とを比較する比較器と、この
比較器の出力信号を入力し第２のクロック信号で制御し
てデジタル値を出力する第１のカウンタ回路とを備える
Ａ／Ｄ変換器を含むことを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 前記第１のカウンタ回路にリセット信号
を入力することを特徴とする請求項１記載のＡ／Ｄ変換
装置。 - 【請求項３】 前記三角波信号発生回路は、第２のカウ
ンタ回路とＤ／Ａ変換器とで構成されることを特徴とす
る請求項１または２記載のＡ／Ｄ変換装置。 - 【請求項４】 微少振幅の外部アナログ入力信号を入力
とし所定のオフセット電圧値により前記外部アナログ入
力信号のオフセットの除去を行うオフセット値除去回路
と、このオフセット値除去回路の出力を入力して振幅し
出力を前記アナログ信号とする振幅器とを有することを
特徴とする請求項１，２または３記載のＡ／Ｄ変換装
置。 - 【請求項５】 微少振幅の外部アナログ入力信号を入力
し所定のオフセット電圧値により前記外部アナログ信号
のオフセットの除去を行い出力を前記アナログ信号とす
るオフセット値除去回路を有することを特徴とする請求
項１，２または３記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418793A JPH07106970A (ja) | 1993-09-30 | 1993-09-30 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418793A JPH07106970A (ja) | 1993-09-30 | 1993-09-30 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106970A true JPH07106970A (ja) | 1995-04-21 |
Family
ID=17115070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24418793A Pending JPH07106970A (ja) | 1993-09-30 | 1993-09-30 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006112490A (ja) * | 2004-10-13 | 2006-04-27 | Boc Edwards Kk | 磁気軸受装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134064A (en) * | 1975-04-30 | 1976-11-20 | Ibm | Analoggtoodigital converter |
| JPS5692704A (en) * | 1979-12-24 | 1981-07-27 | Taiki Sangyo Kk | Lifting and lowering distance automatic adjusting device of planting claw in transplanter |
| JPS59212021A (ja) * | 1983-05-18 | 1984-11-30 | Hitachi Ltd | デ−タ収集回路 |
| JPS62116063A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 原稿読取装置 |
-
1993
- 1993-09-30 JP JP24418793A patent/JPH07106970A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134064A (en) * | 1975-04-30 | 1976-11-20 | Ibm | Analoggtoodigital converter |
| JPS5692704A (en) * | 1979-12-24 | 1981-07-27 | Taiki Sangyo Kk | Lifting and lowering distance automatic adjusting device of planting claw in transplanter |
| JPS59212021A (ja) * | 1983-05-18 | 1984-11-30 | Hitachi Ltd | デ−タ収集回路 |
| JPS62116063A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 原稿読取装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006112490A (ja) * | 2004-10-13 | 2006-04-27 | Boc Edwards Kk | 磁気軸受装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0810830B2 (ja) | アナログ―ディジタル変換器 | |
| JP2001506116A (ja) | 電力節約フラッシュａ／ｄ変換器 | |
| KR900011161A (ko) | 연속비교형태 아날로그-디지탈 변환기 | |
| JPH04371025A (ja) | Ａ／ｄ変換回路 | |
| JPH07106970A (ja) | Ａ／ｄ変換装置 | |
| JP2826452B2 (ja) | 波形記憶装置 | |
| US5686918A (en) | Analog-to-digital converter with digital-to-analog converter and comparator | |
| US5357248A (en) | Sampling rate converter | |
| JP3175070B2 (ja) | Ａｄ変換器 | |
| JPS6029028A (ja) | 高速アナログ・デジタル変換回路 | |
| JP3244596B2 (ja) | シリアルデータのパラレル変換回路 | |
| RU2114501C1 (ru) | Аналого-цифровой преобразователь | |
| JPH07273652A (ja) | Ａ／ｄ変換回路 | |
| JP2615717B2 (ja) | デジタル・アナログ変換装置 | |
| RU58826U1 (ru) | Аналого-цифровой преобразователь | |
| JP2924740B2 (ja) | Ａ／ｄ変換器 | |
| JPH06252759A (ja) | アナログ−デジタル変換器 | |
| KR100476874B1 (ko) | 전하결합소자신호처리용아날로그블록 | |
| JPS6253023A (ja) | Ａ／ｄ変換回路 | |
| JPS5914829B2 (ja) | デジタルデ−タ処理装置 | |
| JPH06216777A (ja) | 発振検出装置 | |
| JPS6058611B2 (ja) | Ａｄ・ｄａ変換器 | |
| JPS6318707B2 (ja) | ||
| JP2001168715A (ja) | アナログデジタルコンバータ | |
| JPH07333260A (ja) | 電流センサのオフセット除去回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |