JPH07105455B2 - Ｂｉ‐ＭＩＳ半導体装置の製造方法 - Google Patents
Ｂｉ‐ＭＩＳ半導体装置の製造方法Info
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- JPH07105455B2 JPH07105455B2 JP63202486A JP20248688A JPH07105455B2 JP H07105455 B2 JPH07105455 B2 JP H07105455B2 JP 63202486 A JP63202486 A JP 63202486A JP 20248688 A JP20248688 A JP 20248688A JP H07105455 B2 JPH07105455 B2 JP H07105455B2
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】 〔概 要〕 バイポーラトランジスタとMIS FETを単一のシリコン基
板上に形成するBi−MIS半導体装置の製造方法に関し、 バイポーラトランジスタ部の電流増幅率が大きくBi−MI
S半導体装置として高速特性の優れたBi−MIS半導体装置
を簡単なる製造工程で製作可能とすることを目的とし、 その製造方法は、バイポーラトランジスタ部のエミッタ
層とMIS FETのゲート電極は同一のヘテロ成長材料、例
えば炭化シリコン、或いはマイクロクリスタリンシリコ
ン等を用いて同時に成長を行い、形成することにより構
成する。
板上に形成するBi−MIS半導体装置の製造方法に関し、 バイポーラトランジスタ部の電流増幅率が大きくBi−MI
S半導体装置として高速特性の優れたBi−MIS半導体装置
を簡単なる製造工程で製作可能とすることを目的とし、 その製造方法は、バイポーラトランジスタ部のエミッタ
層とMIS FETのゲート電極は同一のヘテロ成長材料、例
えば炭化シリコン、或いはマイクロクリスタリンシリコ
ン等を用いて同時に成長を行い、形成することにより構
成する。
本発明は、バイポーラトランジスタとMIS FETを単一の
シリコン基板上に形成せるBi−MIS半導体装置の製造方
法に関する。
シリコン基板上に形成せるBi−MIS半導体装置の製造方
法に関する。
Bi−MIS半導体装置の構造では、シリコン基板上にバイ
ポーラトランジスタと酸化シリコン膜のゲート絶縁膜を
用いたMOS FETを形成したBi−MOS半導体装置は良く知ら
れている。従来の技術によるBi−MOS半導体装置の構造
とその製造方法の一例を第５図を参照して説明する。
ポーラトランジスタと酸化シリコン膜のゲート絶縁膜を
用いたMOS FETを形成したBi−MOS半導体装置は良く知ら
れている。従来の技術によるBi−MOS半導体装置の構造
とその製造方法の一例を第５図を参照して説明する。
図において１はｐ型のシリコン基板であり、トランジス
タ形成領域に選択的にn+型押込み層２を形成し、更にｎ
型エピタキシャル層３を積層する。基板の表面に熱酸化
シリコン膜、次いで窒化シリコン膜（図示せず）を積層
し、トランジスタ形成領域上を除いて窒化シリコン膜を
除去する。レジスト膜を用いたマスクを選択的に形成し
てボロン（Ｂ）、砒素（As）によるイオン注入を順次行
いp+型素子分離領域４、コレクタ引出し層10をそれぞれ
形成する。
タ形成領域に選択的にn+型押込み層２を形成し、更にｎ
型エピタキシャル層３を積層する。基板の表面に熱酸化
シリコン膜、次いで窒化シリコン膜（図示せず）を積層
し、トランジスタ形成領域上を除いて窒化シリコン膜を
除去する。レジスト膜を用いたマスクを選択的に形成し
てボロン（Ｂ）、砒素（As）によるイオン注入を順次行
いp+型素子分離領域４、コレクタ引出し層10をそれぞれ
形成する。
LOCOS熱酸化法により素子分離領域上には厚いフィール
ド酸化膜９を形成した後、基板上の酸化シリコン酸、窒
化シリコン酸を一旦除去し、トランジスタ形成領域のシ
リコンを露出させる。図において５はnpn型バイポーラ
トランジスタを形成する領域、６はｐ型MOS FETを形成
する領域を示す。
ド酸化膜９を形成した後、基板上の酸化シリコン酸、窒
化シリコン酸を一旦除去し、トランジスタ形成領域のシ
リコンを露出させる。図において５はnpn型バイポーラ
トランジスタを形成する領域、６はｐ型MOS FETを形成
する領域を示す。
トランジスタ形成領域５、６上に新たに薄い熱酸化膜16
を形成し、ベース層７の形成領域のみ開口せるレジスト
マスク（図示せず）を用いてボロンのイオン注入により
ｐ型ベース層７を形成する。次いで、エミッタ層形成領
域のシリコン基板を露出せしめ、基板上全面にポリシリ
コンを積層した後、エミッタ電極21、ゲート電極17を除
いてポリシリコンを除去する。
を形成し、ベース層７の形成領域のみ開口せるレジスト
マスク（図示せず）を用いてボロンのイオン注入により
ｐ型ベース層７を形成する。次いで、エミッタ層形成領
域のシリコン基板を露出せしめ、基板上全面にポリシリ
コンを積層した後、エミッタ電極21、ゲート電極17を除
いてポリシリコンを除去する。
ソース、ドレイン領域を開口せるレジスト膜をマスクと
して再度ボロンのイオン注入によりソース領域14、ドレ
イン領域15を形成する。この際先に形成せるゲート電極
17が上記イオン注入に対してマスクの機能を果たしMOS
FET部のチャネル領域がセルフアラインに形成される。
して再度ボロンのイオン注入によりソース領域14、ドレ
イン領域15を形成する。この際先に形成せるゲート電極
17が上記イオン注入に対してマスクの機能を果たしMOS
FET部のチャネル領域がセルフアラインに形成される。
次いで、エミッタ電極21以外の領域をレジスト膜でマス
クして、エミッタ電極に砒素（As）または燐（Ｐ）のイ
オン注入を行う。更に980℃の熱処理によりｎ型にドー
プされたポリシリコン材料のエミッタ電極21より熱拡散
によりｎ型エミッタ層８を形成する。
クして、エミッタ電極に砒素（As）または燐（Ｐ）のイ
オン注入を行う。更に980℃の熱処理によりｎ型にドー
プされたポリシリコン材料のエミッタ電極21より熱拡散
によりｎ型エミッタ層８を形成する。
基板上全面に絶縁膜23（例えば酸化膜、PSG膜等）を成
長させた後、絶縁膜に各電極コンタクト部開口してAl等
の金属膜を積層させ、パターンニングすることによりコ
レクタ電極11、エミッタ配線12、ベース電極13、ソース
電極19、ドレイン電極20、ゲート配線25が形成される。
長させた後、絶縁膜に各電極コンタクト部開口してAl等
の金属膜を積層させ、パターンニングすることによりコ
レクタ電極11、エミッタ配線12、ベース電極13、ソース
電極19、ドレイン電極20、ゲート配線25が形成される。
上記Bi−MOSの構造及び製造方法は単に一例であり、第
５図は簡略化した構造であり、上記工程も主要工程のみ
を示す。特にエミッタ層８の形成方法は高速バイポーラ
トランジスタを形成するため適用されているドープドポ
リシリコンによるエミッタ形成方法を用いた。その他に
多くの異なった構造が用いられる。例えば、ｎチャネル
MOS FETも同一基板上に形成するBi−CMOS構造ではｐウ
エルの形成が必要であり、またフィールド酸化膜の下に
は通常チャネルカットが形成される。バイポーラトラン
ジスタのエミッタ層８の形成は通常直接シリコン基板に
イオン注入する方法が適用されるが構造の微細化に伴っ
て先に説明せるドープドポリシリコンを用いたエミッタ
形成法がエミッタ領域の精確なる制御が可能である。
５図は簡略化した構造であり、上記工程も主要工程のみ
を示す。特にエミッタ層８の形成方法は高速バイポーラ
トランジスタを形成するため適用されているドープドポ
リシリコンによるエミッタ形成方法を用いた。その他に
多くの異なった構造が用いられる。例えば、ｎチャネル
MOS FETも同一基板上に形成するBi−CMOS構造ではｐウ
エルの形成が必要であり、またフィールド酸化膜の下に
は通常チャネルカットが形成される。バイポーラトラン
ジスタのエミッタ層８の形成は通常直接シリコン基板に
イオン注入する方法が適用されるが構造の微細化に伴っ
て先に説明せるドープドポリシリコンを用いたエミッタ
形成法がエミッタ領域の精確なる制御が可能である。
Bi−MIS半導体装置において高速動作を要求されるに伴
ってこれに対応するためバイポーラトランジスタ部のト
ランジション周波数ftを高くしhFEを大きくすると共
に、一方MIS FET部ではその遮断周波数fcを高くする為
にゲート長Ｌを益々短くすることが要求される。
ってこれに対応するためバイポーラトランジスタ部のト
ランジション周波数ftを高くしhFEを大きくすると共
に、一方MIS FET部ではその遮断周波数fcを高くする為
にゲート長Ｌを益々短くすることが要求される。
従来の技術で述べたバイポーラトランジスタのエミッタ
をポリシリコンを用いて形成するポリシリコンエミッタ
構造は、シリコン基板に直接Asイオンを注入してエミッ
タを形成する方法よりもエミッタとベース間のpn接合部
の形成をより精確に制御することが可能である。然しこ
の方法でもエミッタ電極のポリシリコンにイオン注入
後、950℃以上の熱処理を必要とする。この熱処理工程
で先に形成されているMIS FETのソース、ドレインの高
濃度（１×1019/cm3〜１×1020/cm3）不純物領域が横方
向に拡散してゲート長の正確なる制御が困難とし、パン
チスルー等の欠陥を発生しやすくなる。一方、エミッタ
領域を形成した後にソース、ドレイン領域を形成する
と、その熱処理によりエミッタ領域の深さが変動してft
精度の高い設定が出来なくなる。
をポリシリコンを用いて形成するポリシリコンエミッタ
構造は、シリコン基板に直接Asイオンを注入してエミッ
タを形成する方法よりもエミッタとベース間のpn接合部
の形成をより精確に制御することが可能である。然しこ
の方法でもエミッタ電極のポリシリコンにイオン注入
後、950℃以上の熱処理を必要とする。この熱処理工程
で先に形成されているMIS FETのソース、ドレインの高
濃度（１×1019/cm3〜１×1020/cm3）不純物領域が横方
向に拡散してゲート長の正確なる制御が困難とし、パン
チスルー等の欠陥を発生しやすくなる。一方、エミッタ
領域を形成した後にソース、ドレイン領域を形成する
と、その熱処理によりエミッタ領域の深さが変動してft
精度の高い設定が出来なくなる。
バイポーラトランジスタのトランジション周波数ftを高
くし、電流増幅率hFEを大きくするために別の手段とし
てシリコン基板とヘテロ接合するバンドギャップの大き
い材料でエミッタを形成するワイドギャップエミッタト
ランジスタ構造が知られている。
くし、電流増幅率hFEを大きくするために別の手段とし
てシリコン基板とヘテロ接合するバンドギャップの大き
い材料でエミッタを形成するワイドギャップエミッタト
ランジスタ構造が知られている。
最近炭化シリコンSiCの成長は、従来の1300℃という高
温より1000℃以下で800℃近く迄低下させる技術が開発
されている。本発明はこの技術をBi−MISの製造工程に
適用することにより高速度特性の優れたBi−MISを簡単
なる整合工程にて可能とする製造方法を提供することを
目的とする。
温より1000℃以下で800℃近く迄低下させる技術が開発
されている。本発明はこの技術をBi−MISの製造工程に
適用することにより高速度特性の優れたBi−MISを簡単
なる整合工程にて可能とする製造方法を提供することを
目的とする。
上記の目的は、Bi−MIS半導体装置のバイポーラトラン
ジスタ部のエミッタ層の形成とMIS FETのゲート電極の
形成に同一のヘテロ成長材料、例えば炭化シリコン、或
いはマイクロクリスタリンシリコン等を用い、且つ同時
に成長を行う方法により達成される。
ジスタ部のエミッタ層の形成とMIS FETのゲート電極の
形成に同一のヘテロ成長材料、例えば炭化シリコン、或
いはマイクロクリスタリンシリコン等を用い、且つ同時
に成長を行う方法により達成される。
シリコンとヘテロ接合する材料で炭化シリコン（β−Si
C）はバンドギャップ値、Eg＝2.2eVであり、またマイク
ロクリスタリンシリコン（μｃ−Si:H）は、Eg＝1.5〜
1.9eVであり、いずれもシリコンのEg＝1.08eVに比して
著しく大きい。このような材料をバイポーラトランジス
タのエミッタに使用する結果、特にベースの不純物濃度
を低く抑えなくてもエミッタの注入効率を上げることが
出来るのでhFEの改善が容易である。しかも、炭化シリ
コンは高不純物濃度でドープされたβ−SiCを800℃に近
い温度でシリコン基板上にエピタキシャル成長が可能で
あり、従来の950℃以上でドープドポリシリコンよりの
不純物の熱拡散が不要となり、従来の高温拡散を行った
場合に生ずるMIS FET部のソース、ドレイン領域の横方
向の拡散を防止できるので、高速のBi−MIS半導体装置
が容易に製作可能である。更に、マイクロクリスタリン
シリコンは240〜450℃の極めて低い温度で成長できるの
で同様の効果が得られる。このように本発明ではエミッ
タ領域の形成が950℃よりも低い温度で可能なためその
形成工程がソース、ドレイン領域に悪影響を与えること
がない。更に本発明のワイドギャップエミッタ構造のバ
イポーラトランジスタでは、ベース領域の不純物濃度を
高くすることができるのでベース抵抗が小さくなってft
を高くすることが出来る。またエミッタ領域をβ−SiC
等で形成した後にソース、ドレイン領域形成のための熱
処理を施してもベース幅が変動することはない。
C）はバンドギャップ値、Eg＝2.2eVであり、またマイク
ロクリスタリンシリコン（μｃ−Si:H）は、Eg＝1.5〜
1.9eVであり、いずれもシリコンのEg＝1.08eVに比して
著しく大きい。このような材料をバイポーラトランジス
タのエミッタに使用する結果、特にベースの不純物濃度
を低く抑えなくてもエミッタの注入効率を上げることが
出来るのでhFEの改善が容易である。しかも、炭化シリ
コンは高不純物濃度でドープされたβ−SiCを800℃に近
い温度でシリコン基板上にエピタキシャル成長が可能で
あり、従来の950℃以上でドープドポリシリコンよりの
不純物の熱拡散が不要となり、従来の高温拡散を行った
場合に生ずるMIS FET部のソース、ドレイン領域の横方
向の拡散を防止できるので、高速のBi−MIS半導体装置
が容易に製作可能である。更に、マイクロクリスタリン
シリコンは240〜450℃の極めて低い温度で成長できるの
で同様の効果が得られる。このように本発明ではエミッ
タ領域の形成が950℃よりも低い温度で可能なためその
形成工程がソース、ドレイン領域に悪影響を与えること
がない。更に本発明のワイドギャップエミッタ構造のバ
イポーラトランジスタでは、ベース領域の不純物濃度を
高くすることができるのでベース抵抗が小さくなってft
を高くすることが出来る。またエミッタ領域をβ−SiC
等で形成した後にソース、ドレイン領域形成のための熱
処理を施してもベース幅が変動することはない。
本発明による製造方法を第１図〜第４図を用いて詳細説
明する。第１図は本発明の製造方法を適用せるBi−MIS
半導体装置の完成時の断面図を示し、第２図〜第４図は
その工程途中の断面図を示す。第２図までの工程は、従
来の技術の項で説明せる方法と特に変わりはない。以後
参照符合で同一番号は第５図と同一の構成部分を示す。
明する。第１図は本発明の製造方法を適用せるBi−MIS
半導体装置の完成時の断面図を示し、第２図〜第４図は
その工程途中の断面図を示す。第２図までの工程は、従
来の技術の項で説明せる方法と特に変わりはない。以後
参照符合で同一番号は第５図と同一の構成部分を示す。
第２図でシリコン（100）基板のバイポーラトランジス
タ形成領域５ではベース層７、コレクタ引出し層10が形
成された状態を示している。バイポーラトランジスタと
MIS FETの形成領域５、６のシリコン基板を洗浄露出さ
せた後、改めて表面に薄い（約300Å）熱酸化膜16を成
長させる。この状態を第２図に示す。
タ形成領域５ではベース層７、コレクタ引出し層10が形
成された状態を示している。バイポーラトランジスタと
MIS FETの形成領域５、６のシリコン基板を洗浄露出さ
せた後、改めて表面に薄い（約300Å）熱酸化膜16を成
長させる。この状態を第２図に示す。
ベース領域７内のエミッタ形成領域30上の上記酸化膜16
をパターンニングにより除去する。次いで基板の全面に
ｎ型のβ−SiCをエピタキシャル成長を行う。レジスト
膜によるホトリソグラフィ法によりエミッタ26とゲート
電極27を残して、ｎ型β−SiC層をCF4ガスを用いたRIE
法により除去する。これによりエミッタ26とゲート電極
27が形成される。この状態を第３図に示す。
をパターンニングにより除去する。次いで基板の全面に
ｎ型のβ−SiCをエピタキシャル成長を行う。レジスト
膜によるホトリソグラフィ法によりエミッタ26とゲート
電極27を残して、ｎ型β−SiC層をCF4ガスを用いたRIE
法により除去する。これによりエミッタ26とゲート電極
27が形成される。この状態を第３図に示す。
β−SiCの成長には下記資料が公表されている。
“Si Heterojunction Bipolar Transistors with Singl
e−Crystal β−SiC Emitters"T.Sugii,T.Ito:J.of the
Electrochemical Society,Vol.134,No.10,0ct.1987 “Ｂ−SiC/Si Heterojunction Bipolar Transistors wi
th High Current Gain"T.Sugii etal:IEEE Electron De
vice Letters,Vol.9,No.2,Feb.1988 “Low−Temperature Heteroepitaxy of β−SiC on Si
（111）Substrates"T.Eshita etal:'88 MRS Spring Mee
ting of Heteroepitaxy on Silicon 本発明ではC2H2、SiHCl3、H2ガスを用い基板を約800℃
に加熱してエピ成長を行った。又不純物のドーピングは
PH3をドーパントガスとして混入することにより行う。
ドーパントガスとしてはAsH3も使用可能である。実施例
では不純物の濃度は１×1020/cm3を用いた。β−SiCを
成長させた後イオン注入により不純物を導入する方法
は、注入後のアニーリング工程が必要で、エミッタ層と
ベース層７の境界での不純物の拡散が起こるので、本実
施例の如く特別のアニーリング工程を不要とする方法が
適している。
e−Crystal β−SiC Emitters"T.Sugii,T.Ito:J.of the
Electrochemical Society,Vol.134,No.10,0ct.1987 “Ｂ−SiC/Si Heterojunction Bipolar Transistors wi
th High Current Gain"T.Sugii etal:IEEE Electron De
vice Letters,Vol.9,No.2,Feb.1988 “Low−Temperature Heteroepitaxy of β−SiC on Si
（111）Substrates"T.Eshita etal:'88 MRS Spring Mee
ting of Heteroepitaxy on Silicon 本発明ではC2H2、SiHCl3、H2ガスを用い基板を約800℃
に加熱してエピ成長を行った。又不純物のドーピングは
PH3をドーパントガスとして混入することにより行う。
ドーパントガスとしてはAsH3も使用可能である。実施例
では不純物の濃度は１×1020/cm3を用いた。β−SiCを
成長させた後イオン注入により不純物を導入する方法
は、注入後のアニーリング工程が必要で、エミッタ層と
ベース層７の境界での不純物の拡散が起こるので、本実
施例の如く特別のアニーリング工程を不要とする方法が
適している。
次いで、第４図に示す如くMIS FET部のソース領域14と
ドレイン領域15上を開口し、他の領域をレジスト膜28で
カバーしてボロンのイオン注入を行いソース領域14とド
レイン領域15を形成する。ソース及びドレイン領域の不
純物濃度は１×1019/cm3とする。
ドレイン領域15上を開口し、他の領域をレジスト膜28で
カバーしてボロンのイオン注入を行いソース領域14とド
レイン領域15を形成する。ソース及びドレイン領域の不
純物濃度は１×1019/cm3とする。
更に、第１図に示す如く全面に絶縁膜23としてBPSG膜を
気相成長させる。BPSG膜はPSG膜よりもアニーリング温
度が低く850℃でアニーリング可能である。このアニー
リング工程によりソースとドレイン領域の不純物の活性
化、及びBPSG膜のリフローを同時に完了することが出来
る。この場合アニータング温度が従来技術で述べたポリ
シリコンエミッタ法によるアニーリング温度より100℃
近く低温であるのでバイポーラトランジスタのベース幅
を変動させるようなことはない。
気相成長させる。BPSG膜はPSG膜よりもアニーリング温
度が低く850℃でアニーリング可能である。このアニー
リング工程によりソースとドレイン領域の不純物の活性
化、及びBPSG膜のリフローを同時に完了することが出来
る。この場合アニータング温度が従来技術で述べたポリ
シリコンエミッタ法によるアニーリング温度より100℃
近く低温であるのでバイポーラトランジスタのベース幅
を変動させるようなことはない。
更に、全面にレジスト膜を形成しホトリソグラフィ法に
よりコンタクト形成部を開口する。コンタクト孔内のBP
SG膜をエッチング除去した後、Al等の金属配線層を積層
し、パターンニングすることによりコレクタ電極11、エ
ミッタ配線12、ベース電極13、ソース電極19、ドレイン
電極20、ゲート配線25が形成され、第１図のBi−MIS半
導体装置が完成する。
よりコンタクト形成部を開口する。コンタクト孔内のBP
SG膜をエッチング除去した後、Al等の金属配線層を積層
し、パターンニングすることによりコレクタ電極11、エ
ミッタ配線12、ベース電極13、ソース電極19、ドレイン
電極20、ゲート配線25が形成され、第１図のBi−MIS半
導体装置が完成する。
上記の実施例はβ−SiCをシリコン（111）基板上にヘテ
ロ成長させる製造方法について述べた。バンドギャップ
値の大きい材料にはこの他に種々の材料の適用が検討さ
れている。先に述べたマイクロクリスタリンシリコン
（μｃ−Si:H）は極めて低温（240〜450℃）でヘテロ成
長可能になることが知られている。
ロ成長させる製造方法について述べた。バンドギャップ
値の大きい材料にはこの他に種々の材料の適用が検討さ
れている。先に述べたマイクロクリスタリンシリコン
（μｃ−Si:H）は極めて低温（240〜450℃）でヘテロ成
長可能になることが知られている。
例えば、下記の報告が発表されている。
“A High Current Gain Si HBT with A Hydrogenated M
icro−Crystalline Si emitter"H.Fujioka etal:IEDM,1
987 “Micro−Crystalline Heterto−Emitter with High In
jection Efficiency for Si HBT"K.Sasaki etal:IEMD 1
987 上記μｃ−Si:Hを使用する場合はエミッタ、ゲート電極
を形成した後に、イオン注入後の活性化アニール、或い
はBPSG膜の気相成長等の上記μｃ−Si:Hの成長温度より
高い処理を行うことは出来ない。従って、μｃ−Si:Hを
用いるときは、第２図のベース領域７を形成する際に同
時にMIS FET部のソース領域14、ドレイン領域15にもイ
オン注入を行い（点線14,15で示す）アニーリング処理
済ませてソースとドレイン領域の形成を完了しておくこ
とが必要である。μｃ−Si:Hによるエミッタとゲート電
極形成後に積層する絶縁膜23の成長はプラズマCVD法、
或いは光CVD法等により低温処理にて行う。
icro−Crystalline Si emitter"H.Fujioka etal:IEDM,1
987 “Micro−Crystalline Heterto−Emitter with High In
jection Efficiency for Si HBT"K.Sasaki etal:IEMD 1
987 上記μｃ−Si:Hを使用する場合はエミッタ、ゲート電極
を形成した後に、イオン注入後の活性化アニール、或い
はBPSG膜の気相成長等の上記μｃ−Si:Hの成長温度より
高い処理を行うことは出来ない。従って、μｃ−Si:Hを
用いるときは、第２図のベース領域７を形成する際に同
時にMIS FET部のソース領域14、ドレイン領域15にもイ
オン注入を行い（点線14,15で示す）アニーリング処理
済ませてソースとドレイン領域の形成を完了しておくこ
とが必要である。μｃ−Si:Hによるエミッタとゲート電
極形成後に積層する絶縁膜23の成長はプラズマCVD法、
或いは光CVD法等により低温処理にて行う。
Bi−MIS半導体装置の製造方法として本発明によるシリ
コンとヘテロ接合する材料を用い、バイポーラトランジ
スタ部のエミッタ領域の形成とMIS FET部のゲート電極
を同時に形成することにより電流増幅率hFEが大で且つ
チャネル長の小なる高速特性の優れたBi−MISが簡単な
る工程で製造することが可能となる。
コンとヘテロ接合する材料を用い、バイポーラトランジ
スタ部のエミッタ領域の形成とMIS FET部のゲート電極
を同時に形成することにより電流増幅率hFEが大で且つ
チャネル長の小なる高速特性の優れたBi−MISが簡単な
る工程で製造することが可能となる。
第１図は本発明によるBi−MIS半導体装置の一実施例の
完成時の断面図、 第２図〜第４図は第１図のBi−MISの工程途中の断面
図、 第５図は従来の技術によるbi−MIS半導体装置の完成時
の断面図を示す。 図において、１はｐ型シリコン基板、２はｎ型埋込み
層、３はｎ型エピタキシャル層、４はp+型素子分離領
域、５はバイポーラトランジスタ形成領域、６はMIS FE
Tの形成領域、７はベース層、８はエミッタ層、９はフ
ィールド酸化膜、10はコレクタ引出し層、11はコレクタ
電極、12はエミッタ配線、13はベース電極、14はソース
領域、15はドレイン領域、17,27はゲート電極、19はソ
ース電極、20はドレイン電極、21はエミッタ電極、23は
絶縁膜、25はゲート配線、26はエミッタ、28はレジスト
膜をそれぞれ示す。
完成時の断面図、 第２図〜第４図は第１図のBi−MISの工程途中の断面
図、 第５図は従来の技術によるbi−MIS半導体装置の完成時
の断面図を示す。 図において、１はｐ型シリコン基板、２はｎ型埋込み
層、３はｎ型エピタキシャル層、４はp+型素子分離領
域、５はバイポーラトランジスタ形成領域、６はMIS FE
Tの形成領域、７はベース層、８はエミッタ層、９はフ
ィールド酸化膜、10はコレクタ引出し層、11はコレクタ
電極、12はエミッタ配線、13はベース電極、14はソース
領域、15はドレイン領域、17,27はゲート電極、19はソ
ース電極、20はドレイン電極、21はエミッタ電極、23は
絶縁膜、25はゲート配線、26はエミッタ、28はレジスト
膜をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/78 Ｈ０１Ｌ 29/72
Claims (5)
- 【請求項１】Bi−MIS半導体装置の製造工程として、バ
イポーラトランジスタのコレクタ領域とベース領域形成
迄の前工程と、MIS−FETのゲート電極形成以前の前工程
を終わったシリコン基板を用い、 MIS−FET部の該シリコン基板上にゲート絶縁膜を形成す
る工程、 バイポーラトランジスタ部のエミッタ形成領域の該シリ
コン基板を露出せしめる工程、 シリコンよりバンドギャップが大きくシリコンとヘテロ
接合する材料を該基板のバイポーラトランジスタ領域と
MIS−FET形成領域上に気相成長させる工程、 バイポーラトランジスタ部の該エミッタ形成領域上とMI
S−FETのチャネル領域上を残して上記ヘテロ接合材料を
除去してエミッタ層とゲート電極を形成する工程を含む
ことを特徴とするBi−MISの製造方法。 - 【請求項２】前記シリコンとヘテロ接合する材料として
炭化シリコン、或いはマイクロクリスタリンシリコンを
用いることを特徴とする請求項（１）記載のBi−MIS半
導体装置の製造方法。 - 【請求項３】前記シリコンとヘテロ接合する材料として
炭化シリコンを用いる場合、MIS−FETのソース及びドレ
イン領域の形成は前記ゲート電極形成後、該ゲート電極
をマスクとしてセルフアラインにイオン注入法により形
成する工程を含むことを特徴とする請求項（２）記載の
Bi−MIS半導体装置の製造方法。 - 【請求項４】前記イオン注入後、該炭化シリコンの成長
温度より低温度でアニーリングしてソース及びドレイン
領域を形成する工程を含むことを特徴とする請求項
（３）記載のBi−Mis半導体装置の製造方法。 - 【請求項５】前記シリコンとヘテロ接合する材料として
マイクロクリスタリンシリコンを用いる場合、MIS−FET
のソース及びドレイン領域の形成は前記ゲート電極形成
前に行う工程を含むことを特徴とする請求項（２）記載
のBi−MIS半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202486A JPH07105455B2 (ja) | 1987-08-19 | 1988-08-12 | Ｂｉ‐ＭＩＳ半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-203984 | 1987-08-19 | ||
| JP20398487 | 1987-08-19 | ||
| JP63202486A JPH07105455B2 (ja) | 1987-08-19 | 1988-08-12 | Ｂｉ‐ＭＩＳ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132153A JPH01132153A (ja) | 1989-05-24 |
| JPH07105455B2 true JPH07105455B2 (ja) | 1995-11-13 |
Family
ID=26513419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202486A Expired - Lifetime JPH07105455B2 (ja) | 1987-08-19 | 1988-08-12 | Ｂｉ‐ＭＩＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105455B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE59917T1 (de) * | 1985-09-13 | 1991-01-15 | Siemens Ag | Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
-
1988
- 1988-08-12 JP JP63202486A patent/JPH07105455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01132153A (ja) | 1989-05-24 |
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